KR20070102271A - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 트렌치 소자분리막 형성방법은, 반도체기판 내에 트렌치를 형성하는 단계; 트렌치에 의한 노출면 상에 측벽산화막을 형성하는 단계; 반도체 기판 전면에 라이너질화막을 형성하는 단계; 반도체 기판을 고밀도 플라즈마 챔버에 로딩하는 단계; 고밀도 플라즈마 챔버 내에 소스가스로 삼불화질소(NF3)를 공급하고, 첨가가스로 헬륨(He)을 공급하여 플라즈마를 형성한 후, 챔버 내부의 산화물을 에칭하여 라이너질화막 위에 산화막을 형성하는 단계; 라이너질화막을 보다 완화시키기 위해 반도체 기판에 헬륨 및 산소 가스 분위기에서 프리히팅을 수행하는 단계; 트렌치 및 반도체 기판을 매립하는 매립절연막을 형성하는 단계; 매립절연막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함한다.
삼불화질소, 산화물, 프리히팅

Description

반도체 소자의 트렌치 소자분리막 형성방법{Method for fabricating trench isolation in semiconductor device}
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 114 : 측벽산화막
116 : 라이너질화막 118 : 산화막
122 : 트렌치 소자분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 패턴이 미세화됨에 따라 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 트렌치 소자분리막(STI; Shallow Trench Isolation)의 중요성이 더욱 더 커지고 있다. 그런데 이 트렌치 소자분리막은 반도체메모리소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)에서의 소자 특성 에 영향을 끼치는 것으로 알려져 있다. 특히, 디램의 리프레시 특성을 향상시키기 위해서 트렌치 소자분리막에 라이너질화막을 적용하고 있다.
라이너질화막을 이용하는 트렌치 소자분리막은, 먼저 패드산화막 및 패드질화막을 이용하여 반도체 기판을 소정 깊이만큼 제거하여 트렌치를 형성한다. 다음에 트렌치 측벽에 측벽산화막, 라이너질화막 및 라이너산화막을 순차적으로 형성한다. 다음에 트렌치를 매립하는 매립절연막을 형성한 후, 패드질화막 및 패드산화막을 제거하면 트렌치 소자분리막이 형성된다.
이와 같은 방법에 의해 만들어진 트렌치 소자분리막에 있어서, 라이너질화막은 후속의 게이트절연막 형성을 위한 산화공정에서 산소 소스가 트렌치 소자분리막을 관통하는 것을 방지하기 위한 것으로서, 누설전류량의 감소에 기여하여 디램의 리프레시특성을 향상시킨다는 것은 이미 잘 알려져 있다. 그러나 라이너질화막의 적용은 공정단계의 증가 및 갭필 마진의 감소를 가져왔다. 이에 따라 갭필 마진을 향상시키기 위해 라이너산화막의 증착을 생략하고, 게이트절연막의 증착 전에 산소(O2) 플라즈마를 이용하여 라이너질화막의 상부를 산화시키는 공정을 진행하는 방법이 제안되어 있다.
그런데, 라이너산화막의 증착을 생략하고 산소(O2) 플라즈마를 이용하여 라이너질화막의 상부를 산화시킬 경우, 라이너질화막의 상부가 집중적으로 산화되면서 전체적인 라이너질화막의 두께가 얇아질 수 있다.
이와 같이, 라이너질화막의 두께가 얇아지면 트렌치 소자분리막 내에 존재하 는 붕소(B)가 외부로 유출되어 문턱전압이 감소되어 리프레시 특성이 열화되는 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치 소자분리막 형성시 라이너산화막의 증착공정을 생략하면서 발생하는 문제점을 개선하여 리프레시 특성을 향상시킬 수 있는 반도체소자의 트렌치 소자분리막 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법은, 반도체기판 내에 트렌치를 형성하는 단계; 상기 트렌치에 의한 노출면 상에 측벽산화막을 형성하는 단계; 상기 반도체 기판 전면에 라이너질화막을 형성하는 단계; 상기 반도체 기판을 고밀도 플라즈마 챔버에 로딩하는 단계; 상기 고밀도 플라즈마 챔버 내에 소스가스로 삼불화질소(NF3)를 공급하고, 첨가가스로 헬륨(He)을 공급하여 플라즈마를 형성한 후, 상기 챔버 내부의 산화물을 에칭하여 상기 라이너질화막 위에 산화막을 형성하는 단계; 상기 라이너질화막을 보다 완화시키기 위해 상기 반도체 기판에 헬륨 및 산소 가스 분위기에서 프리히팅을 수행하는 단계; 상기 트렌치 및 반도체 기판을 매립하는 매립절연막을 형성하는 단계; 상기 매립절연막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 삼불화질소(NF3)가스는 60-100sccm의 유량으로 공급 하고, 헬륨(He)가스는 600-800sccm의 유량으로 공급하는 것이 바람직하다.
상기 프리히팅은 산소(O2) 및 헬륨(He)을 공급하여 플라즈마를 형성한 다음 전압을 인가하여 수행하는 것이 바람직하다.
상기 매립절연막을 증착하는 단계는, 라이너질화막 위에 산화막을 형성하는 단계 및 프리히팅이 수행된 고밀도 플라즈마 챔버에서 인-시츄(in-situ)로 진행할 수 있다.
상기 매립절연막은, 증착-식각-증착(DED), 증착-식각-증착-식각-증착(DEDED) 또는 불소를 기반으로 하는 증착(FAD) 가운데 하나를 선택하여 진행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 위에 패드산화막(102)과 패드질화막(104)을 순차적으로 증착한다. 여기서 패드산화막(102)은 대략 110Å의 두께로 형성하고, 패드질화막(104)은 대략 600Å의 두께로 형성한다. 이때, 패드산화막(102)은 패드질화막(104)의 인력에 의한 반도체 기판(100)의 스트레스를 완화하 는 역할을 한다. 다음에 감광막을 도포하고, 노광 및 패터닝하여 패드질화막(104)의 일부 표면을 노출시키는 감광막 패턴(106)을 형성한다.
다음에 도 2를 참조하면, 감광막 패턴(106)을 식각마스크로 패드질화막(104) 및 패드산화막(102)의 노출부분을 순차적으로 제거하여 반도체 기판(100)의 소자분리영역을 노출시키는 패드질화막패턴(108) 및 패드산화막패턴(110)을 형성한다. 계속해서 반도체 기판(100)의 노출부분에 대한 식각공정을 수행하여 반도체 기판(100) 내에 소정 깊이를 갖는 트렌치(112)를 형성한다.
다음에 도 3을 참조하면, 산화공정을 수행하여 트렌치(112) 내부에 측벽산화막(114)을 형성한다. 측벽산화막(114)은 건식산화법인 열산화방법을 이용하며 대략 75-85Å의 두께로 형성할 수 있다. 다음에 측벽산화막(114) 위에 라이너질화막(116)을 형성한다. 라이너질화막(116)은 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 사용하여 퍼니스(furnace)에서 형성하며, 55-65Å의 두께로 형성한다.
측벽산화막(114)은 라이너질화막(116)이 반도체 기판(100) 위에 바로 증착되어 발생하는 스트레스를 방지하는 버퍼막 역할을 한다. 또한 라이너질화막(116)은 종래의 경우에서 대략 48Å의 두께를 갖는 경우와 비교해 보면, 후속 프리히팅 공정에서 손실되는 질화막을 감안하여 상대적으로 두꺼운 두께, 예컨대 55-65Å의 두께를 갖도록 형성된다. 이에 따라 이후에 라이너산화막이 증착되는 공정이 생략되더라도 손실을 덜 받게 된다.
다음에 도 4를 참조하면, 반도체 기판(100)을 고밀도 플라즈마 챔버(HDP; High Density Plasma)에 로딩하고, 상기 챔버 내부의 산화물을 에칭하여 라이너질화막(116) 위에 산화막(118)을 형성한다.
이를 위해 라이너질화막(116)이 형성된 반도체 기판(100)을 고밀도 플라즈마챔버 내로 로딩한다. 다음에 상기 고밀도 플라즈마 챔버 내에 소스가스로 삼불화질소(NF3)를 공급하고, 첨가가스로 헬륨(He)을 공급하면서 적절한 파워를 인가하여 플라즈마를 형성한 후, 대략 30초 동안 진행한다. 여기서 삼불화질소(NF3)가스는 60-100sccm의 유량으로 공급하고, 헬륨(He)가스는 600-800sccm의 유량으로 공급한다. 또한 플라즈마를 발생시키기 위한 소스 파워는 낮은 주파수(Low Frequency)에서 3000-6000W로 인가한다.
이와 같이 고밀도 플라즈마 챔버 내에 삼불화질소(NF3) 가스를 이용하여 플라즈마를 형성하면, 고밀도 플라즈마 챔버의 내벽에 붙어 있는 산화물(oxide)이 삼불화질소(NF3) 가스에 의해 에칭된다. 그리고 이렇게 에칭된 산화물이 반도체 기판(100)에 증착되면서 라이너질화막(116) 위에 산화막(118)을 형성한다.
한편, 이렇게 라이너질화막(116) 위에 증착된 산화막(118)은 일정량의 불소(F)를 포함하고 있으며, 반도체 기판(100) 근처에 포함된 불소(F)는 라이너질화막(116)을 관통하여 측벽산화막(114)을 지나 반도체 기판(100)에 축적된다. 반도체 기판(100)에 축적된 불소(F)는 라이너질화막(116) 위에 산화막이 증착될 때, 반도체 기판의 실리콘(Si)과 결합하지 못한 댕글링 본드(dangling bond)와 결합한다. 이에 따라 누설전류(leakage current)가 측벽산화막(114)을 통해 흐르는 것을 방지 할 수 있어 소자의 리프레시 특성을 향상시킬 수 있다.
또한, 라이너질화막(116) 위에 증착된 산화막(118)은 산소(O2) 가스를 이용하지 않고, 삼불화질소(NF3) 가스를 이용하여 고밀도 플라즈마 챔버 내벽으로부터 떨어져 나온 산화물이 산화막(118)의 소스로 이용되기 때문에, 라이너 질화막(116)을 산화시키지 않으며, 반도체 기판(100)에 바이어스를 걸지 않은 상태에서 낮은 주파수로 인가된 소스 파워, 예를 들어 3000-6000W로 인가된 소스 파워를 이용하여 히팅(heating) 및 산화막(118)을 증착하기 때문에 라이너 질화막(116)에 대한 어택도 발생하지 않는다.
이와 더불어 고밀도 플라즈마 챔버 내벽으로부터 떨어져 나온 산화 소스를 이용하여 산화막(118)을 형성하기 때문에 종래 기술에서 라이너 산화막을 형성하는 단계를 생략할 수 있어 공정 단계를 감소시킬 수 있다.
다음에 도 5를 참조하면, 라이너질화막(116)을 보다 완화시키기 위해 반도체 기판(100)에 헬륨(He) 및 산소(O2) 가스분위기에서 프리히팅을 수행한다.
프리히팅은 산소(O2)가스를 소스 가스로 공급하고 헬륨(He)가스를 첨가 가스로 공급하면서 적절한 전압을 인가하여 대략 60초 동안 수행한다. 여기서 산소(O2)가스는 200-400sccm의 유량으로 공급하고, 헬륨(He)가스는 400-600sccm의 유량으로 공급한다. 또한 플라즈마를 발생시키기 위한 소스파워는 낮은 주파수에서 4000-5000W로 인가한다.
프리히팅은 라이너 질화막(116)의 스트레스에 대한 완화(relaxation)를 보다 증가시킬 수 있어 후속 트렌치를 매립하기 위한 매립절연막 증착시 라이너 질화막(116)이 들뜨는(lifting) 현상을 방지할 수 있다. 이때, 라이너 질화막(116)위에 형성된 산화막(118)은 상기 라이너 질화막(116)이 산화되는 것을 방지하는 역할을 한다. 여기서 프리히팅은 라이너 질화막(116) 위에 산화막(118)을 형성한 고밀도 플라즈마 챔버 내에서 인-시츄(in-situ)로 진행할 수 있다.
다음에 도 6을 참조하면, 고밀도 플라즈마 챔버 내에 사일렌(SiH₄)가스를 추가로 공급하여 트렌치(112) 및 반도체 기판(100)을 매립하도록 매립절연막(120), 예컨대 고밀도 플라즈마 산화막을 형성한다. 상기 고밀도 플라즈마 산화막의 증착은 삼불화질소(NF3) 가스를 이용하여 라이너 질화막 위에 산화막이 형성되고, 헬륨(He) 및 산소(O2) 가스분위기에서 프리히팅이 수행된 고밀도 플라즈마 챔버에서 인-시츄(in-situ)로 이루어질 수 있다. 여기서 매립절연막(120)은 공간 마진이 좁은 트렌치(112)를 매립하기 위해 증착-식각-증착(DED; Deposition-Etch-Deposition), 증착-식각-증착-식각-증착(DEDED; Dep-Etch-Dep-Etch-Dep) 또는 불소를 기반으로 하는 증착(FAD; Fluorine Assisted Deposition) 가운데 하나를 선택하여 형성할 수 있다. 이러한 증착방식은 트렌치를 매립하는데 방해되는 트렌치 상부의 오버행(overhang)을 제거하고, 다시 증착하는 과정을 반복하여 갭필(gap fill) 특성을 향상시키는 것이다.
다음에 도 7을 참조하면, 패드질화막패턴(116)의 표면이 노출되도록 상기 매립절연막(120)에 대한 평탄화를 진행하고, 노출된 패드질화막패턴(116) 및 패드산 화막패턴(108)을 제거하여 트렌치 소자분리막(122)을 형성한다. 여기서 매립절연막(120)의 평탄화는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법을 이용하여 진행할 수 있다.
본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법은, 라이너질화막을 형성하고, 삼불화질소(NF3) 가스를 이용하여 고밀도 플라즈마 챔버 내벽으로부터 떨어져 나온 산화물을 소스로 이용하여 라이너질화막 상에 산화막을 형성함으로써 라이너산화막을 증착하는 공정을 생략할 수 있어 갭필 마진을 증가시킬 수 있다. 또한, 산화막 내에 포함되어 있는 불소가 반도체 기판 내의 댕글링 본드와 결합하여 반도체 기판의 측벽을 타고 누설 전류가 흐르는 것을 방지할 수 있어 리프레시 특성을 향상시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법에 의하면, 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성방법에 의하면, 고밀도 플라즈마 챔버 내벽으로부터 떨어져 나온 산화물을 소스로 이용하여 라이너질화막 상에 산화막을 형성함으로써 라이너산화막을 증착하는 공정을 생략할 수 있다. 이에 따라 라이너산화막을 증착하는 공정을 생략함으로서 발생하게 되는 문턱전압 감소 현상도 개선할 수 있다.

Claims (5)

  1. 반도체기판 내에 트렌치를 형성하는 단계;
    상기 트렌치에 의한 노출면 상에 측벽산화막을 형성하는 단계;
    상기 반도체 기판 전면에 라이너질화막을 형성하는 단계;
    상기 반도체 기판을 고밀도 플라즈마 챔버에 로딩하는 단계;
    상기 고밀도 플라즈마 챔버 내에 소스가스로 삼불화질소(NF3)를 공급하고, 첨가가스로 헬륨(He)을 공급하여 플라즈마를 형성한 후, 상기 챔버 내부의 산화물을 에칭하여 상기 라이너질화막 위에 산화막을 형성하는 단계;
    상기 라이너질화막을 보다 완화시키기 위해 상기 반도체 기판에 헬륨 및 산소 가스 분위기에서 프리히팅을 수행하는 단계;
    상기 트렌치 및 반도체 기판을 매립하는 매립절연막을 형성하는 단계;
    상기 매립절연막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 삼불화질소(NF3)가스는 60-100sccm의 유량으로 공급하고, 헬륨(He)가스는 600-800sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 프리히팅은 산소(O2) 및 헬륨(He)을 공급하여 플라즈마를 형성한 다음 전압을 인가하여 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 매립절연막을 증착하는 단계는, 라이너질화막 위에 산화막을 형성하는 단계 및 프리히팅이 수행된 고밀도 플라즈마 챔버에서 인-시츄(in-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  5. 제1항에 있어서,
    상기 매립절연막은, 증착-식각-증착(DED), 증착-식각-증착-식각-증착(DEDED) 또는 불소를 기반으로 하는 증착(FAD) 가운데 하나를 선택하여 진행하는 것을 특징으로 하는 반도체 소자의 트레치 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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US8697579B2 (en) 2011-02-09 2014-04-15 Samsung Electronics Co., Ltd. Method of forming an isolation structure and method of forming a semiconductor device
KR101506901B1 (ko) * 2008-10-15 2015-03-30 삼성전자주식회사 반도체 소자의 제조 방법

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