KR20090089536A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 소자분리막의 트렌치 영역에 매립 능력을 증가시키기 위해 SOD(spin on dielectric) 증착 후 HDP(high density plasma)를 증착하되, SOD막과 HDP막의 계면이 액티브 영역에 맞닿지 않도록 하여 계면 스트레스에 의한 영향을 줄여 소자의 리프레쉬 특성 열화현상을 방지하는 반도체 소자의 소자분리막 형성 방법이다.
소자분리막, SOD, HDP

Description

반도체 소자의 소자분리막 형성 방법{The method for forming the isolation film of semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 소자분리막의 트렌치 영역의 매립 능력을 증가시키기 위해 SOD(spin on dielectric) 증착 후 HDP(high density plasma)를 증착하되, 상기 SOD와 HDP의 계면에 액티브 영역에 노출되지 않도록 하여 소자의 열화현상을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 소자의 셀 영역은 소자분리막에 의해 액티브 영역(active area)과 필드(field area)로 나누어지며 특히 반도체 소자의 고집적화로 인해 작은 면적을 차지하면서 우수한 절연 특성을 갖는 소자분리 기술의 개발이 요구되고 있다.
상기 소자분리막은 반도체 기판에 일정한 깊이로 식각하는 STI(shallow trench isolation) 공정에 의해 트렌치(trench)를 형성한 후, 트렌치 내부를 절연막으로 채워 형성한다.
이때, 상기 트렌치 내부는 반도체 소자의 고집적화로 그 폭이 감소되고 깊이는 증가되고 있어 트렌치의 종횡비(aspect ratio)가 커짐으로 인하여 트렌치 내부 의 매립이 어려워지고 있는 실정이다.
일반적으로, 트렌치 내부는 HDP(high density plasma)를 이용하여 채워지게 되는데 반도체 소자의 고집적화로 인하여 트렌치 내에 HDP의 매립이 어려워져 트렌치 영역을 매립하는데 한계가 있다.
특히, HDP 매립 한계로 인해 트렌치 내에 보이드(void)와 같은 결함이 발생하게 되어 액티브와 액티브 사이가 단락되거나 액티브와 게이트라인이 단락되는 등의 문제가 발생하여 소자 특성을 저하시키게 되는 문제가 발생하게 된다.
상기와 같은 이유로 트렌치 내부의 매립 방식은 매립 능력이 우수한 SOD(spin-on dielectric)을 증착한 후 HDP를 증착하는 방식이 도입되었다.
도 1a 내지 1d는 종래 기술에 따른 플래쉬 메모리 소자의 소자분리막을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10)상에 터널 산화막(20), 플로팅 게이트용 폴리실리콘막(30), 패드질화막(40)이 형성된다.
그 다음, 도 1b에 도시된 바와 같이, STI공정에 의해 상기 패드 질화막(40), 플로팅 게이트용 폴리실리콘막(30), 터널 산화막(20), 반도체 기판(10)을 식각하여 일정한 깊이의 트렌치 영역(50)이 형성된다.
그 다음, 도 1c에 도시된 바와 같이, 상기 트렌치 영역(50)에 SOD막(60)이 증착되고 상기 SOD막이 일정 높이까지 식각된 후 HDP막(70)이 증착된다.
그 다음, 도 1d에 도시된 바와 같이, 상기 HDP막(70)이 증착된 후 상기 패드 질화막(40)이 노출될 때까지 CMP공정을 통하여 HDP막(70)을 연마한다.
이때, 상기와 같이 상기 트렌치 영역(50)이 매립되는 경우 SOD막(60)과 HDP(70)막의 계면이 액티브 영역에 드러나게 되는데, 상기 SOD막(60)과 HDP(70)막의 서로 다른 특성으로 인하여 그 계면에 스트레스가 집중되어 취약한 부분을 형성하게 되며 이러한 부분이 액티브 영역에 영향을 주게 되어 소자의 리프레쉬 특성의 열화를 초래하여 소자의 전기적인 특성을 나쁘게 하는 문제점이 있다.
상기 트렌치 영역(50)을 SOD막과 HDP막으로 형성하지 않는 경우 즉, 매립 특성이 우수한 SOD막으로만 매립되는 경우에는 패턴 밀도가 작은 지역과 패턴 밀도가 큰 지역간의 단차가 심하게 발생하여 CMP공정만으로는 평탄화작업이 이루어지기 어려운 문제점이 있다.
본 발명은 반도체 소자의 셀 영역을 액티브 영역과 필드 영역으로 나누는 소자분리막의 트렌치 영역을 매립하는 방법에 관한 것으로, 상기 트렌치 영역에 매립 특성이 우수한 SOD막을 증착하고 그 위에 HDP막을 증착하되, 상기 SOD막과 HDP막의 계면이 액티브 영역에 맞닿아 후속 열처리 과정등에서 스트레스가 생겨 액티브 영역에 영향을 미쳐 소자의 리프레쉬 특성 열화현상을 방지하는 반도체 소자의 소자분리막 형성 방법을 제공하는 것이다.
본 발명의 반도체 소자의 소자분리막 형성 방법은 반도체 기판상에 트렌치를 형성하는 단계와 상기 트렌치의 바닥부 및 측벽부에 측벽산화막과 라이너질화막을 형성하는 단계와 상기 라이너질화막 상부에 제 1 절연막을 형성하는 단계와 상기 제 1 절연막 상부 및 상기 라이너질화막 측벽부에 제 2 절연막을 형성하는 단계 및 상기 제 2 절연막 상부에 제 3 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 절연막을 형성하는 단계는 상기 제 1 절연막을 증착하는 과정과 상기 제 1 절연막을 증착한 후 식각하는 과정 및 상기 제 1 절연막을 식각한 후 열처리하는 과정을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 절연막의 두께는 5000Å 내지 6000Å 인 것을 특징으로 한다.
또한, 상기 제 1 절연막의 높이는 상기 트렌치 영역의 높이보다 높지 않도록 설정되는 것을 특징으로 한다.
그리고, 상기 제 2 절연막의 두께는 50Å 내지 100Å인 것을 특징으로 한다.
그리고, 상기 제 1 절연막 및 상기 제 2 절연막은 SOD로 구현되는 것을 특징으로 한다.
또한, 상기 제 3 절연막은 HDP막으로 구현되는 것을 특징으로 한다.
그리고, 상기 반도체 기판상에 패드 산화막, 플로팅 게이트용 폴리실리콘막, 패드 질화막이 더 형성되는 것을 특징으로 한다.
본 발명은 반도체 소자의 고집적화로 인해 소자분리막의 종횡비가 커지고, 그에 따라 소자분리막의 매립이 어려워지는 것을 방지하기 위하여 매립 특성이 우 수한 SOD막을 형성한 후 식각하고, 상기 SOD막 및 상기 트렌치 영역의 측벽부에 SOD막을 추가 형성한 후 HDP막을 형성함으로써, SOD막과 HDP막의 계면이 액티브 영역에 맞닿지 않도록 하여 계면 스트레스에 의한 영향을 줄여 소자의 리프레쉬 특성 열화현상을 방지하는 장점이 있다.
본 발명에 따른 반도체 소자의 소자분리막 구조는 반도체 기판에 형성된 트렌에 SOD막 즉, 트렌치 매립 능력이 우수한 성질을 갖는 절연막이 상기 트렌치의 바닥부 및 측벽부까지 감싸는 형태로 형성되고, 그 나머지 트렌치 영역이 HDP막으로 매립된 형태이다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자분리막의 형성 방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100)상에 패드 산화막(110), 플로팅 게이트용 폴리실리콘막(120), 패드 질화막(130)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 패드 질화막(130), 플로팅 게이트용 폴리실리콘막(120), 패드산화막(110), 반도체 기판(100)을 차례대로 식각하여 트렌치(140)를 형성한다.
이때, 상기 트렌치(140)를 한정하기 위해 상기 패드 질화막(130) 상에 도포된 감광막은 미도시 하였다.
그 다음, 도 2c에 도시된 바와 같이, 상기 트렌치(140)의 바닥부 및 측벽부에 측벽산화막(wall oxidation)(150)과 라이너질화막(liner nitride)(160)을 형성하는데, 상기 측벽산화막(150)은 후에 진행되는 증착막과의 증착력을 더욱 좋게하는 역할을 하며, 상기 라이너질화막(160)은 후에 진행될 SOD막과의 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 한다.
그 다음, 도 2d에 도시된 바와 같이, 상기 라이너질화막(160) 상에 SOD 1차 증착막(170)을 형성하는데 이때, 상기 제 1 절연막(170)은 5000Å 내지 6000Å으로 증착하는 것이 바람직하다.
그 다음, 도 2e에 도시된 바와 같이, 상기 제 1 절연막(170)을 식각하는데 이때, 상기 식각 영역을 한정하기 위한 상기 제 1 절연막 상에 도포된 감광막은 미도시 하였다.
이때, 상기 제 1 절연막(170)을 식각한 후 열처리하는 것이 바람직하다.
상기 제 1 절연막(170)이 식각된 후 높이는 상기 트렌치(140)의 높이보다 높지 않도록 설정되는 것이 바람직한데, 이는 후에 진행될 제 2 절연막(180)이 상기 라이너질화막(160)의 측벽부 상에 형성되기 때문이다.
그 다음, 도 2f에 도시된 바와 같이, 상기 제 2 절연막(180)은 상기 제 1 절연막(170) 및 상기 라이너질화막(160) 측벽부 상에 형성되는데, 이때, 상기 제 2 절연막(180)의 두께는 50 내지 100Å인 것이 바람직하다.
상기와 같이 증착된 제 2 절연막(180)은 상기 제 1 절연막(170) 뿐만 아니라 상기 라이너질화막(160)의 측벽부에도 형성되기 때문에 트렌치 영역의 내부를 감싸 는 형태가 되는데, 이로 인하여 후에 진행되는 제 3 절연막(190)과의 계면이 액티브 영역과 맞닿지 않도록 하여 계면 스트레스의 영향이 액티브 영역에 끼치지 못하도록 할 수 있는 것이다.
그 다음, 도 2g에 도시된 바와 같이, 상기 제 2 절연막(180) 상에 트렌치 영역의 나머지 부분을 매립하도록 제 3 절연막(190)이 증착되는데 이전 공정에 의하여 액티브 영역과 일부분도 맞닿지 않고 형성될 수 있게 된다.
그 다음, 도 2h에 도시된 바와 같이, 상기 제 3 절연막(190)을 CMP하는데 상기 패드 질화막(130)이 노출되도록 하여 평탄화시킨다.
이때, 상기 제 1 절연막 및 제 2 절연막은 SOD로 구현되고, 상기 제 3 절연막은 HDP막으로 구현되는 것이 바람직하다.
하지만 상기와 같은 구조로 형성된 반도체 소자의 소자분리막의 트렌치 영역에 매립되는 절연막은 SOD막, HDP막에 한정되는 아니며, 본 발명의 형태에 벗어나지 않으면서 수정과 변형이 가능하다.
도 1a 내지 1d는 종래 기술에 따른 플래쉬 메모리 소자의 소자분리막을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자분리막의 형성 방법을 설명하기 위한 공정별 단면도.

Claims (8)

  1. 반도체 기판상에 트렌치를 형성하는 단계;
    상기 트렌치의 바닥부 및 측벽부에 측벽산화막과 라이너질화막을 형성하는 단계;
    상기 라이너질화막 상부에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상부 및 상기 라이너질화막 측벽부에 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막 상부에 제 3 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1항에 있어서, 상기 제 1 절연막을 형성하는 단계는
    상기 제 1 절연막을 증착하는 과정;
    상기 제 1 절연막을 증착한 후 식각하는 과정; 및
    상기 제 1 절연막을 식각한 후 열처리하는 과정을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1항에 있어서, 상기 제 1 절연막의 두께는 5000Å 내지 6000Å 인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 1항에 있어서, 상기 제 1 절연막의 높이는 상기 트렌치 영역의 높이보다 높지 않도록 설정되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 1항에 있어서, 상기 제 2 절연막의 두께는 50Å 내지 100Å인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  6. 제 1항에 있어서, 상기 제 1 절연막 및 상기 제 2 절연막은 SOD로 구현되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1항에 있어서, 상기 제 3 절연막은 HDP막으로 구현되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 1항에 있어서, 상기 반도체 기판상에 패드 산화막, 플로팅 게이트용 폴리실리콘막, 패드 질화막이 더 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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