JPS60115230A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60115230A JPS60115230A JP22203783A JP22203783A JPS60115230A JP S60115230 A JPS60115230 A JP S60115230A JP 22203783 A JP22203783 A JP 22203783A JP 22203783 A JP22203783 A JP 22203783A JP S60115230 A JPS60115230 A JP S60115230A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、詳しくは、酸化
シリコン膜上に積層して形成された窒化シリコン膜を、
酸化シリコン膜に大きな損傷を与えることなしにエッチ
することができる半導体装置の製造方法に関する。
シリコン膜上に積層して形成された窒化シリコン膜を、
酸化シリコン膜に大きな損傷を与えることなしにエッチ
することができる半導体装置の製造方法に関する。
半導体基板上に直接もしくは酸化膜を介して形成された
８ｉ３Ｎ４を高い精度でパターニングすることは極めて
重要である。しかし、従来はＳｉ３Ｎ４をＳｉＯ□やＳ
ｉに対して高い選択比でエツチングできる方法がないた
め、上記Ｓｉ３Ｎ４を他に大きな損傷を与えることなし
にパターニングするのは。
８ｉ３Ｎ４を高い精度でパターニングすることは極めて
重要である。しかし、従来はＳｉ３Ｎ４をＳｉＯ□やＳ
ｉに対して高い選択比でエツチングできる方法がないた
め、上記Ｓｉ３Ｎ４を他に大きな損傷を与えることなし
にパターニングするのは。
極めて困難であった。
すなわち１周知のように、シリコンもしくはその化合物
のドライエツチングは、たとえば、ＣＦ４゜ＣＦ４＋０
２ 、ＮＦ３．８Ｐ６ 、ＣＨＦ３ 、ＣＦ４＋Ｈ２な
どを反応ガスとして用いて行なわれた。
のドライエツチングは、たとえば、ＣＦ４゜ＣＦ４＋０
２ 、ＮＦ３．８Ｐ６ 、ＣＨＦ３ 、ＣＦ４＋Ｈ２な
どを反応ガスとして用いて行なわれた。
しかし、Ｓｉ、ＳｉＯ２および８１３Ｎ４ のエツチン
グ速度を比較すると、ＣＦ４ 、ＣＦ４＋０２ 、ＮＦ
３もしくはＳＦ、を用いた場合は、Ｓｉのエッチ速度が
最も大きく、８ｉ３Ｎ、、８１０２の順で反応速度は小
さくなる。
グ速度を比較すると、ＣＦ４ 、ＣＦ４＋０２ 、ＮＦ
３もしくはＳＦ、を用いた場合は、Ｓｉのエッチ速度が
最も大きく、８ｉ３Ｎ、、８１０２の順で反応速度は小
さくなる。
また１反応ガスとしてＣＨＦ、もしくはＣＦ４＋Ｈ２を
用いた従来の方法では、Ｓｉにくらべて８ｉ０２とＳｉ
３Ｎ４のエツチング速度が大きくなるが、Ｓｉ３Ｎ４の
エツチング速度比は、はぼ２〜３程度にすぎなかった。
用いた従来の方法では、Ｓｉにくらべて８ｉ０２とＳｉ
３Ｎ４のエツチング速度が大きくなるが、Ｓｉ３Ｎ４の
エツチング速度比は、はぼ２〜３程度にすぎなかった。
そのため、Ｓｉ３Ｎ、を選択的にエッチする際には、Ｃ
Ｆ、＋０□やＳＦ６が反応ガスとして用いられてきたが
、この場合、Ｓｌのエツチング速度が大きいため、下地
のＳｉがエッチされるのを防止するため、Ｓｉ３Ｎ４膜
と下地Ｓｉの間に、−８ｉｎ２膜を形成しなければなら
ず、しかも、ＳｉＯ□とＳｉ３Ｎ４の選択比が小さいた
め、上記Ｓｉｎ、膜を厚くする必要があった。
Ｆ、＋０□やＳＦ６が反応ガスとして用いられてきたが
、この場合、Ｓｌのエツチング速度が大きいため、下地
のＳｉがエッチされるのを防止するため、Ｓｉ３Ｎ４膜
と下地Ｓｉの間に、−８ｉｎ２膜を形成しなければなら
ず、しかも、ＳｉＯ□とＳｉ３Ｎ４の選択比が小さいた
め、上記Ｓｉｎ、膜を厚くする必要があった。
すなわち、従来は、Ｓｉや５ｉｎ２に対して、高い選択
比をもって８ ｉＢ Ｎ ａ膜を選択的にかつ異方的に
ドライエッチすることが困難で、半導体基板上に直接又
はＳｉＯ□膜に形成されたａｉｓＮ４膜を。
比をもって８ ｉＢ Ｎ ａ膜を選択的にかつ異方的に
ドライエッチすることが困難で、半導体基板上に直接又
はＳｉＯ□膜に形成されたａｉｓＮ４膜を。
高い精度で形成できる方法が強く要望されていた。
本発明の第１の目的は、上記従来の問題を解決し、半導
体基板上に薄い酸化膜を介して、又は、直接に形成され
た窒化膜を高精度にエツチングすることによる半導体装
置の製造方法を提供することにあ、本発明の第２の目的
は、従来法では選択比のとれなかった材料、例えば、多
結晶シリコンなどをマスクとして窒化膜をエツチングす
ることによる半導体装置の製造方法を提供することにあ
り、本発明の第３の目的は、異なる材料で形成されたパ
ターンをマスクとして、窒化膜をエツチングし、それぞ
れのパターンの下に窒化膜を選択的に残すことによる半
導体装置の製造方法を提供することであり、本発明の第
４の目的は、異なる材料によって形成された上記パター
ンの１つを、デート電極、該パターンの下の窒化膜をデ
ート絶縁膜として用い、他のパターンを除去し、該パタ
ーン下の窒化膜を酸化のマスクとして用いることによる
半導体装置の製造方法を提供すること、さらに本発明の
第５の目的は、上記の各方法によって形成されたパター
ンあるいは窒化膜を用いて後で詳述するような各種の半
導体装置の製造方法を提供することにある。
体基板上に薄い酸化膜を介して、又は、直接に形成され
た窒化膜を高精度にエツチングすることによる半導体装
置の製造方法を提供することにあ、本発明の第２の目的
は、従来法では選択比のとれなかった材料、例えば、多
結晶シリコンなどをマスクとして窒化膜をエツチングす
ることによる半導体装置の製造方法を提供することにあ
り、本発明の第３の目的は、異なる材料で形成されたパ
ターンをマスクとして、窒化膜をエツチングし、それぞ
れのパターンの下に窒化膜を選択的に残すことによる半
導体装置の製造方法を提供することであり、本発明の第
４の目的は、異なる材料によって形成された上記パター
ンの１つを、デート電極、該パターンの下の窒化膜をデ
ート絶縁膜として用い、他のパターンを除去し、該パタ
ーン下の窒化膜を酸化のマスクとして用いることによる
半導体装置の製造方法を提供すること、さらに本発明の
第５の目的は、上記の各方法によって形成されたパター
ンあるいは窒化膜を用いて後で詳述するような各種の半
導体装置の製造方法を提供することにある。
上記目的を達成するため５本発明はＣＨ，Ｆ ２および
またはＣＨ３Ｆなど、Ｃ，ＨおよびＦを含みＦ対Ｈの比
が約２以下のガスを反応ガスとして用いて、ドライエッ
チすることにより、半導体基板上に直接又はＳｉＯ２膜
を介して形成された８ｉ３Ｎ４膜を高い精度で選択的に
エツチングするものである。
またはＣＨ３Ｆなど、Ｃ，ＨおよびＦを含みＦ対Ｈの比
が約２以下のガスを反応ガスとして用いて、ドライエッ
チすることにより、半導体基板上に直接又はＳｉＯ２膜
を介して形成された８ｉ３Ｎ４膜を高い精度で選択的に
エツチングするものである。
本発明は、広義には第１図および第２図に示すように半
導体基板１上又は、半導体基板１上に絶縁膜２を介して
形成された第２の半導体層３上に、比較的薄い酸化膜４
を介して、又は直接に形成された窒化膜５を、下池半導
体層１又は３に弊害を与えることなくパターン６．７を
マスクとして選択的にエツチングすることにある。また
、この場合、パターン６．７としては、次のような選択
肢の中からの任意の２組（同種も可能）の組み合わせで
形成される。すなわちホトレジスト、半導体層、金属、
酸化膜、あるいは、これらの組み合わせによる多層構造
である。
導体基板１上又は、半導体基板１上に絶縁膜２を介して
形成された第２の半導体層３上に、比較的薄い酸化膜４
を介して、又は直接に形成された窒化膜５を、下池半導
体層１又は３に弊害を与えることなくパターン６．７を
マスクとして選択的にエツチングすることにある。また
、この場合、パターン６．７としては、次のような選択
肢の中からの任意の２組（同種も可能）の組み合わせで
形成される。すなわちホトレジスト、半導体層、金属、
酸化膜、あるいは、これらの組み合わせによる多層構造
である。
また、本発明の他の特徴は、上記のマスクとしてのパタ
ーン６．７を異なる材料で形成することにより、第３図
に示すように、どちらか一方のみを残し、そのままゲー
ト材料として使い、他方は除去し、その下の窒化膜を酸
化のマスクとして用い、第４図に示すような構造を作る
ことができる。
ーン６．７を異なる材料で形成することにより、第３図
に示すように、どちらか一方のみを残し、そのままゲー
ト材料として使い、他方は除去し、その下の窒化膜を酸
化のマスクとして用い、第４図に示すような構造を作る
ことができる。
以下、本発明の第一の実施例を第５図により説明する。
抵抗率的１０Ωｃｍのｐ型シリコン（１００）基板１１
上に所定の素子分離酸化膜１２を形成後。
上に所定の素子分離酸化膜１２を形成後。
基板１１表面上に、約２ｎｍの８ｉ０２膜１３を酸素を
希釈した熱酸化法により形成し、この後、引き続いて低
圧気相蒸着法により、約５０ ｎｍのＳｉ、Ｎ４膜１４
を形成し、引き続き、低圧気相蒸着法により、約０．３
μｍの多結晶シリコン１５を堆積した。この後、所定の
パターンにホトレジスト１６をパターニングし、これを
マスクに、多結晶シリコン１５をエツチングした。この
後、ホトレジスト１６を除去したのち、全面にリンイオ
ンを約９ＱＫｅＶでドース量ｌＸｌ０ ｃｍ でイオン
打込し、多結晶シリコン１５およびシリコン基板１１表
面１７に注入した。この後、 ＣＨ，Ｆ２を反応ガスと
するプラズマエツチング装置により。
希釈した熱酸化法により形成し、この後、引き続いて低
圧気相蒸着法により、約５０ ｎｍのＳｉ、Ｎ４膜１４
を形成し、引き続き、低圧気相蒸着法により、約０．３
μｍの多結晶シリコン１５を堆積した。この後、所定の
パターンにホトレジスト１６をパターニングし、これを
マスクに、多結晶シリコン１５をエツチングした。この
後、ホトレジスト１６を除去したのち、全面にリンイオ
ンを約９ＱＫｅＶでドース量ｌＸｌ０ ｃｍ でイオン
打込し、多結晶シリコン１５およびシリコン基板１１表
面１７に注入した。この後、 ＣＨ，Ｆ２を反応ガスと
するプラズマエツチング装置により。
Ｓｉ３Ｎ４を選択的にエツチングし、引き続き、約８０
０℃のＦ２−０□雰囲気中で約２０分の酸化を行ない、
多結晶シリコン１５のまわり、およびシリコン基板表面
に形成されたＮ十領域１７の表面に約０．２μｍの酸化
膜１８を形成した。これにより、シリコン基板表面に形
成された、Ｎ十拡散層１７あるいはＳｉ基板１１に悪影
響を与えることなく、ゲート電極１５下のみにＳｉ３Ｎ
４を残存せしめ、他のＳｉ３Ｎ４を除去し、高性能のＭ
ＩＳ型トランジスタを形成することができた。
０℃のＦ２−０□雰囲気中で約２０分の酸化を行ない、
多結晶シリコン１５のまわり、およびシリコン基板表面
に形成されたＮ十領域１７の表面に約０．２μｍの酸化
膜１８を形成した。これにより、シリコン基板表面に形
成された、Ｎ十拡散層１７あるいはＳｉ基板１１に悪影
響を与えることなく、ゲート電極１５下のみにＳｉ３Ｎ
４を残存せしめ、他のＳｉ３Ｎ４を除去し、高性能のＭ
ＩＳ型トランジスタを形成することができた。
次に、本発明の第２の実施例を第６図により説明する。
第６図は、先に示した第一の実施例を一部変更したもの
であり、ホトレジスト１６を除去後、多結晶シリコン１
５をわずかに酸化しく約１０ ａｍの酸化膜１９を多結
晶シリコン１５のまわりに形成し）たのち、全面にリン
イオンを打込んだもの。
であり、ホトレジスト１６を除去後、多結晶シリコン１
５をわずかに酸化しく約１０ ａｍの酸化膜１９を多結
晶シリコン１５のまわりに形成し）たのち、全面にリン
イオンを打込んだもの。
前後の工程は第一の実施例と同様である。
次に、本発明の第３の実施例を第７図により説明する。
抵抗率約１０ΩｃｍのＰ型シリコン（１００） 基板１
１上に所定の、素子分離酸化膜１２を形成後、基板１１
表面上に、約２ｎｍの５ｉｎ２膜１３を酸素を希釈した
熱酸化法により形成し、この後、引き続いて低圧気相蒸
着法により、約５０ ｎｍのＳｉ３Ｎ４膜１４を形成し
、引き続き、低圧気相蒸着法により、約０．３μｍの多
結晶シリコン１５を堆積した。この後、所定のパターン
にホトレジスト１６をパターニングし、これをマスクに
、多結晶シリコン１５をエツチングした。この後、ホト
レジスト１６を除去したのち、所定の部分にホトレジス
ト２１をパター三ングした。この状態で、全面に、リン
イオンを約９０ＫｅＶでドーズ量１ Ｘ １０” ｃｍ
−２でイオン打込し、多結晶シ１７コン１５および、シ
リコン基板１１の所定の表面部分２２にのみ、注入した
。この後、ＣＨ２Ｆ２を反応ガスとするプラズマエツチ
ング装置により、 ８ ｉ３Ｎ４を選択的にエツチング
し、ホトレジスト２１を除去後引き続き、約８００℃の
Ｆ２−０□雰囲気中で約２０分の酸化を行なった。これ
により、多結晶シリコン１５のまわり、およびシリコン
基板１１表面に選択的に形成された、Ｎ＋領域２２の表
面に約０．２μｍの酸化膜２３が形成された。この後、
上記酸化のマスクとなった８ｉ３Ｎ４１４’を除去し、
酸化膜２３をマスクとして、Ｐ・＋層２４をＮ十領域と
相補的にシリコン基板表面に形成した。これにより、同
一基板内にＮチャネルＭＩ８．Ｎ＋Ｐ＋ダイオードなど
を形成することができた。また、本実施例を用いて第８
図に示すようにＰ型シリコン基板１１表面に形成したＮ
型つＺ）し３１ある（１は、第９図に示すようにＰ型領
域１１をＮ型基板３１内に作り、上記ＭＩ８）ランジス
タを各領域に形成することにより、同デ基板内に、Ｎチ
ャネルＭＩＳとＰチャネルＭＩＳを効率よく形成するこ
とができる。
１上に所定の、素子分離酸化膜１２を形成後、基板１１
表面上に、約２ｎｍの５ｉｎ２膜１３を酸素を希釈した
熱酸化法により形成し、この後、引き続いて低圧気相蒸
着法により、約５０ ｎｍのＳｉ３Ｎ４膜１４を形成し
、引き続き、低圧気相蒸着法により、約０．３μｍの多
結晶シリコン１５を堆積した。この後、所定のパターン
にホトレジスト１６をパターニングし、これをマスクに
、多結晶シリコン１５をエツチングした。この後、ホト
レジスト１６を除去したのち、所定の部分にホトレジス
ト２１をパター三ングした。この状態で、全面に、リン
イオンを約９０ＫｅＶでドーズ量１ Ｘ １０” ｃｍ
−２でイオン打込し、多結晶シ１７コン１５および、シ
リコン基板１１の所定の表面部分２２にのみ、注入した
。この後、ＣＨ２Ｆ２を反応ガスとするプラズマエツチ
ング装置により、 ８ ｉ３Ｎ４を選択的にエツチング
し、ホトレジスト２１を除去後引き続き、約８００℃の
Ｆ２−０□雰囲気中で約２０分の酸化を行なった。これ
により、多結晶シリコン１５のまわり、およびシリコン
基板１１表面に選択的に形成された、Ｎ＋領域２２の表
面に約０．２μｍの酸化膜２３が形成された。この後、
上記酸化のマスクとなった８ｉ３Ｎ４１４’を除去し、
酸化膜２３をマスクとして、Ｐ・＋層２４をＮ十領域と
相補的にシリコン基板表面に形成した。これにより、同
一基板内にＮチャネルＭＩ８．Ｎ＋Ｐ＋ダイオードなど
を形成することができた。また、本実施例を用いて第８
図に示すようにＰ型シリコン基板１１表面に形成したＮ
型つＺ）し３１ある（１は、第９図に示すようにＰ型領
域１１をＮ型基板３１内に作り、上記ＭＩ８）ランジス
タを各領域に形成することにより、同デ基板内に、Ｎチ
ャネルＭＩＳとＰチャネルＭＩＳを効率よく形成するこ
とができる。
次に本発明の第４の実施例を第１０図により、説明する
。
。
抵抗率約１０ΩｃｍのＰ型シリコン（１００）基板１１
上に所定の素子分離化膜１２を形成後、基板１１表面上
に、約２ｎｍのＳｉＯ□膜１３を、酸素を希釈した熱酸
化法により形成し、この後、引き続いて低圧気相蒸着法
により、約５０ｎｍのＳｉ３Ｎ４膜１４を形成し、引き
続き、低圧気相蒸着法により、約０．３μｍの多結晶シ
リコン１５を堆積しリンをドーピングした。この後、所
定のパターンにホトレジスト１６をパターニングし、こ
れをマスクに、多結晶シリコン１５をエツチングした。
上に所定の素子分離化膜１２を形成後、基板１１表面上
に、約２ｎｍのＳｉＯ□膜１３を、酸素を希釈した熱酸
化法により形成し、この後、引き続いて低圧気相蒸着法
により、約５０ｎｍのＳｉ３Ｎ４膜１４を形成し、引き
続き、低圧気相蒸着法により、約０．３μｍの多結晶シ
リコン１５を堆積しリンをドーピングした。この後、所
定のパターンにホトレジスト１６をパターニングし、こ
れをマスクに、多結晶シリコン１５をエツチングした。
この後、ホトレジスト１６を除去したのち。
所定の部分にホトレジスト２１をパターニングした。こ
の後、ＣＨ２Ｆ、を反応ガスとするプラズマエツチング
装置により、Ｓｉ３Ｎ４を選択的にエツチングし、この
状態で全面にリンイオンを約６０Ｋｅｙ、ドーズ量的５
Ｘ １０”ｃｍ ”でイオン打込し。
の後、ＣＨ２Ｆ、を反応ガスとするプラズマエツチング
装置により、Ｓｉ３Ｎ４を選択的にエツチングし、この
状態で全面にリンイオンを約６０Ｋｅｙ、ドーズ量的５
Ｘ １０”ｃｍ ”でイオン打込し。
シリコン基板１１の所定の表面部分４２にのみ注入した
。引き続きホトレジスト２１を除去後、約８００℃のＨ
２−０２雰囲気中で約２０分の酸化を行なった。
。引き続きホトレジスト２１を除去後、約８００℃のＨ
２−０２雰囲気中で約２０分の酸化を行なった。
これにより、多結晶ミリコン１５のまわりおよびシリコ
ン基板表面のＮ層４２上に酸化膜４３を形成した。
ン基板表面のＮ層４２上に酸化膜４３を形成した。
この後、酸化のマスクとなった８ｉ３Ｎ４１４″を除去
し、酸化膜４３をマスクとして、シリコン基板表面の所
定部分にＮ＋層４４を形成した。これにより、ＭＩＤ）
ランジスタのソース、又はドレイン部をＮ−Ｎ十構造と
し、高耐圧化することが可能となった。
し、酸化膜４３をマスクとして、シリコン基板表面の所
定部分にＮ＋層４４を形成した。これにより、ＭＩＤ）
ランジスタのソース、又はドレイン部をＮ−Ｎ十構造と
し、高耐圧化することが可能となった。
つぎに第５の実施例を第１１図により詳細に説明する。
本実施例は相補型ＭＩＳ（Ｃ−ＭＩ８）トランジスタに
おいて低濃度Ｐ型不純物層（Ｐ−ウェル）と低濃度ｎ型
不純物層（ｎ−ウェル）の分離に基板を深く堀った溝を
用いた分離法を用いた製造方法に関するものである。こ
のようにウェル間に深い溝を設けることは、Ｃ−ＭＩＳ
トランジスタの回路動作上でサイリスタ効果によるラッ
チアップ現象を抑制し、ノイズに対する耐性を向上する
のが目的である。
おいて低濃度Ｐ型不純物層（Ｐ−ウェル）と低濃度ｎ型
不純物層（ｎ−ウェル）の分離に基板を深く堀った溝を
用いた分離法を用いた製造方法に関するものである。こ
のようにウェル間に深い溝を設けることは、Ｃ−ＭＩＳ
トランジスタの回路動作上でサイリスタ効果によるラッ
チアップ現象を抑制し、ノイズに対する耐性を向上する
のが目的である。
第１１図（ａ）に示すごとく、ｎ型Ｓｉ基板１０１にＰ
−ウェル１０２とｎ−ウェル１０３をイオン打ち込みお
よび熱拡散で形成した後、通常のホトエツチング法によ
り上記両ウェルの境界に幅２μｍ、深さ５μｍの８ｉ
の溝１０６をドライエツチングして設けた。つぎに、Ｓ
ｉ基板１０１を熱酸化法で２０ｎｍの５ｉｎ２１０４を
基板１０１上に成長させ、その上にＣＶＤ法（低圧気相
蒸着法）で１２０ｎｍの８ｉ３Ｎ４１０５を形成した（
第１１図（ａ） ） 。しかる後、上記５ｉ３Ｎ４１０
５上にｐｏ １ｙＳｉを１．５μｍＣＶＤ法で堆積し％
ＳＦ、ガスを用いて１．５μｍのｐｏｌｙ ８ ｉの厚
さけ異方性エツチングする。このようにして溝内だけに
ｐｏｌｙｓｉ１０７を残存させた。しかる後、通常のホ
トエツチング法で、ｐ−ウェル領域、ｎ−ウェル領域の
それぞれ能動素子領域にホトレジスト１０８のパターン
を設けた（第１１図（ｂ））。しかる後、ＣＨ２Ｆ２ガ
スを用いたドライエツチングで８ｉ３Ｎ４１０５をエツ
チングし、能動素子領域と溝１０６の内部に５ｉ３Ｎ４
１０９．１１０をそれぞれ残した（第１１図（Ｃ））。
−ウェル１０２とｎ−ウェル１０３をイオン打ち込みお
よび熱拡散で形成した後、通常のホトエツチング法によ
り上記両ウェルの境界に幅２μｍ、深さ５μｍの８ｉ
の溝１０６をドライエツチングして設けた。つぎに、Ｓ
ｉ基板１０１を熱酸化法で２０ｎｍの５ｉｎ２１０４を
基板１０１上に成長させ、その上にＣＶＤ法（低圧気相
蒸着法）で１２０ｎｍの８ｉ３Ｎ４１０５を形成した（
第１１図（ａ） ） 。しかる後、上記５ｉ３Ｎ４１０
５上にｐｏ １ｙＳｉを１．５μｍＣＶＤ法で堆積し％
ＳＦ、ガスを用いて１．５μｍのｐｏｌｙ ８ ｉの厚
さけ異方性エツチングする。このようにして溝内だけに
ｐｏｌｙｓｉ１０７を残存させた。しかる後、通常のホ
トエツチング法で、ｐ−ウェル領域、ｎ−ウェル領域の
それぞれ能動素子領域にホトレジスト１０８のパターン
を設けた（第１１図（ｂ））。しかる後、ＣＨ２Ｆ２ガ
スを用いたドライエツチングで８ｉ３Ｎ４１０５をエツ
チングし、能動素子領域と溝１０６の内部に５ｉ３Ｎ４
１０９．１１０をそれぞれ残した（第１１図（Ｃ））。
このとき５ｉ３Ｎ４１０５の下部にあった８ｉＣ）。
１０４およびｐｏｌｙｓｉ １０７はほとんど減少しな
かった。従来第１１ａ（ｂ）の構造でＳｉ３Ｎ４を選択
的にエツチングするドライエッチ法は無く、本発明の製
造方法により初めて可能となったものである。しかる後
、熱酸化法で０．８μｍの８ｉ０２１１１を素子分離領
域に成長させ、しかる後Ｓ １３Ｎ４１０９を除去した
（第１１図（ｄ））。この後、通常の半導体素子製造プ
ロセスに従い、ｐ−ウェル、ｎ−ウェルそれぞれにＭＩ
Ｓトランジスタを製造した。
かった。従来第１１ａ（ｂ）の構造でＳｉ３Ｎ４を選択
的にエツチングするドライエッチ法は無く、本発明の製
造方法により初めて可能となったものである。しかる後
、熱酸化法で０．８μｍの８ｉ０２１１１を素子分離領
域に成長させ、しかる後Ｓ １３Ｎ４１０９を除去した
（第１１図（ｄ））。この後、通常の半導体素子製造プ
ロセスに従い、ｐ−ウェル、ｎ−ウェルそれぞれにＭＩ
Ｓトランジスタを製造した。
このようにして製造したＭ工Ｓトランジスタはそれぞれ
良好な特性を示し、また、ラッチアップ耐性もＳｉ溝を
形成しないものに比べ大幅に改善することができた。ま
た１本実施例ではＳｉ３Ｎ４をＣＨ２Ｆ２を用い異方性
エッチしたことにより、能動領域のマスク寸法からの変
化は０．７μｍ以下とすることができた。さらにｓ ８
ｓ３ Ｎ４のドライエッチ後酸化膜１０４で８ｉ表面が
力／く−されてＧ）たため、Ｓｉ基板に汚染や損傷が与
えられず、それらによる欠陥が発生することなく、ウェ
ル内に形成された接合の耐圧も良好であった。
良好な特性を示し、また、ラッチアップ耐性もＳｉ溝を
形成しないものに比べ大幅に改善することができた。ま
た１本実施例ではＳｉ３Ｎ４をＣＨ２Ｆ２を用い異方性
エッチしたことにより、能動領域のマスク寸法からの変
化は０．７μｍ以下とすることができた。さらにｓ ８
ｓ３ Ｎ４のドライエッチ後酸化膜１０４で８ｉ表面が
力／く−されてＧ）たため、Ｓｉ基板に汚染や損傷が与
えられず、それらによる欠陥が発生することなく、ウェ
ル内に形成された接合の耐圧も良好であった。
上記説明により明らかなように、本発明によれば、半導
体（基板）上に非較的薄い酸化膜を介して、あるいは、
直接に、窒化膜が形成されてＧ）るよ・うな場合に、窒
化膜を選択的にエツチングすることが可能であり、特に
、従来、窒化膜との選択比が余りとれない物質をマスク
として用（１ても、窒化膜を選択的にかつ高精度にエツ
チングできるため、半導体装置製造上の利点が大きＧ）
。特に。
体（基板）上に非較的薄い酸化膜を介して、あるいは、
直接に、窒化膜が形成されてＧ）るよ・うな場合に、窒
化膜を選択的にエツチングすることが可能であり、特に
、従来、窒化膜との選択比が余りとれない物質をマスク
として用（１ても、窒化膜を選択的にかつ高精度にエツ
チングできるため、半導体装置製造上の利点が大きＧ）
。特に。
Ｓ ＊ ０２ ｓ多結晶８ｉ とホトレジストでマスク
されたＳｉ３Ｎ４を高精度に加工できるので、８ｉ０２
や多結晶Ｓｉ のパターンに対し、自己整合でエツチン
グすることが可能であり、半導体装置を高密度に集積す
るのに極めて有効である。
されたＳｉ３Ｎ４を高精度に加工できるので、８ｉ０２
や多結晶Ｓｉ のパターンに対し、自己整合でエツチン
グすることが可能であり、半導体装置を高密度に集積す
るのに極めて有効である。
第１図〜第１１図は本発明を発明するための素予断面図
である。 １１：半導体基板１，１２，１３：ＳｉＯ□膜。 １４：Ｓｉ３Ｎ４膜、１５ ： ｐｏｌｙ Ｓｉ膜、１
６：ホトレジスト膜、１７：Ｎ十拡散層。 塵 １ 旧 堝２ 旧 ｓ３別 ノ＼・ −７ 「Ｌ／− ＼ 楽 ７ 凋 ｔＡ 掬 ７ ＠ ／／ 嶌 １ １／ 扁１０目
である。 １１：半導体基板１，１２，１３：ＳｉＯ□膜。 １４：Ｓｉ３Ｎ４膜、１５ ： ｐｏｌｙ Ｓｉ膜、１
６：ホトレジスト膜、１７：Ｎ十拡散層。 塵 １ 旧 堝２ 旧 ｓ３別 ノ＼・ −７ 「Ｌ／− ＼ 楽 ７ 凋 ｔＡ 掬 ７ ＠ ／／ 嶌 １ １／ 扁１０目
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に直接もしくは酸化シリコン膜を介し
て形成されたチッ化シリコン膜を、Ｃ％ＨおよびＦを含
み、Ｆ対Ｈの比が約２以下のガスを反応ガスとして用い
、第１および第２のマスクを介して所望の形状に加工す
ることを特徴とする半導体装置の製造方法。 ２、上記第１および第２のマスクは互いに異なる材料か
らなる特許請求の範囲第１項記載の半導体装置の製造方
法。 ３、上記第１および第２のマスクは同じ材料からなる特
許請求の範囲第１項記載の半導体装置の製造方法。 ４、 上記ガスはＣＨ３ＦおよびまたはＣＨ２Ｆ２であ
る特許請求の範囲第１項乃至第３項記載−の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22203783A JPS60115230A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22203783A JPS60115230A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60115230A true JPS60115230A (ja) | 1985-06-21 |
Family
ID=16776093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22203783A Pending JPS60115230A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955422A (ja) * | 1995-08-12 | 1997-02-25 | Lg Semicon Co Ltd | 半導体素子の素子隔離方法 |
-
1983
- 1983-11-28 JP JP22203783A patent/JPS60115230A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955422A (ja) * | 1995-08-12 | 1997-02-25 | Lg Semicon Co Ltd | 半導体素子の素子隔離方法 |
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