KR970054111A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR970054111A
KR970054111A KR1019950066017A KR19950066017A KR970054111A KR 970054111 A KR970054111 A KR 970054111A KR 1019950066017 A KR1019950066017 A KR 1019950066017A KR 19950066017 A KR19950066017 A KR 19950066017A KR 970054111 A KR970054111 A KR 970054111A
Authority
KR
South Korea
Prior art keywords
oxide film
forming
silicon oxide
semiconductor substrate
gate
Prior art date
Application number
KR1019950066017A
Other languages
English (en)
Other versions
KR100190195B1 (ko
Inventor
유경동
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950066017A priority Critical patent/KR100190195B1/ko
Publication of KR970054111A publication Critical patent/KR970054111A/ko
Application granted granted Critical
Publication of KR100190195B1 publication Critical patent/KR100190195B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명은 반도체 기판의 상부에 제1실리콘산화막을 형성하고, 상기 구조의 전 표면에 소자분리영역에 노출하는 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로 제1실리콘산화막패턴을 형성하고, 계속하여 반도체기판을 일정깊이 식각하여 트렌치를 형성하고, 상기 감광막패턴을 제거하고, 상기 구조의 전 표면에 실리콘 질화막을 형성하고, 상기 구조의 전 표면에 제2실리콘산화막을 형성하고, 상기 제2실리콘산화막을 연마하되, 상기 실리콘질화막이 노출될 때까지 연마하고, 활성영역에 형성된 실리콘질화막을 제거하고, 상기 제1실리콘산화막패턴을 제거하고, 상기 구조의 전 표면에 희생산화막을 형성한 후, 다시 제거하고, 상기 반도체기판의 일정부분에 웰을 형성하고, 상기 구조의 전 표면에 게이트 산화막과, 게이트를 형성하고, 상기 게이트와 게이트산화막을 마스크로 상기 반도체기판의 일정부분에 소스/드레인을 형성하므로써, 상기 트렌치 상단의 에지에서 게이트 산화막이 형화되는 것을 방지하며, 웰에 형성된 불순물이 트렌치 내부로 확산되는 것을 방지한다.

Description

반도체 소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2f도는 본 발명의 실시예에 따른 반도체소자의 제조 공정도.

Claims (6)

  1. 반도체기판의 상부에 제1 실리콘산화막을 형성하는 단계와, 상기 구조의 전 표면에 소자분리영역을 노출하는 감광막패턴을 형성하는 단계와, 상기 감광막패턴을 마스크로 제1 실리콘산화막패턴을 형성하고, 계속하여 반도체기판을 일정깊이 식각하여 트렌치를 형성하는 단계와, 상기 감광막패턴을 제거하는 단계와, 상기 구조의 전 표면에 실리콘질화막을 형성하는 단계와, 상기 구조의 전 표면에 제2 실리콘산화막을 형성하는 단계와, 상기제2실리콘산화막을 연마하되, 상기 실리콘질화막이 노출될 때까지 연마하는 단계와, 활성영역에 형성된 실리콘질화막을 제거하는 단계와, 상기 제1 실리콘산화막패턴을 제거하는 단계화, 상기 구조의 전 표면에 희생산화막을 형성한 후, 다시 제거하는 단계와, 상기 반도체기판의 일정부분에 웰을 형성하는 단계와, 상기 구조의 전 표면에 게이트산화막과, 게이트를 형성하는 단계와, 상기 게이트와 게이트산화막을 마스크로 상기 반도체기판의 일정부분에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
  2. 제1항에 있어서, 상기 실리콘질화막은 화학증착방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법
  3. 제1항에 있어서, 상기 제2 실리콘산화막은 화학증착방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법
  4. 제1항에 있어서, 상기 제2 실리콘산화막을 연마할 때, 화학물리적연마 방법을 사용하는 것을 특징으로 하는 반도체소자의 제조방법
  5. 제1항에 있어서, 상기 활성영역에 형성된 실리콘질화막을 제거할 때, 고온에서 인산용액을 사용하는 것을 특징으로 하는 반도체소자의 제조방법
  6. 제1항에 있어서, 상기 제1 실리콘산화막패턴은 습식식각으로 제거하는 것을 특징으로 하는 반도체소자의 제조방법
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950066017A 1995-12-29 1995-12-29 반도체 소자의 제조방법 KR100190195B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950066017A KR100190195B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950066017A KR100190195B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR970054111A true KR970054111A (ko) 1997-07-31
KR100190195B1 KR100190195B1 (ko) 1999-06-01

Family

ID=19447194

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950066017A KR100190195B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100190195B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010046070A (ko) * 1999-11-10 2001-06-05 박종섭 반도체소자의 격리영역 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010046070A (ko) * 1999-11-10 2001-06-05 박종섭 반도체소자의 격리영역 형성방법

Also Published As

Publication number Publication date
KR100190195B1 (ko) 1999-06-01

Similar Documents

Publication Publication Date Title
KR920013670A (ko) 반도체 장치의 소자분리방법
KR970054111A (ko) 반도체소자의 제조방법
KR980006032A (ko) 반도체 소자의 격리영역 형성방법
KR950021366A (ko) 반도체 장치의 소자분리막 형성방법
KR960005936A (ko) 반도체 소자의 필드산화막 형성방법
KR970003780A (ko) 반도체소자의 소자분리 산화막 제조방법
KR950021365A (ko) 반도체 장치의 소자분리막 제조방법
KR950007056A (ko) 반도체 소자의 소자격리 산화막 형성방법
KR900002420A (ko) 선택적 측면벽 도핑기술(sswdt)을 이용한 반도체 소자의 고농도 소스영역 및 캐패시터 표면영역 형성방법
KR910005423A (ko) 반도체 장치의 제조방법
KR960039272A (ko) 반도체 소자의 소자분리 산화막 형성방법
KR910013511A (ko) 반도체 소자의 소자분리 산화막 형성방법
KR970030497A (ko) 모스 전계효과 트랜지스터의 제조방법
KR960043241A (ko) 마스크롬의 워드라인 형성 방법
KR960026578A (ko) 반도체 소자의 필드산화막 형성방법
KR950021377A (ko) 반도체 소자 분리막 형성방법
KR960026559A (ko) 고집적 반도체 소자의 소자간 분리막 제조 방법
KR960026621A (ko) 고집적 반도체 소자의 소자간 분리막 제조 방법
KR920008923A (ko) 반도체 집적회로의 소자격리영역 형성방법
KR970052317A (ko) 반도체 장치의 미세 접촉창 형성 방법
KR960002738A (ko) 반도체 소자의 필드 산화막 형성방법
KR960026127A (ko) 고집적 반도체 소자의 리세스 어레이 형성 방법
KR930018689A (ko) 반도체장치의 소자분리 영역의 제조방법
KR960026729A (ko) 반도체 소자의 소자분리막 형성방법
KR960026557A (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041230

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee