KR960043241A - 마스크롬의 워드라인 형성 방법 - Google Patents

마스크롬의 워드라인 형성 방법 Download PDF

Info

Publication number
KR960043241A
KR960043241A KR1019950012619A KR19950012619A KR960043241A KR 960043241 A KR960043241 A KR 960043241A KR 1019950012619 A KR1019950012619 A KR 1019950012619A KR 19950012619 A KR19950012619 A KR 19950012619A KR 960043241 A KR960043241 A KR 960043241A
Authority
KR
South Korea
Prior art keywords
forming
film
pattern
width
word line
Prior art date
Application number
KR1019950012619A
Other languages
English (en)
Other versions
KR0180136B1 (ko
Inventor
황준
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950012619A priority Critical patent/KR0180136B1/ko
Publication of KR960043241A publication Critical patent/KR960043241A/ko
Application granted granted Critical
Publication of KR0180136B1 publication Critical patent/KR0180136B1/ko

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B20/00Read-only memory [ROM] devices
    • H10B20/27ROM only
    • H10B20/30ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38Doping programmed, e.g. mask ROM
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 사진식각공정의 해상력으로 형성가능한 최대한 좁은 폭을 갖는 감광막 패턴을 형성한 후, 감광막을 플라즈마 건식식각 또는 현상액에 담드는 방법을 이용하여 감광막 패턴의 폭을 더욱 좁게 형성하는 방법을 이용하여 기존의 노광기 해상력 한계에 상관없이 워드라인 간의 간격을 0.2㎛ 정도로 형성하는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법에 관한 것이다.

Description

마스크롬의 워드라인 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 내지 제3E도는 본 발명의 일실시예에 따른 마스크롬 워드라인 형성 공정도.

Claims (25)

  1. 마스크롬의 워드라인 형성 방법에 있어서; 반도체 기판 상에 제1물질막을 형성하는 제1단계; 상기 제1물질막 상에 사진식각공정의 해상력으로 형성가능한 최대한 좁은 폭을 갖는 감광막 패턴을 형성하는 제2단계; 상기 감광막 패턴을 플라즈마 건식식각하여 패턴의 폭을 더욱 좁게 형성하는 제3단계; 상기 더욱 좁은 폭을 갖는 감광막 패턴을 식각장벽으로 하여 상기 제1물질막을 식각하여 제1물질막 패턴을 형성하고 감광막을 제거하는 제4단계; 전체구조 상부에 게이트산화막 및 워드라인용 전도막을 차례로 형성하는 제5단계; 상기 전도막상에 에치백시의 식각정지 역활을 하는 식각정지막을 형성하는 제6단계; 상기 식각정지층상에 에치백용 감광막을 형성하는 제7단계; 상기 제1물질막 패턴의 표면이 드러나도록 전체구조 상부를 에치백하는 제8단계; 및 노출된 상기 제1물질막 패턴을 제거하는 제9단계를 포함하여 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  2. 제1항에 있어서; 상기 제9단계 이후에 소오스/드레인 이온주입 마스크 공정 및 이온주입 공정으로 소오스/드레인을 형성하는 제10단계를 더 포함하여 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성방법.
  3. 제1항에 있어서; 상기 제1물질막을 상기 전도막 보다 소정두께 더 두껍게 형성하여 상기 제8단계의 에치백후 상기 전도막 상에 식각정지막이 잔류하도록 하는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  4. 제1항에 있어서; 상기 감광막 패턴의 폭을 더욱 좁게 형성하는 제3단계는 플라즈마 건식식각이 아닌 현상액에 의한 식각으로 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  5. 제1항에 있어서; 상기 더욱 좁은 폭을 갖는 감광막 패턴의 선폭은 0.2㎛ 내지 0.3㎛의 폭을 갖는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  6. 제1항에 있어서; 상기 제1물질막은 감광막 및 공정에 사용된 이외의 물질막과 식각 선택비를 갖는 물질막인 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  7. 제6항에 있어서; 상기 제1물질막은 산화막인 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  8. 제7항에 있어서; 상기 식각정지막은 질화막인 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  9. 마스크롬의 워드라인 형성 방법에 있어서; 반도체 기판 상에 이온주입완충막을 형성하는 제1단계; 소오스/드레인 이온주입을 실시하여 표면으로부터 일정 깊이까지의 반도체 기판에 이온주입부위를 형성하는 제2단계; 상기 이온주입완충막 상에 사진식각공정의 해상력으로 형성 가능한 최대한 좁은 폭을 갖는 감광막 패턴을 형성하는 제3단계; 상기 감광막 패턴을 플라즈마 건식식각하여 패턴의 폭을 더욱 좁게 형성하는 제4단계; 상기 더욱 좁은 폭을 갖는 감광막 패턴을 식각장벽으로 하여 상기 이온주입완충막 및 이온주입된 부위의 반도체 기판을 소정깊이 차례로 식각하여 트렌치를 형성하고 상기 감광막을 제거하는 제5단계; 전체구조 상부에 게이트산화막을 형성하는 제6단계; 및 상기 트렌치 내부에 워드라인을 전도막을 형성하는 제7단계를 포함하여 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  10. 제9항에 있어서; 제7단계는 게이트 산화막 상에 워드라인용 전도막을 형성하는 제8단계; 전체구조 상부를 화학적기계적 폴리싱하는 제9단계로 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  11. 제9항에 있어서; 상기 감광막 패턴의 폭을 더욱 좁게 형성하는 제4단계는 플라즈마 건식식각이 아닌 현상액에 의한 식각으로 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  12. 제9항에 있어서; 상기 더욱 좁은 폭을 갖는 감광막 패턴의 선폭은 0.2㎛ 내지 0.3㎛의 폭을 갖는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  13. 마스크롬의 워드라인 형성 방법에 있어서; 반도체 기판 상에 불순물이 주입된 제1절연막을 형성하는 제1단계; 상기 불순물이 주입된 제1절연막 상에 사진식각공정의 해상력으로 형성가능한 최대한 좁은 폭을 갖는 감광막 패턴을 형성하는 제2단계; 상기 감광막 패턴을 플라즈마 건식식각하여 패턴의 폭을 더욱 좁게 형성하는 제3단계; 상기 더욱 좁은 폭을 갖는 감광막 패턴을 식각장벽으로 하여 상기 불순물이 주입된 제1절연막을 식각하여 제1절연막 패턴을 형성하고 감광막을 제거하는 제4단계; 전체구조 상부에 게이트산화막 및 워드라인용 전도막을 차례로 형성하는 제5단계; 및 전체구조 상부를 식각하여 상기 제1절연막 패턴에 의해 상기 전도막이 분리되도록 하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성방법.
  14. 제13항에 있어서; 상기 6단계후, 각각의 워드라인용 전도막 간의 분리를 더욱 공고히 하기 위하여 전체구조 상부에 제2절연막을 형성하는 제7단계를 더 포함하여 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성방법.
  15. 제13항에 있어서; 상기 불순물이 주입된 제1절연막 패턴의 불순물을 제1절연막 패턴하부의 반도체 기판에 확산시켜 소오스/드레인 영역을 형성하는 제8단계를 더 포함하여 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  16. 제13항에 있어서; 상기 제1절연막은 PSG막인 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  17. 제13항에 있어서; 상기 제6단계는 화학적 기계적 폴리싱 방법으로 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  18. 제13항에 있어서; 상기 6단계는 감광막을 이용한 에치백 방법으로 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  19. 제13항에 있어서; 상기 감광막 패턴의 폭을 더욱 좁게 형성하는 제3단계는 플리즈마 건식식각이 아닌 현상액에 의한 식각으로 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  20. 제13항에 있어서; 상기 더욱 좁은 폭을 갖는 감광막 패턴의 선폭은 0.2㎛ 내지 0.3㎛의 폭을 갖는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  21. 마스크롬의 워드라인 형성 방법에 있어서; 반도체 기판 상에 얇은 제1절연막을 형성하는 제1단계; 상기 제1절연막 상에 사진식각공정의 해상력으로 형성 가능한 최대한 좁은 폭을 갖는 감광막 패턴을 형성하는 제2단계; 상기 감광막 패턴을 플라즈마 건식식각하여 패턴의 폭을 더욱 좁게 형성하는 제3단계; 상기 더욱 좁은 폭을 갖는 감광막 패턴을 식각장벽으로 하여 상기 제1절연막 및 반도체 기판을 소정깊이 차례로 식각하여 트렌치를 형성하고 상기 감광막을 제거하는 제4단계; 전체구조 상부에 게이트산화막을 형성하는 제6단계; 상기 트렌치 내부에 비도핑 폴리실리콘막을 형성하는 제7단계; 및 전체구조 상부에 이온주입을 실시하여 상기 비도핑 폴리실리콘막 측벽의 반도체 기판은 소오스/드레인 영역으로 형성하고 상기 비도핑 폴리실리콘막은 워드라인용 전도막으로 형성하는 제8단계를 포함하여 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  22. 제20항에 있어서; 상기 제7단계는 게이트 산화막 상에 비도핑 폴리실리콘막을 형성하는 제9단계; 전체구조 상부를 화학적기계적 폴리싱하는 제10단계로 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  23. 제20항에 있어서; 상기 감광막 패턴의 폭을 더욱 좁게 형성하는 제3단계는 플라즈마 건식식각이 아닌 현상액에 의한 식각으로 이루어지는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  24. 제20항에 있어서; 상기 더욱 좁은 폭을 갖는 감광막 패턴의 선폭은 0.2㎛ 내지 0.3㎛의 폭을 갖는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
  25. 마스크롬의 워드라인 형성방법에 있어서; 반도체 기판 상에 게이트산화막을 형성하는 제1단계; 상기 게이트산화막 상에 폴리실리콘막을 형성하는 제2단계; 사진식각공정의 해상력으로 형성 가능한 최대한 좁은 폭을 갖는 제1감광막 패턴을 형성하는 제3단계; 제1감광막 패턴으로 덮히지 않은 폴리실리콘막과 그 하부의 반도체 기판 소정 깊이까지 N형 (type) 불순물을 이온주입하는 제4단계; 상기 제1감광막 패턴을 제거하고 상기 제1감광막 패턴이 덮히지 않았던 부위의 폴리실리콘막 상에 제2감광막 패턴을 형성하되 상기 제1감광막 패턴의 오픈 부위보다는 소정폭 적은 폭으로 형성하는 제5단계; 및 상기 제2감광막 패턴으로 덮히지않은 폴리실리콘막 상에 P형 불순물을 이온주입하는 제6단계를 포함하여, P형 불순물 및 N형 불순물이 동시에 주입된 지역의 PN 접합층에 의한 P형 워드라인 전도막을 형성하는 것을 특징으로 하는 마스크롬의 워드라인 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950012619A 1995-05-19 1995-05-19 마스크름의 워드라인 형성 방법 KR0180136B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950012619A KR0180136B1 (ko) 1995-05-19 1995-05-19 마스크름의 워드라인 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950012619A KR0180136B1 (ko) 1995-05-19 1995-05-19 마스크름의 워드라인 형성 방법

Publications (2)

Publication Number Publication Date
KR960043241A true KR960043241A (ko) 1996-12-23
KR0180136B1 KR0180136B1 (ko) 1999-03-20

Family

ID=19414963

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950012619A KR0180136B1 (ko) 1995-05-19 1995-05-19 마스크름의 워드라인 형성 방법

Country Status (1)

Country Link
KR (1) KR0180136B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370137B1 (ko) * 2000-12-29 2003-01-30 주식회사 하이닉스반도체 플랫 롬 셀의 어레이 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370137B1 (ko) * 2000-12-29 2003-01-30 주식회사 하이닉스반도체 플랫 롬 셀의 어레이 및 그 제조방법

Also Published As

Publication number Publication date
KR0180136B1 (ko) 1999-03-20

Similar Documents

Publication Publication Date Title
KR970023995A (ko) 트렌치 소자분리 방법
KR960015739A (ko) 반도체소자의 미세콘택 형성방법
KR960043241A (ko) 마스크롬의 워드라인 형성 방법
KR930005106A (ko) 마스크롬의 제조방법
KR960015848A (ko) 반도체소자의 소자분리절연막 형성방법
KR970004069A (ko) 반도체 소자의 트랜지스터 제조방법 및 그 구조
KR960043245A (ko) 반도체 메모리 소자 및 그 제조방법
KR970023885A (ko) 모스 전계 효과 트랜지스터의 제조방법
KR100186511B1 (ko) 반도체 장치의 웰 형성방법
KR960015813A (ko) 모스펫 형성방법
KR970054340A (ko) 반도체 소자의 트랜지스터 제조 방법
KR970054111A (ko) 반도체소자의 제조방법
KR970054268A (ko) 반도체 에스 오 아이 소자의 제조방법
KR960002740A (ko) 반도체소자의 제조방법
KR960009204A (ko) 이피롬의 제조방법
KR970030827A (ko) 플래시 메모리셀 및 그 제조방법
KR970030497A (ko) 모스 전계효과 트랜지스터의 제조방법
KR20080060575A (ko) 반도체 소자의 트렌치 형성방법
KR960026242A (ko) 반도체 소자의 트랜지스터 형성방법
KR960043101A (ko) 반도체소자의 소자분리절연막 형성방법
KR910005423A (ko) 반도체 장치의 제조방법
KR960005841A (ko) 반도체 소자의 필드 산화막 형성방법
KR960019653A (ko) 반도체 소자의 소자분리막 형성방법
KR980005893A (ko) 반도체 소자의 트랜지스터 제조 방법
KR960039355A (ko) 비휘발성 메모리 셀의 채널스톱영역 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051019

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee