JPH10256545A - 半導体装置 - Google Patents

半導体装置

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JPH10256545A
JPH10256545A JP9061389A JP6138997A JPH10256545A JP H10256545 A JPH10256545 A JP H10256545A JP 9061389 A JP9061389 A JP 9061389A JP 6138997 A JP6138997 A JP 6138997A JP H10256545 A JPH10256545 A JP H10256545A
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Abstract

(57)【要約】 【課題】酸化時にトレンチライン終端部で発生する応力
を低減させることができ、もって転位の発生を抑制して
耐圧特性の向上を図れる半導体装置を提供する。 【解決手段】半導体層にトレンチを形成し、このトレン
チ内に酸化絶縁膜を介してゲート電極を埋め込んでなる
トレンチライン１を備えた半導体装置において、隣接す
るトレンチライン１の終端部２を結合部１０で一体に結
合させている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、縦型電界効果トラ
ンジスタで代表されるトレンチゲート構造を持つ半導体
装置に関する。
【０００２】
【従来の技術】周知のように、半導体製造プロセスは益
々微細化する傾向にある。このような微細化に伴い、最
近では半導体素子中に発生する転位が問題となってい
る。発生した転位は、電気的なリーク源となり、素子の
耐圧、性能を著しく低下させる。
【０００３】特に、素子形成の際に高温酸化処理を行っ
て酸化膜を成長させたとき、この酸化膜の成長に起因し
た酸化起因応力が転位発生を促し、大きな問題となって
いる。このため、プロセスの高温化や丸め酸化などの手
法を用いる対策が検討されている。
【０００４】酸化膜成長時に発生する応力は、全ての半
導体装置に悪影響を与えるが、特に縦型電界効果トラン
ジスタで代表されるトレンチゲート構造を持つ半導体装
置ではその影響が大きい。すなわち、この種の半導体装
置、たとえば大電力用のものは、図６に概念図として示
すように、半導体層にトレンチを形成し、このトレンチ
内に酸化絶縁膜を介してゲート電極を埋め込んでなるト
レンチライン１を複数備えている。そして、通常は、こ
れらトレンチライン１の終端部２をそれぞれゲート引出
部３に位置させている。したがって、各トレンチライン
１は、ゲート引出部３内において途切れるような形態に
設けられていることになる。
【０００５】このような構造であると、図７にトレンチ
ライン１の終端部２における最終端を拡大して示すよう
に、途切れた構造であるが故に、トレンチ内部で発生す
る酸化膜の粘性流動が抑制され、これが原因して終端部
２の近くに転位が発生し易いものとなる。なお、図６お
よび図７中、４はソース拡散層を示し、５はｎ- のエピ
タキシャル層を示している。
【０００６】また、トレンチライン１の素子形成には、
通常｛００１｝面＜１１０＞方位オリフラウェーハが使
用されるが、このようなウェーハではトレンチライン１
はオリフラと水平垂直に形成されるため、基板のすべり
方向＜１１０＞とトレンチライン１の方位とが一致して
しまい、素子形成における熱処理工程において、トレン
チライン１の特に終端部２の付近に転位が発生し易い問
題があった。
【０００７】
【発明が解決しようとする課題】上述の如く、縦型電界
効果トランジスタで代表されるトレンチゲート構造を持
つ半導体装置にあっては、構造的に、特にトレンチライ
ンの終端部近傍に転位が発生し易いという問題があっ
た。
【０００８】そこで本発明は、特に酸化時にトレンチラ
イン終端部で発生する応力を低減させることができ、も
って転位の発生を抑制して耐圧特性の向上を図れる半導
体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の発明は、半導体層にトレンチを形成
し、このトレンチ内に酸化絶縁膜を介してゲート電極を
埋め込んでなるトレンチラインを備えた半導体装置にお
いて、隣接するトレンチラインの終端部を結合させてな
ることを特徴とする。
【００１０】なお、隣接するトレンチラインの終端部を
結合する結合部分は、トレンチラインの終端部同士を緩
やかに変化する曲率をもって結合していることが好まし
い。また、上記目的を達成するために、本発明の第２の
発明は、半導体層にトレンチを形成し、このトレンチ内
に酸化絶縁膜を介してゲート電極を埋め込んでなるトレ
ンチラインを備えた半導体装置において、前記トレンチ
ラインの少なくとも一部の少なくとも終端部は前記半導
体層の結晶方位＜１００＞方向に延びていることを特徴
としている。
【００１１】転位発生の原因である熱処理工程中に発生
する酸化起因応力は、酸化膜の粘性流動によってある程
度緩和される。しかし、従来の半導体装置のように、ト
レンチラインが途中で行き止まりとなるような不連続な
形状であると、粘性流動が抑制されるので、高い酸化起
因応力が発生する。
【００１２】本発明の第１の発明に係る半導体装置で
は、隣接するトレンチラインの終端部を結合する構造を
採用しているので、終端部での不連続な形状をなくすこ
とができる。このように、トレンチ構造に不連続部がな
いので、熱処理工程において酸化膜の粘性流動を有効に
活用することができ、この結果として酸化起因応力の低
減を図ることが可能となる。
【００１３】また、トレンチラインより発生する転位ル
ープは、半導体層の結晶面｛１１１｝上を＜１１０＞方
向へと滑る。したがって、トレンチラインを＜１１０＞
方向に形成すると、転位ループはトレンチラインと垂直
な方向に進むことになる。転位の易動度を抑えるには、
転位ループがトレンチラインと垂直な方向に進まないよ
うにすることが有効である。
【００１４】本発明の第２の発明に係る半導体装置で
は、トレンチライン全体の延びる方向もしくはトレンチ
ラインにおける終端部の延びる方向を、転位の易動度を
最も抑えることが可能な方向、つまり＜１１０＞方向と
４５度の角度をなす＜１００＞方向に設定している。し
たがって、この場合も転位発生を抑制することが可能と
なる。
【００１５】
【発明の実施の形態】以下、図面を参照しながら発明の
実施形態を説明する。図１には本発明の一実施形態に係
る半導体装置、ここには本発明を大電力用の縦型電界効
果トランジスタに適用した例の概念図が示されている。
なお、この図では図６と同一機能部分が同一符号で示さ
れている。
【００１６】この例に係る半導体装置が従来装置と異な
る点は、隣接するトレンチライン１の終端部２を結合部
１０を介して一体に結合せたことにある。この例におい
て、結合部１０は、隣接するトレンチライン１の終端部
同士を緩やかに変化する曲率をもって結合している。ま
た、この例では、各トレンチライン１の延びる方向を＜
１００＞方向に設定している。
【００１７】ここで、この例に係る縦型電界効果トラン
ジスタにおけるトレンチライン終端部の製造工程を図１
中Ａ−Ａ部の断面を代表例として取り出し、図３を参照
しながら説明する。
【００１８】まず、図３(a) に示すように、ｎ+ 半導体
基板２１上にｎ- 型エピタキシャル層２２を形成し、こ
のエピタキシャル層２２内にｐ型ベース拡散層２３を拡
散形成（厚さ３μｍ）させる。なお、トレンチライン１
の終端部２が位置するゲート引出部３では、ソース電極
が設けられないので、ｎ+ ソース拡散層は形成しない。
【００１９】次に、ｐ型ベース拡散層２３を貫通し、エ
ピタキシャル層２２に達するように、幅１．２μｍ、深
さ６μｍのトレンチ２４を異方性エッチングによって形
成する。
【００２０】続いて、図３(b) に示すように、トレンチ
２４の内面を覆うとともにｐ型ベース拡散層２３の上面
を覆うように膜厚５００オングストロームのゲート酸化
膜２５を形成した後に、その上に減圧ＣＶＤで第１ポリ
シリコン層２６を堆積させ、この第１ポリシリコン層２
６の上に膜厚５００オングストロームの酸化膜２７を形
成する。
【００２１】次に、図３(c) に示すように、酸化膜２７
上に減圧ＣＶＤ法によって第２ポリシリコン層２８を堆
積させ、続いてＣＤＥ等によって酸化膜２７が露出する
位置までエッチバックしてトレンチを埋め込む第２のポ
リシリコン層２８を形成する。その後に、ＢＨＦエッチ
ング等で酸化膜２７をエッチングし、さらにＲＩＥによ
って第１ポリシリコン層２６をエッチングしてゲート電
極を形成する。
【００２２】次に、図３(d) に示すように、第１ポリシ
リコン層２６、第２ポリシリコン層２８を酸化させ、酸
化膜２７とゲート酸化膜２５とを結合させてトレンチ２
４への埋め込みゲート電極を完成させる。
【００２３】これらの工程において、ゲート酸化膜２５
の形成時、酸化膜２７の形成時、最終の第１ポリシリコ
ン層２６および第２ポリシリコン層２８の酸化時に、シ
リコン基板のコーナ部２９，３０に高い酸化起因応力が
発生する。
【００２４】しかし、この例のように、隣接するトレン
チライン１の終端部２同士を結合部１０によって一体に
結合する構成（結合部１０の断面は図３(d) とほぼ同
じ）であると、各トレンチライン１に不連続部分が存在
しないことになり、図２に拡大して示すように、トレン
チライン１の終端部２においても酸化膜の粘性流動は妨
げられない。したがって、酸化起因応力を緩和させるこ
とができ、転位の発生を抑制することができる。
【００２５】図４には本発明の別の実施形態に係る半導
体装置、ここにも本発明を大電力用の縦型電界効果トラ
ンジスタに適用した例の概念図が示されている。なお、
この図では図１と同一機能部分が同一符号で示されてい
る。
【００２６】この例に係る半導体装置では、各トレンチ
ラインの終端部２を二股状に分岐し、これらを両側に隣
接したトレンチライン１の終端部に結合部１０を介して
一体に連結している。この例においても、各トレンチラ
イン１の延びる方向を＜１００＞方向に設定している。
【００２７】このように構成しても、先の例において説
明した理由によって、酸化起因応力を緩和させることが
でき、転位の発生を抑制することができる。図５には本
発明のさらに別の実施形態に係る半導体装置、ここにも
本発明を大電力用の縦型電界効果トランジスタに適用し
た例の概念図が示されている。なお、この図では図１と
同一機能部分が同一符号で示されている。
【００２８】この例は、トレンチライン１の全体あるい
は終端部２を転位の発生しにくい方向に向けて設けてい
る。すなわち、先に説明したように、トレンチラインよ
り発生する転位ループは、半導体層の結晶面｛１１１｝
上を＜１１０＞方向へと滑るので、トレンチラインを＜
１１０＞方向に形成すると、転位ループがトレンチライ
ンと垂直な方向に進む。転位の易動度を抑えるには、転
位ループがトレンチラインと垂直な方向に進まないよう
にすること望まれる。
【００２９】そこで、この例では、トレンチライン１に
おける終端部２の方向を、転位の易動度を最も抑えるこ
とが可能な方向、つまり＜１１０＞方向と４５度の角度
をなす＜１００＞方向に設定している。したがって、こ
の場合も転位発生を抑制することが可能となる。
【００３０】
【発明の効果】以上のように、本発明によれば、トレン
チ内部にゲート電極を埋め込んだトレンチラインを備え
たものにおいて、転位発生を効果的に抑制でき、耐圧、
性能改善に寄与できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の要部概
念図
【図２】同装置の要部を局部的に拡大して示す概念図
【図３】同装置の製造工程を説明するための図
【図４】本発明の別の実施形態に係る半導体装置の要部
概念図
【図５】本発明のさらに別の実施形態に係る半導体装置
の要部概念図
【図６】従来の半導体装置の要部概念図
【図７】同装置の要部を局部的に拡大して示す概念図
【符号の説明】
１…トレンチライン ２…終端部 ３…ゲート引出部 ４…ソース拡散層 ５…エピタキシャル層 １０…結合部 ２９，３０…コーナ部

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体層にトレンチを形成し、このトレン
    チ内に酸化絶縁膜を介してゲート電極を埋め込んでなる
    トレンチラインを備えた半導体装置において、隣接する
    トレンチラインの終端部を結合させてなることを特徴と
    する半導体装置。
  2. 【請求項２】隣接するトレンチラインの終端部を結合す
    る結合部分は、上記トレンチラインの終端部同士を緩や
    かに変化する曲率をもって結合していることを特徴とす
    る請求項１に記載の半導体装置。
  3. 【請求項３】半導体層にトレンチを形成し、このトレン
    チ内に酸化絶縁膜を介してゲート電極を埋め込んでなる
    トレンチラインを備えた半導体装置において、前記トレ
    ンチラインの少なくとも一部の少なくとも終端部は前記
    半導体層の結晶方位＜１００＞方向に延びていることを
    特徴とする半導体装置。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332727A (ja) * 2000-05-24 2001-11-30 Fuji Electric Co Ltd トレンチゲート型半導体装置
JP2002190595A (ja) * 2000-12-21 2002-07-05 Denso Corp 半導体装置及びその製造方法
US7026215B2 (en) 2002-08-22 2006-04-11 Denso Corporation Method of producing a semiconductor device
JP2008529307A (ja) * 2005-01-27 2008-07-31 インターナショナル レクティファイアー コーポレイション エンドレスゲートトレンチを備える電力半導体素子
EP1959498A3 (en) * 2007-02-16 2009-09-16 Power Integrations, Inc. High-voltage vertical FET
US7709888B2 (en) 2004-09-29 2010-05-04 Panasonic Corporation Semiconductor device
JP4491875B2 (ja) * 1999-12-13 2010-06-30 富士電機システムズ株式会社 トレンチ型ｍｏｓ半導体装置
JP2010157675A (ja) * 2008-12-01 2010-07-15 Fuji Electric Systems Co Ltd 炭化珪素半導体素子の製造方法および炭化珪素半導体素子
JP2010238796A (ja) * 2009-03-30 2010-10-21 Sanyo Electric Co Ltd 半導体装置
JP2010258005A (ja) * 2009-04-21 2010-11-11 Fuji Electric Systems Co Ltd 半導体装置
JP2011040781A (ja) * 2010-10-18 2011-02-24 Fuji Electric Systems Co Ltd トレンチゲート型半導体装置
US7943990B2 (en) 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
CN102306651A (zh) * 2007-02-16 2012-01-04 电力集成公司 棋盘式高电压垂直晶体管布局
US8552493B2 (en) 2007-02-16 2013-10-08 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US9741838B2 (en) 2016-01-27 2017-08-22 Kabushiki Kaisha Toshiba Semiconductor device
JP2017147300A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4491875B2 (ja) * 1999-12-13 2010-06-30 富士電機システムズ株式会社 トレンチ型ｍｏｓ半導体装置
JP2001332727A (ja) * 2000-05-24 2001-11-30 Fuji Electric Co Ltd トレンチゲート型半導体装置
JP2002190595A (ja) * 2000-12-21 2002-07-05 Denso Corp 半導体装置及びその製造方法
US7026215B2 (en) 2002-08-22 2006-04-11 Denso Corporation Method of producing a semiconductor device
US7126187B2 (en) 2002-08-22 2006-10-24 Denso Corporation Semiconductor device and a method of producing the same
US7348244B2 (en) 2002-08-22 2008-03-25 Denso Corporation Method of producing a semiconductor device
US7709888B2 (en) 2004-09-29 2010-05-04 Panasonic Corporation Semiconductor device
JP2008529307A (ja) * 2005-01-27 2008-07-31 インターナショナル レクティファイアー コーポレイション エンドレスゲートトレンチを備える電力半導体素子
US7943990B2 (en) 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
EP2437304A3 (en) * 2007-02-16 2012-10-17 Power Integrations, Inc. High-voltage vertical FET
US9601613B2 (en) 2007-02-16 2017-03-21 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
CN102306651B (zh) * 2007-02-16 2014-08-06 电力集成公司 棋盘式高电压垂直晶体管布局
US8552493B2 (en) 2007-02-16 2013-10-08 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
EP1959498A3 (en) * 2007-02-16 2009-09-16 Power Integrations, Inc. High-voltage vertical FET
CN102306651A (zh) * 2007-02-16 2012-01-04 电力集成公司 棋盘式高电压垂直晶体管布局
JP2010157675A (ja) * 2008-12-01 2010-07-15 Fuji Electric Systems Co Ltd 炭化珪素半導体素子の製造方法および炭化珪素半導体素子
JP2010238796A (ja) * 2009-03-30 2010-10-21 Sanyo Electric Co Ltd 半導体装置
JP2010258005A (ja) * 2009-04-21 2010-11-11 Fuji Electric Systems Co Ltd 半導体装置
JP2011040781A (ja) * 2010-10-18 2011-02-24 Fuji Electric Systems Co Ltd トレンチゲート型半導体装置
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
US9741838B2 (en) 2016-01-27 2017-08-22 Kabushiki Kaisha Toshiba Semiconductor device
JP2017147300A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置

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