JPH10214968A - 半導体装置 - Google Patents
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- JPH10214968A JPH10214968A JP9017969A JP1796997A JPH10214968A JP H10214968 A JPH10214968 A JP H10214968A JP 9017969 A JP9017969 A JP 9017969A JP 1796997 A JP1796997 A JP 1796997A JP H10214968 A JPH10214968 A JP H10214968A
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Abstract
(57)【要約】
【課題】 トレンチゲート構造のＦＥＴにて、ゲート耐
圧を低下させることなくゲート絶縁膜を薄くする、或は
ゲート絶縁膜を厚くせずにゲート耐圧を向上させること
が可能な技術を提供する。 【解決手段】 トレンチゲート構造のＦＥＴを有する半
導体装置において、前記トレンチゲートの終端部に電界
緩和部を設ける。 【効果】 上述した手段によれば、ゲートの終端部に設
けた電界緩和部にて、局部的な高電界が発生するのを防
止することができるので、ゲート耐圧を低下させること
なくゲート絶縁膜を薄くする、或はゲート絶縁膜を厚く
せずにゲート耐圧を向上させることが可能となる。
圧を低下させることなくゲート絶縁膜を薄くする、或は
ゲート絶縁膜を厚くせずにゲート耐圧を向上させること
が可能な技術を提供する。 【解決手段】 トレンチゲート構造のＦＥＴを有する半
導体装置において、前記トレンチゲートの終端部に電界
緩和部を設ける。 【効果】 上述した手段によれば、ゲートの終端部に設
けた電界緩和部にて、局部的な高電界が発生するのを防
止することができるので、ゲート耐圧を低下させること
なくゲート絶縁膜を薄くする、或はゲート絶縁膜を厚く
せずにゲート耐圧を向上させることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、トレンチゲート構造の半導体装置に適用して
有効な技術に関するものである。
し、特に、トレンチゲート構造の半導体装置に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】電力増幅回路、電源回路、コンバータ或
は電源保護回路等にはパワートランジスタが用いられて
いるが、これらのパワートランジスタには大電力を扱う
ために高耐圧化及び大電流化が要求される。
は電源保護回路等にはパワートランジスタが用いられて
いるが、これらのパワートランジスタには大電力を扱う
ために高耐圧化及び大電流化が要求される。
【０００３】ＭＩＳＦＥＴの場合には、大電流化を達成
する方法として、チャネル幅を増大させることによって
容易に達成できる。そして、このようなチャネル幅の増
大を行なうことによってチップ面積が増大するのを回避
するために、例えばメッシュゲート構造が用いられてい
る。
する方法として、チャネル幅を増大させることによって
容易に達成できる。そして、このようなチャネル幅の増
大を行なうことによってチップ面積が増大するのを回避
するために、例えばメッシュゲート構造が用いられてい
る。
【０００４】メッシュゲート構造では、ゲートが平面的
に格子状に配置されており、このため単位チップ面積当
りのチャネル幅を大きくすることができる。メッシュゲ
ート構造のＦＥＴについてはオーム社刊「半導体ハンド
ブック」第４２９頁乃至第４３０頁に記載されている。
に格子状に配置されており、このため単位チップ面積当
りのチャネル幅を大きくすることができる。メッシュゲ
ート構造のＦＥＴについてはオーム社刊「半導体ハンド
ブック」第４２９頁乃至第４３０頁に記載されている。
【０００５】従来、このようなパワーＦＥＴには、工程
が簡単でありゲート絶縁膜となる酸化膜の形成が容易な
ことからプレーナ構造のものが用いられてきた。
が簡単でありゲート絶縁膜となる酸化膜の形成が容易な
ことからプレーナ構造のものが用いられてきた。
【０００６】しかしながら、ＦＥＴではゲート長によっ
てチャネル長が決まるために、プレーナ構造のＦＥＴで
は、ゲートを細くした場合にはチャネル長が短くなり短
チャネル効果が生じる、或はゲートが同時に配線の機能
をもっているために、ゲートを細くした場合には許容電
流が減少してしまう等の問題があり、微細化には限界が
ある。
てチャネル長が決まるために、プレーナ構造のＦＥＴで
は、ゲートを細くした場合にはチャネル長が短くなり短
チャネル効果が生じる、或はゲートが同時に配線の機能
をもっているために、ゲートを細くした場合には許容電
流が減少してしまう等の問題があり、微細化には限界が
ある。
【０００７】このため、更にセルの集積度を向上させる
ことが可能であり、加えてオン抵抗を低減させることが
できる等の理由からトレンチゲート構造のＦＥＴが注目
されている。
ことが可能であり、加えてオン抵抗を低減させることが
できる等の理由からトレンチゲート構造のＦＥＴが注目
されている。
【０００８】トレンチゲート構造とは、半導体基板主面
に延設した溝部に絶縁膜を介してゲートとなる導体層を
設け、前記主面の深層部をドレイン領域とし、前記主面
の表層部をソース領域とし、前記ドレイン領域及びソー
ス領域間の半導体層をチャネル領域とするものであり、
このようなトレンチゲート構造のパワーＭＯＳＦＥＴと
しては三菱電機社のＦＳ７０ＴＭ‐０６、シリコニクス
社のＳＵＰ７５Ｎ０６‐０８等がある。
に延設した溝部に絶縁膜を介してゲートとなる導体層を
設け、前記主面の深層部をドレイン領域とし、前記主面
の表層部をソース領域とし、前記ドレイン領域及びソー
ス領域間の半導体層をチャネル領域とするものであり、
このようなトレンチゲート構造のパワーＭＯＳＦＥＴと
しては三菱電機社のＦＳ７０ＴＭ‐０６、シリコニクス
社のＳＵＰ７５Ｎ０６‐０８等がある。
【０００９】
【発明が解決しようとする課題】しかしながら、本発明
者は、トレンチゲート構造のパワーＦＥＴについて、低
電圧駆動のためにゲート絶縁膜の膜厚を薄くした場合
に、プレーナ構造のＦＥＴと比較して、ゲート耐圧の低
下が予想以上に大きいことを見出した。本発明者は、こ
の点について検討を加え、次の結論を得た。
者は、トレンチゲート構造のパワーＦＥＴについて、低
電圧駆動のためにゲート絶縁膜の膜厚を薄くした場合
に、プレーナ構造のＦＥＴと比較して、ゲート耐圧の低
下が予想以上に大きいことを見出した。本発明者は、こ
の点について検討を加え、次の結論を得た。
【００１０】プレーナ構造のＭＩＳＦＥＴでは半導体基
板主面上にゲート絶縁膜を介してゲート電極が形成され
ているために、平面に形成されるので均一性に優れたゲ
ート絶縁膜上にゲートが形成されるのに対して、トレン
チゲート構造のＦＥＴでは、ゲートが半導体基板内に設
けられているために、ゲート絶縁膜の均一性が充分に保
証されず、加えて、ゲートが立体的に形成されることか
ら、ゲートの端部が形状誤差によって鋭角的に形成され
た場合には、この部分に局部的に電界集中が起こり、こ
の電界集中によって生じた高電界によってゲート絶縁膜
が破壊され、ゲート耐圧の低下となる。
板主面上にゲート絶縁膜を介してゲート電極が形成され
ているために、平面に形成されるので均一性に優れたゲ
ート絶縁膜上にゲートが形成されるのに対して、トレン
チゲート構造のＦＥＴでは、ゲートが半導体基板内に設
けられているために、ゲート絶縁膜の均一性が充分に保
証されず、加えて、ゲートが立体的に形成されることか
ら、ゲートの端部が形状誤差によって鋭角的に形成され
た場合には、この部分に局部的に電界集中が起こり、こ
の電界集中によって生じた高電界によってゲート絶縁膜
が破壊され、ゲート耐圧の低下となる。
【００１１】このようなゲート耐圧の低下を防止するた
め、ゲート絶縁膜を厚くしたのでは相互コンダクタンス
ｇｍが低下し、低電圧作動が困難となる。
め、ゲート絶縁膜を厚くしたのでは相互コンダクタンス
ｇｍが低下し、低電圧作動が困難となる。
【００１２】本発明の課題は、このような問題を解決
し、ゲート耐圧を低下させることなくゲート絶縁膜を薄
くする、或はゲート絶縁膜を厚くせずにゲート耐圧を向
上させることが可能な技術を提供することにある。
し、ゲート耐圧を低下させることなくゲート絶縁膜を薄
くする、或はゲート絶縁膜を厚くせずにゲート耐圧を向
上させることが可能な技術を提供することにある。
【００１３】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１５】半導体基板主面に延設した溝部にゲートと
なる導体層を設けるトレンチゲート構造のＦＥＴを有す
る半導体装置において、前記トレンチゲートの終端部に
電界緩和部を設ける。
なる導体層を設けるトレンチゲート構造のＦＥＴを有す
る半導体装置において、前記トレンチゲートの終端部に
電界緩和部を設ける。
【００１６】電界緩和部の具体的な構成としては、半導
体チップ外周部に沿って電界緩和部を延在させ、この電
界緩和部にトレンチゲートの終端部を接続する。
体チップ外周部に沿って電界緩和部を延在させ、この電
界緩和部にトレンチゲートの終端部を接続する。
【００１７】或は、半導体チップ外周部の各トレンチゲ
ート終端部に、各内角が鈍角となる多角形或は円形の平
面形状をした電界緩和部を設け、この電界緩和部にトレ
ンチゲートの終端部を接続する。
ート終端部に、各内角が鈍角となる多角形或は円形の平
面形状をした電界緩和部を設け、この電界緩和部にトレ
ンチゲートの終端部を接続する。
【００１８】或は、半導体チップ外周部にトレンチゲー
トから連続し、その断面積を減少させ電界緩和部を設
け、この電界緩和部にトレンチゲートの終端部を接続す
る。
トから連続し、その断面積を減少させ電界緩和部を設
け、この電界緩和部にトレンチゲートの終端部を接続す
る。
【００１９】更に、半導体チップ外周部に沿って延在
し、トレンチゲートの終端部を接続した電界緩和部の周
囲に、ドレインとは反対導電型で且つドレインよりも低
濃度の不純物を注入した低濃度領域を設ける。
し、トレンチゲートの終端部を接続した電界緩和部の周
囲に、ドレインとは反対導電型で且つドレインよりも低
濃度の不純物を注入した低濃度領域を設ける。
【００２０】前記トレンチゲートが、内方に前記ソース
の形成される領域を、各内角が鈍角となる多角形或は円
形の平面形状に残す形で、矩形形状に略全面に形成され
る。
の形成される領域を、各内角が鈍角となる多角形或は円
形の平面形状に残す形で、矩形形状に略全面に形成され
る。
【００２１】
【作用】上述した手段によれば、ゲートの終端部に設け
た電界緩和部にて、局部的な高電界の発生を防止するこ
とができるので、ゲート耐圧を低下させることなくゲー
ト絶縁膜を薄くする、或はゲート絶縁膜を厚くせずにゲ
ート耐圧を向上させることが可能となる。
た電界緩和部にて、局部的な高電界の発生を防止するこ
とができるので、ゲート耐圧を低下させることなくゲー
ト絶縁膜を薄くする、或はゲート絶縁膜を厚くせずにゲ
ート耐圧を向上させることが可能となる。
【００２２】以下、本発明の実施の形態を説明する。
【００２３】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００２４】
（実施の形態１）図１に示すのは、本発明の一実施の形
態である半導体装置のトレンチゲート構造のパワーＭＩ
ＳＦＥＴの要部を表す平面図であり、図２に示すのは、
図１中ａ‐ａ線に沿った縦断面図であり、図３に示すの
は同じくｂ‐ｂ線に沿った縦断面図である。なお、図１
にては説明のために、ソース取り出し配線及びＰＳＧ膜
を図示せず、ゲート取り出し配線を透過して示し、これ
に斜線を付す。
態である半導体装置のトレンチゲート構造のパワーＭＩ
ＳＦＥＴの要部を表す平面図であり、図２に示すのは、
図１中ａ‐ａ線に沿った縦断面図であり、図３に示すの
は同じくｂ‐ｂ線に沿った縦断面図である。なお、図１
にては説明のために、ソース取り出し配線及びＰＳＧ膜
を図示せず、ゲート取り出し配線を透過して示し、これ
に斜線を付す。
【００２５】本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
【００２６】トレンチゲート４は、平面的に格子状に配
置されるメッシュゲート構造となっているが、図１中横
方向に延在する各トレンチゲート４間に位置する縦方向
のトレンチゲート４は交互に位置を変えて配置されてい
る。各トレンチゲート４は半導体チップの外周部近傍に
て終端しており、この終端部分にて半導体基板主面上の
ゲート取り出し配線７と接続している。
置されるメッシュゲート構造となっているが、図１中横
方向に延在する各トレンチゲート４間に位置する縦方向
のトレンチゲート４は交互に位置を変えて配置されてい
る。各トレンチゲート４は半導体チップの外周部近傍に
て終端しており、この終端部分にて半導体基板主面上の
ゲート取り出し配線７と接続している。
【００２７】本実施の形態では、半導体チップ外周部に
沿って延在する電界緩和部８を半導体基板内に設け、こ
の電界緩和部８にトレンチゲート４の終端部を接続す
る。電界緩和部８はＭＩＳＦＥＴの形成される領域を囲
むようにして矩形環状に設けられ、電界の集中を防止す
るために、その角部に曲率をもたせて形成する。
沿って延在する電界緩和部８を半導体基板内に設け、こ
の電界緩和部８にトレンチゲート４の終端部を接続す
る。電界緩和部８はＭＩＳＦＥＴの形成される領域を囲
むようにして矩形環状に設けられ、電界の集中を防止す
るために、その角部に曲率をもたせて形成する。
【００２８】次に、本実施の形態の半導体装置の製造方
法を図４乃至図７を用いて説明する。
法を図４乃至図７を用いて説明する。
【００２９】先ず、厚さ５００μｍ程度のＮ＋型半導体
基板１の主面にエピタキシャル成長によって、Ｎ型層２
を４μｍ程度形成し、続いてイオン打込みによりＰ−型
層３を２μｍ程度形成し、トレンチゲート４の形成され
る部分及び電界緩和部８の形成される部分の半導体基板
主面にホトリソグラフィによってＮ型層２に達する溝部
を形成する。この状態を図４に示す。
基板１の主面にエピタキシャル成長によって、Ｎ型層２
を４μｍ程度形成し、続いてイオン打込みによりＰ−型
層３を２μｍ程度形成し、トレンチゲート４の形成され
る部分及び電界緩和部８の形成される部分の半導体基板
主面にホトリソグラフィによってＮ型層２に達する溝部
を形成する。この状態を図４に示す。
【００３０】次に、溝部の表面を含む全面にゲート絶縁
膜となる酸化珪素膜を形成し、半導体基板全面にトレン
チゲート或は電界緩和部となる多結晶シリコン１１を堆
積させる。この状態を図５に示す。
膜となる酸化珪素膜を形成し、半導体基板全面にトレン
チゲート或は電界緩和部となる多結晶シリコン１１を堆
積させる。この状態を図５に示す。
【００３１】次に、エッチバックによって多結晶シリコ
ン１１を平坦化し、前記溝部を多結晶シリコン１１によ
って埋め込んで、トレンチゲート４及び電界緩和部８を
形成し、この半導体チップ外周部に沿って延在する電界
緩和部８と接続する半導体基板主面上にＮ型多結晶シリ
コンからなるゲート取り出し配線７を形成する。この状
態を図６に示す。
ン１１を平坦化し、前記溝部を多結晶シリコン１１によ
って埋め込んで、トレンチゲート４及び電界緩和部８を
形成し、この半導体チップ外周部に沿って延在する電界
緩和部８と接続する半導体基板主面上にＮ型多結晶シリ
コンからなるゲート取り出し配線７を形成する。この状
態を図６に示す。
【００３２】この後は従来の方法と同様に、図７に示す
ように、ソースとなるＮ＋層６をイオン打込みにより１
μｍ程度形成し、全面に保護絶縁のためのＰＳＧ膜９を
堆積させて、所定位置のＰＳＧ膜９及び酸化珪素膜５を
エッチング除去しソース取り出し配線１０の開口を形成
し、アルミニュウム等の導体からなる配線１０をソース
となるＮ＋層６に接続し、図２に示す状態となる。な
お、ソース取り出し配線１０はベース電位を一定とする
ためにソースとなるＮ＋層６とチャネルとなるＰ−層３
の双方に接続されている。
ように、ソースとなるＮ＋層６をイオン打込みにより１
μｍ程度形成し、全面に保護絶縁のためのＰＳＧ膜９を
堆積させて、所定位置のＰＳＧ膜９及び酸化珪素膜５を
エッチング除去しソース取り出し配線１０の開口を形成
し、アルミニュウム等の導体からなる配線１０をソース
となるＮ＋層６に接続し、図２に示す状態となる。な
お、ソース取り出し配線１０はベース電位を一定とする
ためにソースとなるＮ＋層６とチャネルとなるＰ−層３
の双方に接続されている。
【００３３】なお、本実施の形態では電界緩和部８とし
て矩形環状に設けたが、電界緩和部８としては半導体チ
ップ外周部の各辺に沿って延在するものを各辺に設けて
もよく、この場合には各電界緩和部８の終端の電界を緩
和する構成としておくことが望ましい。
て矩形環状に設けたが、電界緩和部８としては半導体チ
ップ外周部の各辺に沿って延在するものを各辺に設けて
もよく、この場合には各電界緩和部８の終端の電界を緩
和する構成としておくことが望ましい。
【００３４】ここで、図８に示すのは、従来のトレンチ
ゲート構造のパワーＭＩＳＦＥＴの要部を表す平面図で
あり、図９に示すのは、図８中ａ‐ａ線に沿った縦断面
図である。
ゲート構造のパワーＭＩＳＦＥＴの要部を表す平面図で
あり、図９に示すのは、図８中ａ‐ａ線に沿った縦断面
図である。
【００３５】このような従来のＦＥＴでは、トレンチゲ
ート４が半導体チップ外周部にて終端しており、トレン
チゲート４の端部が形状誤差によって部分的に鋭角的に
形成された場合には、この部分に局部的に電界集中が起
こり、この電界集中によって生じた高電界によってゲー
ト絶縁膜となる酸化珪素膜５が破壊され、ゲート耐圧の
低下となる。メッシュゲート構造の場合にはこうした終
端部が多数存在することになるため、このような危険性
が高くなる。
ート４が半導体チップ外周部にて終端しており、トレン
チゲート４の端部が形状誤差によって部分的に鋭角的に
形成された場合には、この部分に局部的に電界集中が起
こり、この電界集中によって生じた高電界によってゲー
ト絶縁膜となる酸化珪素膜５が破壊され、ゲート耐圧の
低下となる。メッシュゲート構造の場合にはこうした終
端部が多数存在することになるため、このような危険性
が高くなる。
【００３６】これに対して、本実施の形態のＦＥＴで
は、トレンチゲート４の終端部に設けた電界緩和部８に
よって、トレンチゲート４が面状に終端することとな
り、局部的な高電界が発生するのを防止することができ
る。
は、トレンチゲート４の終端部に設けた電界緩和部８に
よって、トレンチゲート４が面状に終端することとな
り、局部的な高電界が発生するのを防止することができ
る。
【００３７】なお、図１０に示すのは、従来構造のＦＥ
Ｔ（ａ）と本実施の形態のＦＥＴ（ｂ）とについて、ゲ
ート耐圧を試験した結果をグラフに表したものである。
この図から、本実施の形態のＦＥＴは従来構造のＦＥＴ
と比較して、ゲート耐圧が高く、製品誤差が小さいこと
が明らかである。
Ｔ（ａ）と本実施の形態のＦＥＴ（ｂ）とについて、ゲ
ート耐圧を試験した結果をグラフに表したものである。
この図から、本実施の形態のＦＥＴは従来構造のＦＥＴ
と比較して、ゲート耐圧が高く、製品誤差が小さいこと
が明らかである。
【００３８】（実施の形態２）図１１に示すのは、本発
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、
図１２に示すのは、図１中ｃ‐ｃ線に沿った縦断面図で
ある。なお、図１１にては説明のために、ソース取り出
し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線を
透過して示し、これに斜線を付す。
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、
図１２に示すのは、図１中ｃ‐ｃ線に沿った縦断面図で
ある。なお、図１１にては説明のために、ソース取り出
し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線を
透過して示し、これに斜線を付す。
【００３９】本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
【００４０】トレンチゲート４は、平面的に格子状に配
置されるメッシュゲート構造となっているが、図１１中
横方向に延在する各トレンチゲート４間に位置する縦方
向のトレンチゲート４は交互に位置を変えて配置されて
いる。各トレンチゲート４は半導体チップの外周部近傍
にて終端しており、この終端部分にて半導体基板主面上
のゲート取り出し配線７と接続している。
置されるメッシュゲート構造となっているが、図１１中
横方向に延在する各トレンチゲート４間に位置する縦方
向のトレンチゲート４は交互に位置を変えて配置されて
いる。各トレンチゲート４は半導体チップの外周部近傍
にて終端しており、この終端部分にて半導体基板主面上
のゲート取り出し配線７と接続している。
【００４１】本実施の形態では、半導体チップ外周部に
トレンチゲート４から連続し、その断面積を段階的に減
少させた電界緩和部８を設け、この電界緩和部８にトレ
ンチゲート４の終端部を接続する。このような構成は、
トレンチゲート４形成のための前記溝部を形成する際
に、マスクパターンを変えることによつて容易に形成す
ることができる。
トレンチゲート４から連続し、その断面積を段階的に減
少させた電界緩和部８を設け、この電界緩和部８にトレ
ンチゲート４の終端部を接続する。このような構成は、
トレンチゲート４形成のための前記溝部を形成する際
に、マスクパターンを変えることによつて容易に形成す
ることができる。
【００４２】本実施の形態のＦＥＴでは、トレンチゲー
ト４の終端部に設けた電界緩和部８の断面積が減少する
ことによって、ゲート絶縁膜となる酸化珪素膜５が実効
的に厚くなることとなり、ゲート耐圧の低下を防止する
ことができる。また本実施の形態では、前述した実施の
形態と比較して、電界緩和部８に要する面積が小さいた
めに、電界緩和部８形成に伴う容量の増加を抑制するこ
とができる。
ト４の終端部に設けた電界緩和部８の断面積が減少する
ことによって、ゲート絶縁膜となる酸化珪素膜５が実効
的に厚くなることとなり、ゲート耐圧の低下を防止する
ことができる。また本実施の形態では、前述した実施の
形態と比較して、電界緩和部８に要する面積が小さいた
めに、電界緩和部８形成に伴う容量の増加を抑制するこ
とができる。
【００４３】なお、本実施の形態の電界緩和部８として
は、その幅を漸減させる構成としてもよい。
は、その幅を漸減させる構成としてもよい。
【００４４】（実施の形態３）図１３に示すのは、本発
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図である。
なお、図１３にては説明のために、ソース取り出し配線
及びＰＳＧ膜を図示せず、ゲート取り出し配線を透過し
て示し、これに斜線を付す。
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図である。
なお、図１３にては説明のために、ソース取り出し配線
及びＰＳＧ膜を図示せず、ゲート取り出し配線を透過し
て示し、これに斜線を付す。
【００４５】本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
【００４６】トレンチゲート４は、平面的に格子状に配
置されるメッシュゲート構造となっているが、図１１中
横方向に延在する各トレンチゲート４間に位置する縦方
向のトレンチゲート４は交互に位置を変えて配置されて
いる。各トレンチゲート４は半導体チップの外周部近傍
にて終端しており、この終端部分にて半導体基板主面上
のゲート取り出し配線７と接続している。
置されるメッシュゲート構造となっているが、図１１中
横方向に延在する各トレンチゲート４間に位置する縦方
向のトレンチゲート４は交互に位置を変えて配置されて
いる。各トレンチゲート４は半導体チップの外周部近傍
にて終端しており、この終端部分にて半導体基板主面上
のゲート取り出し配線７と接続している。
【００４７】本実施の形態では、半導体チップ外周部の
各トレンチゲート４終端部に、平面形状が八角形でその
径がトレンチゲート４の幅よりも大きな電界緩和部８を
設け、この電界緩和部８にトレンチゲート４の終端部を
接続する。このような構成は、トレンチゲート４形成の
ための前記溝部を形成する際に、マスクパターンを変え
ることによつて容易に形成することができる。
各トレンチゲート４終端部に、平面形状が八角形でその
径がトレンチゲート４の幅よりも大きな電界緩和部８を
設け、この電界緩和部８にトレンチゲート４の終端部を
接続する。このような構成は、トレンチゲート４形成の
ための前記溝部を形成する際に、マスクパターンを変え
ることによつて容易に形成することができる。
【００４８】本実施の形態のＦＥＴでは、トレンチゲー
ト４の終端部に設けた電界緩和部８の平面形状を八角形
とすることにより、各角部が鈍角となり電界集中の発生
が防止され、ゲート耐圧の低下を防止することができ
る。また本実施の形態では、前述した実施の形態と比較
して、電界緩和部８に要する面積が小さいために、電界
緩和部８形成に伴う容量の増加を抑制することができ
る。
ト４の終端部に設けた電界緩和部８の平面形状を八角形
とすることにより、各角部が鈍角となり電界集中の発生
が防止され、ゲート耐圧の低下を防止することができ
る。また本実施の形態では、前述した実施の形態と比較
して、電界緩和部８に要する面積が小さいために、電界
緩和部８形成に伴う容量の増加を抑制することができ
る。
【００４９】なお、本実施の形態の電界緩和部８として
は、各内角が鈍角となる多角形或は円形の平面形状等の
構成としてもよい。
は、各内角が鈍角となる多角形或は円形の平面形状等の
構成としてもよい。
【００５０】（実施の形態４）図１４に示すのは、本発
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、
図１５に示すのは、図１４中ａ‐ａ線に沿った縦断面図
である。なお、図１４にては説明のために、ソース取り
出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線
を透過して示し、これに斜線を付す。
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、
図１５に示すのは、図１４中ａ‐ａ線に沿った縦断面図
である。なお、図１４にては説明のために、ソース取り
出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線
を透過して示し、これに斜線を付す。
【００５１】本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
【００５２】トレンチゲート４は、平面的に格子状に配
置されるメッシュゲート構造となっているが、図１１中
横方向に延在する各トレンチゲート４間に位置する縦方
向のトレンチゲート４は交互に位置を変えて配置されて
いる。各トレンチゲート４は半導体チップの外周部近傍
にて終端しており、この終端部分にて半導体基板主面上
のゲート取り出し配線７と接続している。
置されるメッシュゲート構造となっているが、図１１中
横方向に延在する各トレンチゲート４間に位置する縦方
向のトレンチゲート４は交互に位置を変えて配置されて
いる。各トレンチゲート４は半導体チップの外周部近傍
にて終端しており、この終端部分にて半導体基板主面上
のゲート取り出し配線７と接続している。
【００５３】半導体チップ外周部に沿って延在する電界
緩和部８を半導体基板内に設け、この電界緩和部８にト
レンチゲート４の終端部を接続する。電界緩和部８はＭ
ＩＳＦＥＴの形成される領域を囲むようにして矩形環状
に設けられ、電界の集中を防止するために、その角部に
曲率をもたせて形成する。
緩和部８を半導体基板内に設け、この電界緩和部８にト
レンチゲート４の終端部を接続する。電界緩和部８はＭ
ＩＳＦＥＴの形成される領域を囲むようにして矩形環状
に設けられ、電界の集中を防止するために、その角部に
曲率をもたせて形成する。
【００５４】また、本実施の形態では、半導体チップ外
周部に沿って延在し、トレンチゲート４の終端部を接続
した電界緩和部８の周囲に、ドレインとは反対導電型で
且つドレインよりも低濃度の不純物を注入した低濃度領
域１２を設ける。
周部に沿って延在し、トレンチゲート４の終端部を接続
した電界緩和部８の周囲に、ドレインとは反対導電型で
且つドレインよりも低濃度の不純物を注入した低濃度領
域１２を設ける。
【００５５】この低濃度領域１２の平面形状は、電界緩
和部８と同様に、ＦＥＴの形成される領域を囲む矩形環
状とする。
和部８と同様に、ＦＥＴの形成される領域を囲む矩形環
状とする。
【００５６】本実施の形態では、前述した実施の形態と
比較して、電界緩和部８をＦＥＴの形成される領域を囲
む環状としても、この低濃度領域によって電界緩和部８
形成に伴う容量の増加を抑制することができる。
比較して、電界緩和部８をＦＥＴの形成される領域を囲
む環状としても、この低濃度領域によって電界緩和部８
形成に伴う容量の増加を抑制することができる。
【００５７】（実施の形態５）図１６に示すのは、本発
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、
図１７に示すのは、図１６中ａ‐ａ線に沿った縦断面図
である。なお、図１６にては説明のために、ソース取り
出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線
を透過して示し、これに斜線を付す。
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、
図１７に示すのは、図１６中ａ‐ａ線に沿った縦断面図
である。なお、図１６にては説明のために、ソース取り
出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線
を透過して示し、これに斜線を付す。
【００５８】本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設しＮ型層２に達する溝部にゲート絶
縁膜となる酸化珪素膜５を介して設けられている。半導
体基板主面の表層部のトレンチゲート４周辺に形成され
るＮ＋型層６をソースとしている。
【００５９】本実施の形態では、トレンチゲート４は、
内方にチャネルとなるＰ−型層３およびソースとなるＮ
型層６を平面形状円形に残す形で、矩形形状に略全面に
形成されており、その周縁部分にて半導体基板主面上の
ゲート取り出し配線７と接続する。
内方にチャネルとなるＰ−型層３およびソースとなるＮ
型層６を平面形状円形に残す形で、矩形形状に略全面に
形成されており、その周縁部分にて半導体基板主面上の
ゲート取り出し配線７と接続する。
【００６０】本実施の形態では、半導体チップ外周部に
沿って延在する電界緩和部８を半導体基板内に設け、こ
の電界緩和部８にトレンチゲート４の終端部を接続す
る。電界緩和部８はＭＩＳＦＥＴの形成される領域を囲
むようにして矩形環状に設けられ、電界の集中を防止す
るために、その角部に曲率をもたせて形成する。
沿って延在する電界緩和部８を半導体基板内に設け、こ
の電界緩和部８にトレンチゲート４の終端部を接続す
る。電界緩和部８はＭＩＳＦＥＴの形成される領域を囲
むようにして矩形環状に設けられ、電界の集中を防止す
るために、その角部に曲率をもたせて形成する。
【００６１】本実施の形態のＦＥＴでは、トレンチゲー
ト４が面状に終端し、形状誤差によって部分的に鋭角的
に形成されることがないので、局部的に電界集中の起こ
ることがないので、電界集中による高電界によってゲー
ト絶縁膜となる酸化珪素膜５が破壊されることがない。
ト４が面状に終端し、形状誤差によって部分的に鋭角的
に形成されることがないので、局部的に電界集中の起こ
ることがないので、電界集中による高電界によってゲー
ト絶縁膜となる酸化珪素膜５が破壊されることがない。
【００６２】なお、本実施の形態のトレンチゲート４の
内方に形成される、チャネルとなるＰ−型層３およびソ
ースとなるＮ型層６を、円形の他に六角形或は八角形等
の各内角が鈍角となる多角形等の平面形状としてもよ
い。
内方に形成される、チャネルとなるＰ−型層３およびソ
ースとなるＮ型層６を、円形の他に六角形或は八角形等
の各内角が鈍角となる多角形等の平面形状としてもよ
い。
【００６３】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００６４】例えば本発明は、パワーＭＩＳＦＥＴ以外
にも、ＩＧＢＴ（Integrated GateBipolar Transisto
r）等にも適用が可能である。
にも、ＩＧＢＴ（Integrated GateBipolar Transisto
r）等にも適用が可能である。
【００６５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６６】（１）本発明によれば、ゲートの終端部に
設けた電界緩和部にて、局部的な高電界が発生するのを
防止することができるという効果がある。
設けた電界緩和部にて、局部的な高電界が発生するのを
防止することができるという効果がある。
【００６７】（２）本発明によれば、上記効果（１）に
より、ゲート耐圧を低下させることなくゲート絶縁膜を
薄くすることが可能となるという効果がある。
より、ゲート耐圧を低下させることなくゲート絶縁膜を
薄くすることが可能となるという効果がある。
【００６８】（３）本発明によれば、上記効果（１）に
より、ゲート絶縁膜を厚くせずにゲート耐圧を向上させ
ることが可能となるという効果がある。
より、ゲート絶縁膜を厚くせずにゲート耐圧を向上させ
ることが可能となるという効果がある。
【図１】本発明の一実施の形態である半導体装置の要部
を示す平面図である。
を示す平面図である。
【図２】図１中のａ‐ａ線に沿った部分縦断面図であ
る。
る。
【図３】図１中のｂ‐ｂ線に沿った部分縦断面図であ
る。
る。
【図４】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図８】従来の半導体装置の要部を示す平面図である。
【図９】図８中のａ‐ａ線に沿った部分縦断面図であ
る。
る。
【図１０】本発明の一実施の形態である半導体装置と従
来の半導体装置とのゲート耐圧の試験結果を示す図であ
る。
来の半導体装置とのゲート耐圧の試験結果を示す図であ
る。
【図１１】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１２】図１１中のｃ‐ｃ線に沿った部分縦断面図で
ある。
ある。
【図１３】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１４】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１５】図１４中のａ‐ａ線に沿った部分縦断面図で
ある。
ある。
【図１６】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１７】図１６中のａ‐ａ線に沿った部分縦断面図で
ある。
ある。
１…Ｎ＋層、２…Ｎ層（ドレイン）、３…Ｐ−層（チャ
ネル）、４…トレンチゲート、５…酸化珪素膜、６…Ｎ
＋層（ソース）、７…ゲート取りだし配線、８…電界緩
和部、９…ＰＳＧ膜、１０…ソース取り出し配線、１１
…多結晶シリコン、１２…低濃度領域。
ネル）、４…トレンチゲート、５…酸化珪素膜、６…Ｎ
＋層（ソース）、７…ゲート取りだし配線、８…電界緩
和部、９…ＰＳＧ膜、１０…ソース取り出し配線、１１
…多結晶シリコン、１２…低濃度領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 啓功 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 矢ノ倉 栄二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 飯島 哲郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 工藤 聡 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 今井 保雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小林 正義 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 沼沢 澄人 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 重松 卓 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 金澤 孝光 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 春山 正光 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内
Claims (11)
- 【請求項１】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、 前記トレンチゲートの終端部に電界緩和部を設けたこと
を特徴とする半導体装置。 - 【請求項２】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、 半導体チップ外周部に沿って電界緩和部が延在し、この
電界緩和部にトレンチゲートの終端部を接続したことを
特徴とする半導体装置。 - 【請求項３】 前記電界緩和部の平面形状がＦＥＴの形
成される領域を囲む矩形環状であることを特徴とする請
求項２に記載の半導体装置。 - 【請求項４】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、 半導体チップ外周部にトレンチゲートから連続し、その
断面積を減少させた電界緩和部を設け、この電界緩和部
にトレンチゲートの終端部を接続したことを特徴とする
半導体装置。 - 【請求項５】 前記電界緩和部の幅が段階的に減少する
ことを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、 半導体チップ外周部の各トレンチゲート終端部に、各内
角が鈍角となる多角形或は円形の平面形状をした電界緩
和部を設け、この電界緩和部にトレンチゲートの終端部
を接続したことを特徴とする半導体装置。 - 【請求項７】 前記電界緩和部の平面形状が八角形であ
ることを特徴とする請求項６に記載の半導体装置。 - 【請求項８】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、 半導体チップ外周部に沿って延在し、トレンチゲートの
終端部を接続した電界緩和部の周囲に、ドレインとは反
対導電型で且つドレインよりも低濃度の不純物を注入し
た低濃度領域を設けたことを特徴とする半導体装置。 - 【請求項９】 前記低濃度領域の平面形状がＦＥＴの形
成される領域を囲む矩形環状であることを特徴とする請
求項８に記載の半導体装置。 - 【請求項１０】 半導体基板主面に延設した溝部にゲー
トとなる導体層を設け、このゲートの周囲にソース領域
を設けるトレンチゲート構造のＦＥＴを有する半導体装
置において、 前記トレンチゲートが、内方に前記ソースの形成される
領域を、各内角が鈍角となる多角形或は円形の平面形状
に残す形で、矩形形状に略全面に形成されていることを
特徴とする半導体装置。 - 【請求項１１】 前記ソースの形成される領域の平面形
状が円形であることを特徴とする請求項１０に記載の半
導体装置。
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