JPWO2013076820A1 - 半導体装置 - Google Patents

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Abstract

本明細書が開示する第１の半導体装置は、セル領域と、セル領域の周辺に設けられた非セル領域とを含む半導体基板を備えている。セル領域は、第１導電型の第１半導体領域と、第１半導体領域の表面側の半導体基板の表面に形成された第２導電型の第２半導体領域と、半導体基板の表面側から第２半導体領域を貫通して第１半導体領域と接する深さまで形成されており、長手方向が第１方向に伸びるトレンチ型の絶縁ゲートと、絶縁ゲートと非セル領域との間のセル領域に少なくともその一部が形成され、トレンチ内に絶縁膜に被覆された導電体が充填されている第１トレンチ導電体とを備えている。第１トレンチ導電体は、第１方向に伸びる第１部分と、第１方向に直交し、セル領域側から非セル領域に向かう第２方向に突出する第２部分とを備えており、第２部分の底部の少なくとも一部は、第１半導体領域と第２半導体領域の境界よりも深い位置に達している。

Description

本明細書に記載の技術は、トレンチゲート構造を有する半導体装置に関する。
トレンチゲート型半導体装置において、絶縁ゲートの底部に過度な電界集中が発生すると、半導体装置が破壊される。電界集中を防ぐ目的で、例えば、日本国特許公開公報２００９−８８３６０号（特許文献１）には、セル領域にトレンチ型の絶縁ゲートが形成されており、非セル領域である周辺領域に絶縁体が充填されているトレンチが形成されている縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が開示されている。絶縁体が充填されたトレンチは、周辺領域のｐ型のリサーフ層内に形成されている。このＭＯＳＦＥＴのソース電極とドレイン電極との間に電圧を印加すると、ＭＯＳＦＥＴのｐｎ接合から広がる空乏層が、周辺領域の絶縁体が充填されたトレンチに達するまで広がる。これによって、周辺領域での空乏層の広がりを均一化し、ＭＯＳＦＥＴの耐圧を向上させる。
特開２００９−８８３６０号公報
特許文献１のＭＯＳＦＥＴでは、周辺領域のトレンチには絶縁体が充填されている。このため、ＭＯＳＦＥＴのｐｎ接合から空乏層が広がると、この空乏層に沿って、電界が成り行きで分布する。このため、周辺領域のトレンチの最外周に位置する部分の底部に電界が集中する。その結果、半導体装置の耐圧が劣化する。
本明細書が開示する第１の半導体装置は、セル領域と、セル領域の周辺に設けられた非セル領域とを含む半導体基板を備えている。セル領域は、第１導電型の第１半導体領域と、第１半導体領域の表面側の半導体基板の表面に形成された第２導電型の第２半導体領域と、半導体基板の表面側から第２半導体領域を貫通して第１半導体領域と接する深さまで形成されており、長手方向が第１方向に伸びるトレンチ型の絶縁ゲートと、絶縁ゲートと非セル領域との間のセル領域に少なくともその一部が形成され、トレンチ内に絶縁膜に被覆された導電体が充填されている第１トレンチ導電体とを備えている。第１トレンチ導電体は、第１方向に伸びる第１部分と、第１方向に直交し、セル領域側から非セル領域に向かう第２方向に突出する第２部分とを備えており、第２部分の底部の少なくとも一部は、第１半導体領域と第２半導体領域の境界よりも深い位置に達している。
上記の第１の半導体装置によれば、絶縁ゲートと非セル領域との間のセル領域に、絶縁膜に被覆された導電体が充填された第１トレンチ導電体の少なくとも一部が形成されている。第１トレンチ導電体に電圧が印加されることによって、第１トレンチ導電体の底部に局所的に電界が集中することを抑制することができる。また、第１トレンチ導電体は、第２方向に突出する第２部分を備えているため、絶縁ゲートおよび第１トレンチ導電体の底部の電界分布を第２方向に伸ばすことができる。その結果、半導体装置の耐圧を向上させることができる。
上記の第１の半導体装置においては、第１トレンチ導電体の第１部分と非セル領域との間のセル領域に少なくともその一部が形成され、トレンチ内に絶縁膜に被覆された導電体が充填されている第２トレンチ導電体をさらに備えていてもよい。第２トレンチ導電体は、第１トレンチ導電体の第１部分に対して、第２方向に位置している。第２トレンチ導電体の第１方向の長さは、絶縁ゲートの第１方向の長さよりも短くなっている。第１トレンチ導電体の第１部分と第２トレンチ導電体との距離は、第１トレンチ導電体と、第１トレンチ導電体に最も近い絶縁ゲートとの距離よりも短くなっており、第２トレンチ導電体の少なくとも一部は、第１半導体領域と第２半導体領域の境界よりも深い位置に達している。
本明細書が開示する第２の半導体装置は、セル領域と、セル領域の周辺に設けられた非セル領域とを含む半導体基板を備えている。セル領域は、第１導電型の第１半導体領域と、第１半導体領域の表面側の半導体基板の表面に形成された第２導電型の第２半導体領域と、半導体基板の表面側から第２半導体領域を貫通して第１半導体領域と接する深さまで形成されており、長手方向が第１方向に伸びるトレンチ型の絶縁ゲートと、絶縁ゲートと非セル領域との間のセル領域に形成され、第１方向に伸びているトレンチ内に絶縁膜に被覆された導電体が充填されている第３トレンチ導電体と、絶縁ゲートと非セル領域との間のセル領域に少なくともその一部が形成され、第３トレンチ導電体に対して、第１方向に直交しセル領域側から非セル領域に向かう第２方向に位置するトレンチ内に絶縁膜に被覆された導電体が充填されている第４トレンチ導電体とを備えている。第４トレンチ導電体の第１方向の長さは、絶縁ゲートの第１方向の長さよりも短くなっている。第３トレンチ導電体と第４トレンチ導電体との距離は、第３トレンチ導電体と、第３トレンチ導電体に最も近い絶縁ゲート間の距離よりも短くなっている。第４トレンチ導電体の少なくとも一部は、第１半導体領域と第２半導体領域の境界よりも深い位置に達している。
上記の第２の半導体装置によっても、第３トレンチ導電体および第４トレンチ導電体に電圧が印加されることによって、第４トレンチ導電体の底部に局所的に電界が集中することを抑制することができる。第４トレンチ導電体は、第３トレンチ導電体に対して、第１方向に直交しセル領域側から非セル領域に向かう第２方向に位置しているため、絶縁ゲート、第３トレンチ導電体および第４トレンチ導電体の底部の電界分布を第２方向に伸ばすことができる。その結果、第１の半導体装置と同様に、半導体装置の耐圧を向上させることができる。
実施例１に係る半導体装置の平面図である。 図１の半導体装置の平面図において、セル領域の一部を拡大した図である。 図２のＩＩＩ−ＩＩＩ線断面を含む斜視図である。 実施例１の第１トレンチ導電体周辺の電界分布を概念的に示す図である。 実施例１に係る半導体装置の第１トレンチ導電体の斜視図である。 変形例に係る半導体装置の第１トレンチ導電体の斜視図である。 変形例に係る半導体装置の第１トレンチ導電体の斜視図である。 変形例に係る半導体装置の第１トレンチ導電体の斜視図である。 変形例に係る半導体装置の第１トレンチ導電体の斜視図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の断面図である。 変形例に係る半導体装置の断面図である。 実施例２に係る半導体装置の平面図である。 図１７の半導体装置の平面図において、セル領域の一部を拡大した図である。 図１８のＸＩＸ−ＸＩＸ線断面を含む斜視図である。 実施例２の第４トレンチ導電体周辺の電界分布を概念的に示す図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の平面図であって、セル領域の一部を拡大した図である。 変形例に係る半導体装置の斜視図である。 変形例に係る半導体装置の斜視図である。
本明細書が開示する第１の半導体装置および第２の半導体装置は、セル領域と、セル領域の周辺に設けられた非セル領域とを含む半導体基板を備えている。セル領域は、第１導電型の第１半導体領域と、第１半導体領域の表面側の半導体基板の表面に形成された第２導電型の第２半導体領域と、半導体基板の表面側から第２半導体領域を貫通して第１半導体領域と接する深さまで形成されており、長手方向が第１方向に伸びるトレンチ型の絶縁ゲートとを備えている。絶縁ゲートは、ゲート絶縁膜に被覆された状態でトレンチ内に充填されているゲート電極を備えている。第１の半導体装置および第２の半導体装置は、さらに、セル領域の表面に形成された表面電極およびセル領域の裏面に形成された裏面電極を備えていてもよい。
第１の半導体装置では、絶縁ゲートと非セル領域との間に、少なくともその一部がセル領域に含まれている第１トレンチ導電体が形成されている。第１トレンチ導電体は、全体がセル領域内に形成されていてもよいし、その一部が非セル領域内に形成されていてもよい。第１トレンチ導電体は、絶縁膜に被覆された状態でトレンチ内に充填されている導電体を備えている。第１トレンチ導電体は、第１方向に伸びる第１部分と、第１方向に直交しセル領域側から非セル領域に向かう第２方向に突出する第２部分とを備えている。第２部分の底部の少なくとも一部は、第１半導体領域と第２半導体領域の境界よりも深い位置に達している。第１部分の導電体と第２部分の導電体は、電気的に接続していることが好ましい。第１部分の導電体と第２部分の導電体は、一体に形成されていてもよい。第１トレンチ導電体の第１部分の第１方向の長さは、絶縁ゲートの長手方向の長さと一致していてもよいし、相違していてもよい。第１トレンチ導電体は、第２部分を１つのみ有していてもよいし、複数含んでいてもよい。第１トレンチ導電体が第２部分を複数有する場合には、それぞれの第２部分の大きさや形状が同一であってもよいし、相違していてもよい。
第２の半導体装置では、絶縁ゲートと非セル領域との間に、第３トレンチ導電体および第４トレンチ導電体が形成されている。第３トレンチ導電体および第４トレンチ導電体は、絶縁膜に被覆された状態でトレンチ内に充填されている導電体を備えている。第３トレンチ導電体は、セル領域内に形成されており、第１方向に伸びている。第４トレンチ導電体は、少なくともその一部がセル領域内に形成されている。第４トレンチ導電体は、全体がセル領域内に形成されていてもよいし、その一部が非セル領域内に形成されていてもよい。第１方向に直交しセル領域側から周辺領域に向かう方向を第２方向とした場合に、第４トレンチ導電体は、第３トレンチ導電体に対して、第２方向に位置している。第４トレンチ導電体の第１方向の長さは、絶縁ゲートの第１方向の長さよりも短くなっている。第４トレンチ導電体の第１方向の長さは、絶縁ゲートの第１方向の長さよりも短くなっている。第３トレンチ導電体と第４トレンチ導電体との距離は、第３トレンチ導電体と、第３トレンチ導電体に最も近い絶縁ゲートとの距離よりも短くなっている。第４トレンチ導電体の少なくとも一部は、第１半導体領域と第２半導体領域の境界よりも深い位置に達している。第４トレンチ導電体の長手方向は、第１方向に沿っていてもよいし、第２方向に沿っていてもよい。また、第１方向および第２方向に交差する第３方向に沿っていてもよい。第４トレンチ導電体は、半導体装置に１つのみ形成されていてもよいし、複数形成されていてもよい。第４トレンチ導電体が半導体装置に複数形成されている場合には、それぞれの第４トレンチ導電体の大きさや形状が同一であってもよいし、相違していてもよい。第３トレンチ導電体は、絶縁ゲートと同一の形状および大きさであってもよい。第３トレンチ導電体と、第３トレンチ導電体に最も近い絶縁ゲートとの距離は、複数の隣接する絶縁ゲート間の第２方向の距離（ゲートピッチ）と同一であってもよい。
本願が開示する半導体装置は、第１の半導体装置、第２の半導体装置の双方の構成を備えるものであってもよい。例えば、第１の半導体装置に、さらに、第２の半導体装置に係る第３トレンチ導電体および第４トレンチ導電体が形成されていてもよい。また、第１の半導体装置の第１トレンチ導電体の近傍に、第２トレンチ導電体がさらに設けられていてもよい。第２トレンチ導電体は、第１トレンチ導電体の第１部分と非セル領域との間に設けられており、第１トレンチ導電体に対して第２方向に位置している。第２トレンチ導電体は、少なくともその一部がセル領域に形成されている。第２トレンチ導電体と、第１トレンチ導電体の第１部分との第２方向の距離は、第１トレンチ導電体と、第１トレンチ導電体に最も近い絶縁ゲートとの距離よりも短くなっている。第２トレンチ導電体の形状、方向および大きさは、第４トレンチ導電体と同様であるから、説明を省略する。
第１トレンチ導電体、第２トレンチ導電体、第３トレンチ導電体および第４トレンチ導電体の底部および側面部の形状については、特に限定されない。これらのトレンチ導電体の底部および側面部の形状は、平面状、階段状、曲面状、傾斜状等、またはこれらの組合せを含む。
さらに、第１トレンチ導電体、第２トレンチ導電体、第３トレンチ導電体および第４トレンチ導電体は、絶縁ゲート内のゲート電極、表面電極または裏面電極等と電気的に接続されていてもよい。または、ゲート電極、表面電極または裏面電極等と電気的に非接続なフローティング状態であってもよい。
本願に係る第１の半導体装置、第２の半導体装置は、トレンチゲート構造を有する半導体装置であればよい。トレンチゲート構造を有する半導体装置としては、ＩＧＢＴ、ＭＯＳＦＥＴ等のＭＯＳ型の半導体装置およびダイオードが挙げられる。第１の半導体装置，第２の半導体装置がＩＧＢＴである場合には、第１半導体領域はドリフト領域であり、第２半導体領域はボディ領域であり、さらに、第２半導体領域の表面に第１導電型のエミッタ領域が設けられており、半導体基板の裏面側にコレクタ領域が設けられている。第１の半導体装置，第２の半導体装置がＭＯＳＦＥＴである場合には、第１半導体領域はドレイン領域またはドリフト領域であり、第２半導体領域はボディ領域であり、さらに、第２半導体領域の表面に第１導電型のソース領域が設けられている。第１の半導体装置，第２の半導体装置がダイオードである場合には、第１半導体領域と第２半導体領域がそれぞれカソード層、アノード層として機能する。
また、本願に係る第１の半導体装置、第２の半導体装置においては、半導体装置を平面視したときの絶縁ゲートの形状や配置について特に限定されない。略直線状の複数の絶縁ゲートが平行に配置されていてもよいし、曲線状またはコイル状の絶縁ゲートであってもよい。また、絶縁ゲートが互いに交差していてもよいし、略円形状または略四角形状に一連に連結した形状であってもよい。また、第１の半導体装置において、第１トレンチ導電体の第１部分が、絶縁ゲートと同様の形状であってもよい。なお、以下に説明する実施例および変形例では、半導体装置の一例としてＩＧＢＴを例示して説明するが、これに限定されず、ＭＯＳＦＥＴ等のその他のトレンチゲート構造を有する半導体装置にも同様に適用できる。例えば、ＩＧＢＴのエミッタ層の設置位置についての説明は、ＭＯＳＦＥＴのソース層の設置位置についても適用できる。
図１に示すように、実施例１に係る半導体装置１０は、セル領域１０１ａ〜１０１ｄと、周辺領域１０３とを含む半導体基板１００を備えている。周辺領域１０３は、セル領域１０１ａ〜１０１ｄの周辺に設けられた非セル領域である。周辺領域１０３は、半導体基板１００の周縁に沿って設けられており、セル領域１０１ａ〜１０１ｄ全体を取り囲んでいる。セル領域１０１ａ〜１０１ｄは、半導体基板１００の中央部に配置されており、その周囲を取り囲む周辺耐圧部１０５が周辺領域１０３に形成されている。図２に示すように、セル領域１０１ａには、複数のトレンチ型の絶縁ゲート２００が形成されている。複数の絶縁ゲート２００は、半導体装置１０を平面視したときに線状であり、いずれも同じ大きさ、同じ形状である。複数の絶縁ゲート２００は、長手方向（図２に示すＸ方向）が平行になるように、一定のゲートピッチ（複数の絶縁ゲート２００間のＹ方向の距離）で配置されている。
図３に示すように、半導体装置１０のセル領域１０１ａには、トレンチゲート型のＩＧＢＴが形成されている。半導体基板１００は、ｐ＋型のコレクタ層１１、ｎ−型のドリフト層１２、ｐ型のボディ層１３、ｎ＋型のエミッタ層１４を備えている。絶縁ゲート２００は、半導体基板１００の表面側から、ボディ層１３およびエミッタ層１４を貫通してドリフト層１２に達している。絶縁ゲート２００は、ゲート絶縁膜に被覆された状態でトレンチ内に充填されているゲート電極を備えている。エミッタ層１４は、絶縁ゲート２００の長手方向（図３に示すＸ方向）に沿って延びており、絶縁ゲート２００のゲート絶縁膜と接している。
図２および３に示すように、半導体装置１０の絶縁ゲート２００と周辺領域１０３との間に、第１トレンチ導電体２１０が形成されている。第１トレンチ導電体２１０は、セル領域１０１ａ内に形成されている。第１トレンチ導電体２１０は、絶縁膜に被覆された状態でトレンチ内に充填されている導電体を備えている。第１トレンチ導電体２１０は、第１部分２１０ａと第２部分２１０ｂとを備えている。第１部分２１０ａと第２部分２１０ｂは、一体に形成されており、それぞれの導電体およびその導電体を被覆する絶縁膜は同一の層で形成されている。第１部分２１０ａは、長手方向が第１方向（図２および図３に示すＸ方向）に伸びている。第２部分２１０ｂは、長手方向が第１方向に直交し、セル領域側から周辺領域に向かう第２方向（図２および図３に示すＹ方向）に伸びている。第２部分２１０ｂのＹ方向の端部は、セル領域１０１ａの端部まで伸びている。第２部分２１０ｂは、第１部分２１０ａの第１方向の中央位置から、第２方向に伸びている。第１トレンチ導電体２１０は、半導体基板１００を平面視した場合に、Ｔ字状になっている。第１部分２１０ａの長手方向（Ｘ方向）の長さは、絶縁ゲート２００の長手方向（Ｘ方向）の長さと一致している。第２部分２１０ｂの長手方向（Ｙ方向）および短手方向（Ｘ方向）の長さは、第１部分２１０ａの長手方向の長さよりも短い。第１部分２１０ａの底部および第２部分２１０ｂの底部は、ボディ層１３とドリフト層１２の境界よりも深い位置に達している。絶縁ゲート２００と第１トレンチ導電体２１０との間の距離は、絶縁ゲート２００のゲートピッチに等しい。なお、図示していないが、セル領域１０１ｂ〜１０１ｄにも、セル領域１０１ａと同様の複数の絶縁ゲートおよび第１トレンチ導電体が形成されている。
図１〜図３に示すように、半導体装置１０では、絶縁ゲート２００と周辺領域１０３との間のセル領域１０１ａ〜１０１ｄに、第１トレンチ導電体２１０が形成されている。例えば、セル領域のＩＧＢＴをターンオンするに際して、第１トレンチ導電体２１０に電圧（例えばゲート電圧）が印加されることによって、絶縁ゲート２００および第１トレンチ導電体２１０の底部の電界がＹ方向に広がる。このため、図４に示すように、絶縁ゲート２００および第１トレンチ導電体２１０の底部の近傍の電界分布は、等電位線１に示されるように緩やかに分布する。半導体装置１０によれば、絶縁ゲート２００および第１トレンチ導電体２１０の底部に局所的に電界が集中することを抑制することができるため、半導体装置１０の耐圧が向上する。また、半導体装置の耐圧を確保することができるため、半導体基板１００の平面に占める周辺耐圧部１０５の面積を縮小することができ、半導体装置１０の小型化に寄与することができる。
（変形例）
第１トレンチ導電体の形状は、上記に説明した形状でなくともよい。図６〜図１４は、実施例１の変形例に係る第１トレンチ導電体の形態を示しており、図５は、比較のため、実施例１に係る第１トレンチ導電体２１０の形態を示している。図６〜図９は、変形例に係る半導体装置の第１トレンチ導電体を、図５と同様の斜視図で示している。図６に示すように、第１トレンチ導電体２１１の第２部分２１１ｂは、第２方向（Ｙ方向）に向かって直線的に深さが浅くなっていてもよい。第２部分２１１ｂの第１部分２１１ａ側の深さはｄ２であり、その逆側の深さはｄ１である。深さｄ２は、深さｄ１よりも深い。また、逆に、図７に示すように、第１トレンチ導電体２１２の第２部分２１２ｂは、第２方向（Ｙ方向）に向かって直線的に深さが深くなっていてもよい。第２部分２１２ｂの第１部分２１２ａ側の深さはｄ４であり、その逆側の深さはｄ３である。深さｄ３は、深さｄ４よりも深い。図６および図７の場合、少なくとも深さｄ２および深さｄ３は、図３に示すボディ層１３とドリフト層１２との境界よりも深くなっている。
また、図８に示すように、第１トレンチ導電体２１３の第２部分２１３ｂの底部が曲面状であってもよい。第２部分２１３ｂの底部をＸ方向から見ると、第１部分２１３ａからＹ方向に向かって円弧状になっている。第２部分２１３ｂの第１部分２１３ａ側の深さ、およびその逆側の深さはｄ５であり、Ｙ方向の中央位置の深さは、ｄ６である。深さｄ６は、深さｄ５よりも深い。図８の場合、少なくとも深さｄ６は、図３に示すボディ層１３とドリフト層１２との境界よりも深くなっている。第１トレンチ導電体２１３は、底部が曲面状の第２部分２１３ｂを備えているため、第２部分２１３ｂの底部の近傍において電界が分散される効果が高くなる。このため、半導体装置の耐圧向上の効果がより大きくなる。
なお、図６〜図８に示すような形状の第１トレンチ導電体は、例えば、エッチングする深さを変えたトレンチエッチングを複数回行うことによって可能である。また、例えば、トレンチ深さが深い部分ほどトレンチ幅を大きくするように設計すれば、少ない回数のトレンチエッチングによって第１トレンチ導電体の底面を図６〜図８に示すような形状とすることが可能となる。
また、図９に示すように、第１トレンチ導電体２１４の第２部分２１４ｂの第２方向（Ｙ方向）の側端面（第１部分２１４ａと逆側の側面）が曲面状であってもよい。第２部分２１４ｂの側端面を平面方向（Ｙ方向およびＸ方向に垂直な方向）から見ると、円弧状になっている。第１トレンチ導電体２１４は、側端面が曲面状の第２部分２１４ｂを備えているため、第２部分２１４ｂの側端面の近傍において電界が分散される効果が高くなる。このため、半導体装置の耐圧向上の効果がより大きくなる。
図１０〜図１４は、変形例に係る半導体装置の第１トレンチ導電体を、図２と同様の平面図で示している。なお、図１０〜図１４において、図２と同様の構成については、説明を省略する。図１０および図１１に示すように、第１トレンチ導電体は、第２部分を複数有していてもよい。図１０に示すように、第１トレンチ導電体２１５は、３つの第２部分２１５ｂ，２１５ｃ，２１５ｄを有している。第２部分２１５ｂ，２１５ｃ，２１５ｄの大きさおよび形状は同じであり、第２方向（Ｙ方向）にセル領域１０１ａまで伸びている。第２部分２１５ｃは、第１部分２１５ａの第１方向（Ｘ方向）の中央位置に設けられている。図１１に示すように、第１トレンチ導電体２１６は、３つの第２部分２１６ｂ，２１６ｃ，２１６ｄを有している。第２部分２１６ｂおよび２１６ｄの大きさおよび形状は同じである。第２部分２１６ｃの第１方向（Ｘ方向）の長さは第２部分２１６ｂおよび２１６ｄの第１方向の長さと同じであり、第２部分２１６ｃの第２方向（Ｙ方向）の長さは第２部分２１６ｂおよび２１６ｄの第１方向の長さよりも短い。第２部分２１６ｂおよび２１６ｄは、第２方向（Ｙ方向）にセル領域１０１ａまで伸びている。第２部分２１５ｃは、第１部分２１５ａの第１方向（Ｘ方向）の中央位置に設けられており、第２方向の端部がセル領域１０１ａの端部に達していない。
また、図１２に示すように、第１トレンチ導電体２１７は、セル領域１０１ａから突出して、その一部が周辺領域１０３内まで伸びている第２部分２１７ｂを備えていてもよい。第２部分２１７ｂは、一部分がセル領域１０１ａ内に形成されており、その他の部分が周辺領域１０３内に形成されている。第１部分２１７ａについては、第１部分２１０ａと同様の構成であるから、説明を省略する。
また、図１３および図１４に示すように、第１トレンチ導電体は、第１部分および第２部分以外の部分を含んでいてもよい。図１３に示すように、第１トレンチ導電体２２０は、絶縁ゲート２００の周囲を囲む第１部分２２０ａおよび第３部分２２０ｃと、第１部分２２０ａからＹ方向に伸びる第２部分２２０ｂとを有している。第１部分２２０ａと第３部分２２０ｃは、全体を図示していないが、絶縁ゲート２００の周囲を取り囲む一連の略四角形状に形成されているトレンチ導電体であり、角部がＲ形状となっている。この略四角形状のトレンチ導電体のうち、Ｙ方向において絶縁ゲート２００と周辺領域１０３との間となる位置に存在する部分が第１部分２２０ａであり、その他の部分が第３部分２２０ｃである。第１部分２２０ａは、Ｘ方向に伸びている。第１部分２２０ａのＸ方向の中央位置からＹ方向に、第２部分２２０ｂが伸びている。また、図１４に示すように、第１トレンチ導電体２２１は、一連の略四角形状に形成されており、角部がＲ形状となっている第１部分２２１ａおよび第３部分２２１ｃと、第１部分２２１ａからＹ方向に伸びる第２部分２２１ｂとを有している。第１部分２２１ａと第３部分２２１ｃは、一連の略四角形状に形成されているトレンチ導電体であり、絶縁ゲート２４０と同様の形状である。この略四角形状のトレンチ導電体のうち、Ｙ方向において周辺領域１０３に最も近い位置に存在する部分が第１部分２２１ａであり、その他の部分が第３部分２２１ｃである。第１部分２２１ａは、Ｘ方向に伸びている。第１部分２２１ａのＸ方向の中央位置からＹ方向に、第２部分２２１ｂが伸びている。
また、周辺領域の形態は、上記に説明した実施例の形態に限られない。図１５および図１６に、周辺領域の変形例を例示する。図１５および図１６は、図２のＩＩＩ−ＩＩＩ線断面を周辺領域１０３まで伸ばした断面図を示している。図１５に示すように、周辺領域１０３に、ｐ型の不純物濃度が高い周辺耐圧層２１と、ｐ型の不純物濃度が低い周辺耐圧層２２が形成されていてもよい。周辺耐圧層２１は、セル領域１０１ａに近い側に形成されており、周辺耐圧層２２は、セル領域１０１ａから遠い側に形成されている。周辺耐圧層２１の深さは、周辺耐圧層２２よりも深い。また、周辺耐圧層２１の幅（図１５においてはＸ方向の幅に相当する）は、周辺耐圧層２２の幅よりも狭い。図１６に示すように、周辺領域１０３に、ｐ型の周辺耐圧層２３が複数形成されていてもよい。周辺耐圧層２１は、セル領域１０１ａに近い側に形成されており、３つの周辺耐圧層２３は、ｐ型の不純物濃度が同じであり、深さおよび幅（図１６においてはＸ方向の幅に相当する）も同じである。
なお、実施例１では、全ての第１トレンチ導電体が同様の形態を有している場合を例示して説明したが、異なる形態の第１トレンチ導電体が１つの半導体装置に混在していてもよい。また、１つのセル領域内に、異なる形態の第１トレンチ導電体が混在していてもよい。
図１７に示すように、実施例２に係る半導体装置３０は、セル領域３０１ａ〜３０１ｄと、非セル領域である周辺領域３０３とを含む半導体基板３００を備えている。周辺領域３０３は、半導体基板３００の周縁に沿って設けられており、セル領域３０１ａ〜３０１ｄ全体を取り囲んでいる。セル領域３０１ａ〜３０１ｄは、半導体基板３００の中央部に配置されており、その周囲を取り囲む周辺耐圧部３０５が周辺領域３０３に形成されている。図１８に示すように、セル領域３０１ａには、複数のトレンチ型の絶縁ゲート４００および第３トレンチ導電体４００ａが形成されている。第３トレンチ導電体４００ａは、絶縁ゲート４００と同様の形状および大きさを有している。絶縁ゲート４００および第３トレンチ導電体４００ａは、半導体装置３０を平面視したときに線状であり、いずれも同じ大きさ、同じ形状である。絶縁ゲート４００および第３トレンチ導電体４００ａは、長手方向（図１８に示すＹ方向）が平行になるように、一定のゲートピッチ（複数の絶縁ゲート４００間のＹ方向の距離）で配置されている。絶縁ゲート４００と第３トレンチ導電体４００ａとの間の距離は、絶縁ゲート４００のゲートピッチに等しい。
図１９に示すように、半導体装置３０のセル領域３０１ａには、トレンチゲート型のＩＧＢＴが形成されている。ＩＧＢＴの各構成は、半導体装置１０と同様であるから、説明を省略する。
図１８および１９に示すように、半導体装置３０の第３トレンチ導電体４００ａと周辺領域３０３との間に、第４トレンチ導電体４１０が形成されている。第４トレンチ導電体４１０は、第３トレンチ導電体４００ａに対して第２方向に位置している。第４トレンチ導電体４１０は、セル領域３０１ａ内に形成されている。第４トレンチ導電体４１０は、絶縁膜に被覆された状態でトレンチ内に充填されている導電体を備えている。第４トレンチ導電体４１０は、長手方向が第２方向（図１８および図１９に示すＹ方向）に伸びている。第４トレンチ導電体４１０の第１方向の位置は、絶縁ゲート４００ａの第１方向の中央である。第４トレンチ導電体４１０の長手方向（Ｙ方向）および短手方向（Ｘ方向）の長さは、絶縁ゲート４００および第３トレンチ導電体４００ａの長手方向の長さよりも短い。第４トレンチ導電体４１０の底部は、ボディ層１３とドリフト層１２の境界よりも深い位置に達している。第４トレンチ導電体４１０の導電体は、絶縁ゲート４００および第３トレンチ導電体４００ａと電気的に接続されている。なお、図示していないが、セル領域３０１ｂ〜３０１ｄにも、セル領域３０１ａと同様の絶縁ゲート、第３トレンチ導電体および第４トレンチ導電体が形成されている。
図１７〜図１９に示すように、半導体装置３０では、第３トレンチ導電体４００ａと周辺領域３０３との間のセル領域３０１ａ〜３０１ｄに、第４トレンチ導電体４１０が形成されている。例えば、セル領域のＩＧＢＴをターンオンするに際して、第４トレンチ導電体４１０に電圧（例えばゲート電圧）が印加されることによって、絶縁ゲート４００、第３トレンチ導電体４００ａおよび第４トレンチ導電体４１０の底部の電界がＹ方向に広がる。このため、図２０に示すように、絶縁ゲート４００，第３トレンチ導電体４００ａ、および第４トレンチ導電体４１０の底部の近傍の電界分布は、等電位線３に示されるように緩やかに分布する。半導体装置３０によれば、絶縁ゲート４００，第３トレンチ導電体４００ａ、および第４トレンチ導電体４１０の底部に局所的に電界が集中することを抑制することができるため、半導体装置３０の耐圧が向上する。また、半導体装置の耐圧を確保することができるため、半導体基板３００の平面に占める周辺耐圧部３０５の面積を縮小することができ、半導体装置３０の小型化に寄与することができる。
（変形例）
第３トレンチ導電体および第４トレンチ導電体の形状は、上記に説明した形状でなくともよい。例えば、第４トレンチ導電体の底面および側面の形状は、図６〜図９に示す第２部分と同様の形状であってもよい。
また、半導体装置に複数の第４トレンチ導電体が設けられていてもよい。例えば、図２１に示すように、３つの第４トレンチ導電体４１１ａ，４１１ｂ，４１１ｃが設けられていてもよい。第４トレンチ導電体４１１ａ，４１１ｂ，４１１ｃの大きさおよび形状は同じであり、第２方向（Ｙ方向）にセル領域３０１ａの端部まで伸びている。第４トレンチ導電体４１１ｂは、第３トレンチ導電体４００ａの第１方向（Ｘ方向）の中央位置に設けられている。また、例えば、図２２に示すように、３つの第４トレンチ導電体４１２ａ，４１２ｂ，４１２ｃが設けられていてもよい。第４トレンチ導電体４１２ａおよび４１２ｃの大きさおよび形状は同じであり、第４トレンチ導電体４１２ｂの第２方向（Ｙ方向）の長さは第４トレンチ導電体４１２ａおよび４１２ｃの第２方向よりも短い。第４トレンチ導電体４１２ａおよび４１２ｃは、第２方向（Ｙ方向）にセル領域３０１ａの端部まで伸びている。第４トレンチ導電体４１２ｂは、第２方向の端部がセル領域３０１ａの端部に達していない。
また、図２３に示すように、長手方向が第１方向（Ｘ方向）に沿っている第４トレンチ導電体４１３が備えられていてもよい。第４トレンチ導電体４１３の第１方向の長さは、絶縁ゲート４００および第３トレンチ導電体４００ａの第１方向の長さよりも短ければよい。
また、図２４に示すように、セル領域３０１ａから突出して、その一部が周辺領域３０３内まで伸びている第４トレンチ導電体４１４が設けられていてもよい。第４トレンチ導電体４１４は、一部分がセル領域３０１ａ内に形成されており、その他の部分が周辺領域３０３内に形成されている。
また、図２５および図２６に示すように、第３トレンチ導電体は、非直線状のトレンチ導電体の一部であってもよい。図２５に示すように、第３トレンチ導電体４２０ａは、第５トレンチ導電体４２０ｂと一連に形成されており、全体を図示していないが、絶縁ゲート４００の周囲を取り囲む一連の略四角形状に形成され、角部がＲ形状となっている。
この略四角形状のトレンチ導電体のうち、Ｙ方向において絶縁ゲート４００と周辺領域３０３との間となる位置に存在する部分が第３トレンチ導電体４２０ａであり、その他の部分は第５トレンチ導電体４２０ｂである。第３トレンチ導電体４２０ａは、Ｘ方向に伸びている。第４トレンチ導電体４３０は、第３トレンチ導電体４２０ａに対してＹ方向に位置している。第４トレンチ導電体４３０のＸ方向の位置は、第３トレンチ導電体４２０ａのＸ方向の中央である。第３トレンチ導電体４２０ａと第４トレンチ導電体４３０とのＹ方向の距離は、第３トレンチ導電体４２０ａと絶縁ゲート４００とのＹ方向の距離よりも長い。また、図２６に示すように、第３トレンチ導電体４２１ａと第５トレンチ導電体４２１ｂが一連の略四角形状に形成されて、角部がＲ形状となっているトレンチ導電体であり、絶縁ゲート４２１と同様の形状であってもよい。第３トレンチ導電体４２１ａと第４トレンチ導電体４３１との距離は、絶縁ゲート４２１と第３トレンチ導電体４２１ａとのＹ方向の距離および絶縁ゲート４２１のゲートピッチよりも短い。
また、周辺領域の形態は、上記に説明した実施例の形態に限られない。例えば、実施例１において図１５および図１６を用いて説明したような形態であってもよい。
また、実施例１と同様に、異なる形態の第３トレンチ導電体および第４トレンチ導電体が１つの半導体装置に混在していてもよい。また、１つのセル領域内に、異なる形態の第３トレンチ導電体および第４トレンチ導電体が混在していてもよい。
また、図２７に示すように、実施例１で説明した第１トレンチ導電体４４０の近傍に、第２トレンチ導電体４５０がさらに設けられていてもよい。第１トレンチ導電体４４０は、第１部分４４０ａと２つの第２部分４４０ｂ，４４０ｃを備えている。第２トレンチ導電体４５０は、Ｘ方向には第２部分４４０ｂと第２部分４４０ｃとの間に位置しており、Ｙ方向には第１部分４４０ａと周辺領域との間に位置している。トレンチ導電体４５０の形状、大きさ、材料は、図１８等に示す第４トレンチ導電体４１０と同様である。第２トレンチ導電体４５０は、絶縁ゲート４００ａの近傍ではなく、第１トレンチ導電体の近傍に配置されている点において、第４トレンチ導電体４１０と相違している。
上記においては、ＩＧＢＴを例示して説明したが、本願に係る絶縁ゲートおよびトレンチ導電体の構成は、ＭＯＳＦＥＴ等のその他のトレンチゲート型の半導体装置にも適用できる。ＩＧＢＴ以外の半導体装置においても、第１トレンチ導電体、第４トレンチ導電体または第２トレンチ導電体によって電界集中が緩和され、半導体装置の耐圧を向上させる効果を得ることができる。
例えば、実施例および変形例で説明したＩＧＢＴに係る絶縁ゲート等の構成は、図２８に示すように、ＭＯＳＦＥＴが形成されている半導体装置５０にも利用できる。半導体基板５００は、ｎ型のドレイン層５２、ｐ型のボディ層５３およびｎ＋型のソース層５４を備えている。絶縁ゲート６００は、半導体基板５００の表面側から、ボディ層５３およびソース層５４を貫通してドレイン層５２に達している。図３と同様に、絶縁ゲート６００と周辺領域との間に、第１トレンチ導電体６１０が形成されている。第１トレンチ導電体６１０は、第１部分６１０ａと第２部分６１０ｂとを備えている。第１トレンチ導電体６１０の構成は、図３に示す第１トレンチ導電体２１０と同様の構成であるから、説明を省略する。この場合にも、半導体装置５０の表面電極と裏面電極との間に電圧を印加した際に、第１トレンチ導電体６１０にも電圧を印加することによって、絶縁ゲート６００および第１トレンチ導電体６１０の底部の電界をＹ方向に広げることができる。このため、図４と同様に、絶縁ゲート６００および第１トレンチ導電体６１０の底部に局所的に電界が集中することを抑制することができる。
また、実施例および変形例で説明したＩＧＢＴに係る絶縁ゲート等の構成は、図２９に示すように、ダイオードが形成されている半導体装置７０にも利用できる。図２９に示すように、半導体基板７００は、ｎ型のカソード層７２およびｐ型のアノード層７３を備えている。絶縁ゲート８００および第３トレンチ導電体８００ａは、半導体基板７００の表面側から、アノード層７３を貫通してカソード層７２に達している。図１９と同様に、第３トレンチ導電体８００ａと周辺領域との間に、第４トレンチ導電体８１０が形成されている。第３トレンチ導電体８００ａおよび第４トレンチ導電体８１０の構成は、図３に示す第３トレンチ導電体４００ａおよび第４トレンチ導電体４１０と同様の構成であるから、説明を省略する。この場合にも、半導体装置７０の表面電極と裏面電極との間に電圧を印加した際に、第３トレンチ導電体８００ａおよび第４トレンチ導電体８１０にも電圧を印加することによって、絶縁ゲート８００、第３トレンチ導電体８００ａおよび第４トレンチ導電体８１０の底部の電界をＹ方向に広げることができる。このため、図４と同様に、絶縁ゲート８００、第３トレンチ導電体８００ａおよび第４トレンチ導電体８１０の底部に局所的に電界が集中することを抑制することができる。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (3)

  1. セル領域と、セル領域の周辺に設けられた非セル領域とを含む半導体基板を備えた半導体装置であって、
    セル領域は、第１導電型の第１半導体領域と、
    第１半導体領域の表面側の半導体基板の表面に形成された第２導電型の第２半導体領域と、
    半導体基板の表面側から第２半導体領域を貫通して第１半導体領域と接する深さまで形成されており、長手方向が第１方向に伸びるトレンチ型の絶縁ゲートと、
    絶縁ゲートと非セル領域との間のセル領域に少なくともその一部が形成され、トレンチ内に絶縁膜に被覆された導電体が充填されている第１トレンチ導電体とを備えており、
    第１トレンチ導電体は、第１方向に伸びる第１部分と、第１方向に直交しセル領域側から非セル領域に向かう第２方向に突出する第２部分とを備えており、
    第２部分の底部の少なくとも一部は、第１半導体領域と第２半導体領域の境界よりも深い位置に達している、半導体装置。
  2. 第１トレンチ導電体の第１部分と非セル領域との間のセル領域に少なくともその一部が形成され、トレンチ内に絶縁膜に被覆された導電体が充填されている第２トレンチ導電体をさらに備えており、
    第２トレンチ導電体は、第１トレンチ導電体の第１部分に対して、第２方向に位置しており、
    第２トレンチ導電体の第１方向の長さは、絶縁ゲートの第１方向の長さよりも短くなっており、
    第１トレンチ導電体の第１部分と第２トレンチ導電体との距離は、第１トレンチ導電体と、第１トレンチ導電体に最も近い絶縁ゲートとの距離よりも短くなっており、
    第２トレンチ導電体の少なくとも一部は、第２半導体領域と第１半導体領域の境界よりも深い位置に達している、半導体装置。
  3. セル領域と、セル領域の周辺に設けられた非セル領域とを含む半導体基板を備えた半導体装置であって、
    セル領域は、第１導電型の第１半導体領域と、
    第１半導体領域の表面側の半導体基板の表面に形成された第２導電型の第２半導体領域と、
    半導体基板の表面側から第２半導体領域を貫通して第１半導体領域と接する深さまで形成されており、長手方向が第１方向に伸びるトレンチ型の絶縁ゲートと、
    絶縁ゲートと非セル領域との間のセル領域に形成され、第１方向に伸びているトレンチ内に絶縁膜に被覆された導電体が充填されている第３トレンチ導電体と、
    絶縁ゲートと非セル領域との間のセル領域に少なくともその一部が形成され、第３トレンチ導電体に対して、第１方向に直交しセル領域側から周辺領域に向かう第２方向に位置するトレンチ内に絶縁膜に被覆された導電体が充填されている第４トレンチ導電体とを備えており、
    第４トレンチ導電体の第１方向の長さは、絶縁ゲートの第１方向の長さよりも短くなっており、
    第３トレンチ導電体と第４トレンチ導電体との距離は、第３トレンチ導電体と、第３トレンチ導電体に最も近い絶縁ゲートとの距離よりも短くなっており、
    第４トレンチ導電体の少なくとも一部は、第１半導体領域と第２半導体領域の境界よりも深い位置に達している、半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529839B2 (en) * 2015-05-15 2020-01-07 Fuji Electric Co., Ltd. Semiconductor device
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7459703B2 (ja) * 2020-07-15 2024-04-02 富士電機株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214968A (ja) * 1997-01-31 1998-08-11 Hitachi Ltd 半導体装置
JP2002368221A (ja) * 2001-06-08 2002-12-20 Nec Corp 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
JP2002373988A (ja) * 2001-06-14 2002-12-26 Rohm Co Ltd 半導体装置およびその製法
JP2003258253A (ja) * 2001-12-26 2003-09-12 Toshiba Corp 絶縁ゲート型バイポーラトランジスタ
JP2010267677A (ja) * 2009-05-12 2010-11-25 Shindengen Electric Mfg Co Ltd トレンチゲートパワー半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004052678B3 (de) * 2004-10-29 2006-06-14 Infineon Technologies Ag Leistungs- Trenchtransistor
JP5286706B2 (ja) * 2007-07-10 2013-09-11 三菱電機株式会社 電力用半導体装置とその製造方法
JP5228430B2 (ja) 2007-10-01 2013-07-03 サンケン電気株式会社 半導体装置
JP2010062377A (ja) * 2008-09-04 2010-03-18 Sanyo Electric Co Ltd 半導体装置及びその製造方法
CN102005475B (zh) * 2010-10-15 2012-07-25 无锡新洁能功率半导体有限公司 具有改进型终端的igbt及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214968A (ja) * 1997-01-31 1998-08-11 Hitachi Ltd 半導体装置
JP2002368221A (ja) * 2001-06-08 2002-12-20 Nec Corp 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
JP2002373988A (ja) * 2001-06-14 2002-12-26 Rohm Co Ltd 半導体装置およびその製法
JP2003258253A (ja) * 2001-12-26 2003-09-12 Toshiba Corp 絶縁ゲート型バイポーラトランジスタ
JP2010267677A (ja) * 2009-05-12 2010-11-25 Shindengen Electric Mfg Co Ltd トレンチゲートパワー半導体装置及びその製造方法

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