CN103946984B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN103946984B
CN103946984B CN201180075010.6A CN201180075010A CN103946984B CN 103946984 B CN103946984 B CN 103946984B CN 201180075010 A CN201180075010 A CN 201180075010A CN 103946984 B CN103946984 B CN 103946984B
Authority
CN
China
Prior art keywords
electric conductor
groove
unit area
groove electric
insulated gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201180075010.6A
Other languages
English (en)
Other versions
CN103946984A (zh
Inventor
平林康弘
妹尾贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Publication of CN103946984A publication Critical patent/CN103946984A/zh
Application granted granted Critical
Publication of CN103946984B publication Critical patent/CN103946984B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Abstract

本说明书公开的第一半导体装置具备包括单元区域和在单元区域的周边设置的非单元区域的半导体基板。单元区域具备：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其形成在第一半导体区域的表面侧的半导体基板的表面；沟槽型的绝缘栅极，其从半导体基板的表面侧贯通第二半导体区域而形成到与第一半导体区域相接的深度，并且长边方向沿第一方向延伸；和第一沟槽导电体，其至少一部分形成在绝缘栅极与非单元区域之间的单元区域，并在沟槽内填充有被绝缘膜覆盖的导电体。第一沟槽导电体具备沿第一方向延伸的第一部分和沿着与第一方向正交并从单元区域侧朝向非单元区域的第二方向突出的第二部分，第二部分的底部的至少一部分到达比第一半导体区域与第二半导体区域的边界深的位置。

Description

半导体装置
技术领域
本说明书所记载的技术涉及一种具有沟槽栅结构的半导体装置。
背景技术
在沟槽栅型半导体装置中，如果在绝缘栅极的底部发生过度的电场集中，则半导体装置就会被破坏。出于防止电场集中的目的，例如在日本国专利公开公报2009－88360号(专利文献1)中公开了一种在单元区域形成沟槽型的绝缘栅极，在作为非单元区域的周边区域形成填充有绝缘体的沟槽的纵型MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor)。填充有绝缘体的沟槽形成在周边区域的p型的降低表面电场层(Reduced Surface Field)内。若对该MOSFET的源电极与漏电极之间施加电压，则从MOSFET的pn结扩展的耗尽层扩展至到达周边区域被填充了绝缘体的沟槽。由此，周边区域中的耗尽层的扩展均匀化，使MOSFET的耐压提高。
专利文献1:日本特开2009－88360号公报
在专利文献1的MOSFET中，周边区域的沟槽填充有绝缘体。因此，如果耗尽层从MOSFET的pn结扩展，则电场沿着该耗尽层自然分布。因此，在周边区域位于沟槽最外周的部分的底部集中电场。其结果，半导体装置的耐压劣化。
发明内容
本说明书公开的第一半导体装置具备半导体基板，该半导体基板包括单元区域和在单元区域的周边设置的非单元区域。单元区域具备：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其形成在第一半导体区域的表面侧的半导体基板的表面形成；沟槽型的绝缘栅极，其从半导体基板的表面侧贯通第二半导体区域而形成到与第一半导体区域相接的深度，并且长边方向沿第一方向延伸；和第一沟槽导电体，其至少一部分形成在绝缘栅极与非单元区域之间的单元区域，在沟槽内填充有被绝缘膜覆盖的导电体。第一沟槽导电体具备沿第一方向延伸的第一部分和沿着与第一方向正交并从单元区域侧朝向非单元区域的第二方向突出的第二部分，第二部分的底部的至少一部分到达比第一半导体区域与第二半导体区域的边界深的位置。
根据上述第一半导体装置，在绝缘栅极与非单元区域之间的单元区域形成有第一沟槽导电体的至少一部分，该第一沟槽导电体中填充有被绝缘膜覆盖的导电体。通过对第一沟槽导电体施加电压，能够抑制在第一沟槽导电体的底部局部集中电场。另外，由于第一沟槽导电体具备沿第二方向突出的第二部分，所以能够使绝缘栅极以及第一沟槽导电体的底部的电场分布沿第二方向延伸。其结果，能够提高半导体装置的耐压。
在上述第一半导体装置中，可以还具备第二沟槽导电体，该第二沟槽导电体的至少一部分形成在第一沟槽导电体的第一部分与非单元区域之间的单元区域，并在沟槽内填充有被绝缘膜覆盖的导电体。第二沟槽导电体相对于第一沟槽导电体的第一部分位于第二方向。第二沟槽导电体在第一方向的长度比绝缘栅极在第一方向的长度短。第一沟槽导电体的第一部分与第二沟槽导电体之间的距离比第一沟槽导电体与最接近于第一沟槽导电体的绝缘栅极之间的距离短，第二沟槽导电体的至少一部分到达比第一半导体区域与第二半导体区域的边界深的位置。
本说明书公开的第二半导体装置具备半导体基板，该半导体基板包括单元区域和在单元区域的周边设置的非单元区域。单元区域具备：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其形成在第一半导体区域的表面侧的半导体基板的表面；沟槽型的绝缘栅极，其从半导体基板的表面侧贯通第二半导体区域而形成到与第一半导体区域相接的深度，并且长边方向沿第一方向延伸；第三沟槽导电体，其形成在绝缘栅极与非单元区域之间的单元区域，且沿第一方向延伸并且在沟槽内填充有被绝缘膜覆盖的导电体；和第四沟槽导电体，其至少一部分形成在绝缘栅极与非单元区域之间的单元区域，相对于第三沟槽导电体位于与第一方向正交且从单元区域侧朝向非单元区域的第二方向并且在沟槽内填充有被绝缘膜覆盖的导电体。第四沟槽导电体在第一方向的长度比绝缘栅极在第一方向的长度短。第三沟槽导电体与第四沟槽导电体之间的距离比第三沟槽导电体与最接近于第三沟槽导电体的绝缘栅极间的距离短。第四沟槽导电体的至少一部分到达比第一半导体区域与第二半导体区域的边界深的位置。
根据上述第二半导体装置，也能够通过对第三沟槽导电体以及第四沟槽导电体施加电压，来抑制在第四沟槽导电体的底部局部集中电场。由于第四沟槽导电体相对于第三沟槽导电体位于与第一方向正交且从单元区域侧朝向非单元区域的第二方向，所以能够使绝缘栅极、第三沟槽导电体以及第四沟槽导电体的底部的电场分布沿第二方向延伸。其结果，能够与第一半导体装置同样地使半导体装置的耐压提高。
附图说明
图1是实施例1涉及的半导体装置的俯视图。
图2是在图1的半导体装置的俯视图中将单元区域的一部分放大后的图。
图3是包括图2的III－III线剖面的立体图。
图4是概念性表示实施例1的第一沟槽导电体周边的电场分布的图。
图5是实施例1涉及的半导体装置的第一沟槽导电体的立体图。
图6是变形例涉及的半导体装置的第一沟槽导电体的立体图。
图7是变形例涉及的半导体装置的第一沟槽导电体的立体图。
图8是变形例涉及的半导体装置的第一沟槽导电体的立体图。
图9是变形例涉及的半导体装置的第一沟槽导电体的立体图。
图10是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图11是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图12是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图13是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图14是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图15是变形例涉及的半导体装置的剖视图。
图16是变形例涉及的半导体装置的剖视图。
图17是实施例2涉及的半导体装置的俯视图。
图18是在图17的半导体装置的俯视图中将单元区域的一部分放大后的图。
图19是包括图18的XIX－XIX线剖面的立体图。
图20是概念性地表示实施例2的第四沟槽导电体周边的电场分布的图。
图21是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图22是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图23是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图24是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图25是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图26是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图27是在变形例涉及的半导体装置的俯视图中将单元区域的一部分放大后的图。
图28是变形例涉及的半导体装置的立体图。
图29是变形例涉及的半导体装置的立体图。
具体实施方式
本说明书公开的第一半导体装置以及第二半导体装置具备半导体基板，该半导体基板包括单元区域和在单元区域的周边设置的非单元区域。单元区域具备：第一导电型的第一半导体区域、在第一半导体区域的表面侧的半导体基板的表面形成的第二导电型的第二半导体区域、和从半导体基板的表面侧贯通第二半导体区域而形成至与第一半导体区域相接的深度且长边方向沿第一方向延伸的沟槽型的绝缘栅极。绝缘栅极具备以被栅极绝缘膜覆盖的状态填充在沟槽内的栅电极。第一半导体装置以及第二半导体装置也可以还具备在单元区域的表面形成的表面电极以及在单元区域的背面形成的背面电极。
在第一半导体装置中，在绝缘栅极与非单元区域之间形成有至少其一部分被包含于单元区域的第一沟槽导电体。第一沟槽导电体可以整体形成在单元区域内，也可以其一部分形成在非单元区域内。第一沟槽导电体具备以被绝缘膜覆盖的状态填充在沟槽内的导电体。第一沟槽导电体具备沿第一方向延伸的第一部分和沿与第一方向正交并从单元区域侧朝向非单元区域的第二方向突出的第二部分。第二部分的底部的至少一部分到达比第一半导体区域与第二半导体区域的边界更深的位置。优选第一部分的导电体与第二部分的导电体电连接。第一部分的导电体与第二部分的导电体也可以形成为一体。第一沟槽导电体的第一部分在第一方向的长度可以与绝缘栅极在长边方向的长度一致，也可以不同。第一沟槽导电体可以只具有一个第二部分，也可以包含多个第二部分。在第一沟槽导电体具有多个第二部分的情况下，各个第二部分的大小、形状可以相同，也可以不同。
在第二半导体装置中，在绝缘栅极与非单元区域之间形成有第三沟槽导电体以及第四沟槽导电体。第三沟槽导电体以及第四沟槽导电体具备以被绝缘膜覆盖的状态填充在沟槽内的导电体。第三沟槽导电体形成在单元区域内，沿第一方向延伸。第四沟槽导电体至少其一部分形成在单元区域内。第四沟槽导电体可以整体形成在单元区域内，也可以其一部分形成在非单元区域内。在将与第一方向正交并从单元区域侧朝向周边区域的方向设为第二方向的情况下，第四沟槽导电体相对于第三沟槽导电体位于第二方向。第四沟槽导电体在第一方向的长度比绝缘栅极在第一方向的长度短。第四沟槽导电体在第一方向的长度比绝缘栅极在第一方向的长度短。第三沟槽导电体与第四沟槽导电体之间的距离比第三沟槽导电体与最接近于第三沟槽导电体的绝缘栅极之间的距离短。第四沟槽导电体的至少一部分到达比第一半导体区域与第二半导体区域的边界更深的位置。第四沟槽导电体的长边方向可以沿着第一方向，也可以沿着第二方向。另外，也可以沿着与第一方向以及第二方向交叉的第三方向。第四沟槽导电体可以在半导体装置之形成一个，也可以形成多个。当在半导体装置形成多个第四沟槽导电体时，各个第四沟槽导电体的大小、形状可以相同，也可以不同。第三沟槽导电体可以是与绝缘栅极相同的形状以及大小。第三沟槽导电体与最接近于第三沟槽导电体的绝缘栅极之间距离可以与多个相邻接的绝缘栅极间的第二方向的距离(栅极节距)相同。
本申请公开的半导体装置也可以具备第一半导体装置、第二半导体装置这双方的结构。例如，可以在第一半导体装置中还形成有第二半导体装置涉及的第三沟槽导电体以及第四沟槽导电体。另外，也可以在第一半导体装置的第一沟槽导电体的附近还设有第二沟槽导电体。第二沟槽导电体被设在第一沟槽导电体的第一部分与非单元区域之间，相对于第一沟槽导电体位于第二方向。第二沟槽导电体至少其一部分形成于单元区域。第二沟槽导电体与第一沟槽导电体的第一部分之间的第二方向的距离比第一沟槽导电体与最接近于第一沟槽导电体的绝缘栅极之间的距离短。由于第二沟槽导电体的形状、方向以及大小与第四沟槽导电体相同，所以省略说明。
对于第一沟槽导电体、第二沟槽导电体、第三沟槽导电体以及第四沟槽导电体的底部以及侧面部的形状没有特别限定。这些沟槽导电体的底部以及侧面部的形状包括平面状、阶梯状、曲面状、倾斜状等或者它们的组合。
并且，第一沟槽导电体、第二沟槽导电体、第三沟槽导电体以及第四沟槽导电体可以与绝缘栅极内的栅电极、表面电极或者背面电极等电连接。或者，也可以是与栅电极、表面电极或者背面电极等不电连接的浮置状态。
本申请涉及的第一半导体装置、第二半导体装置只要是具有沟槽栅结构的半导体装置即可。作为具有沟槽栅结构的半导体装置，可举出IGBT、MOSFET等MOS型的半导体装置以及二极管。在第一半导体装置、第二半导体装置是IGBT的情况下，第一半导体区域为漂移区域，第二半导体区域为衬底(body)区域，并且在第二半导体区域的表面设有第一导电型的发射区域，在半导体基板的背面侧设有集电区域。在第一半导体装置、第二半导体装置是MOSFET的情况下，第一半导体区域为漏极区域或者漂移区域，第二半导体区域为衬底区域，并且在第二半导体区域的表面设有第一导电型的源极区域。在第一半导体装置、第二半导体装置为二极管的情况下，第一半导体区域与第二半导体区域分别作为阴极层、阳极层发挥功能。
另外，在本申请涉及的第一半导体装置、第二半导体装置中，对于俯视半导体装置时的绝缘栅极的形状、配置没有特别限定。可以平行配置近似直线状的多个绝缘栅极，也可以是曲线状或者螺旋状的绝缘栅极。另外，绝缘栅极也可以相互交叉，还可以是以近似圆形状或者近似四边形状连结成一系列的形状。另外，在第一半导体装置中，第一沟槽导电体的第一部分可以是与绝缘栅极同样的形状。此外，在以下说明的实施例以及变形例中，作为半导体装置的一个例子，例示了IGBT来进行说明，但并不局限于此，对于MOSFET等具有其他沟槽栅结构的半导体装置也同样能够应用。例如，关于IGBT的发射层的设置位置的说明，也能够应用于MOSFET的源极层的设置位置。
实施例1
如图1所示，实施例1涉及的半导体装置10具备包括单元区域101a～101d和周边区域103的半导体基板100。周边区域103是在单元区域101a～101d的周边设置的非单元区域。周边区域103沿着半导体基板100的周边设置，包围单元区域101a～101d整体。单元区域101a～101d被配置在半导体基板100的中央部，包围其周围的周边耐压部105形成于周边区域103。如图2所示，单元区域101a中形成有多个沟槽型的绝缘栅极200。多个绝缘栅极200在俯视半导体装置10时为线状，都是相同的大小、相同的形状。多个绝缘栅极200被以恒定的栅极节距(多个绝缘栅极200间的Y方向的距离)配置成长边方向(图2所示的X方向)平行。
如图3所示，在半导体装置10的单元区域101a形成有沟槽栅型的IGBT。半导体基板100具备p+型的集电层11、n－型的漂移层12、p型的衬底层13、n+型的发射层14。绝缘栅极200从半导体基板100的表面侧贯通衬底层13以及发射层14而到达漂移层12。绝缘栅极200具备以被栅极绝缘膜覆盖的状态填充在沟槽内的栅电极。发射层14沿着绝缘栅极200的长边方向(图3所示的X方向)延伸，与绝缘栅极200的栅极绝缘膜相接。
如图2以及3所示，在半导体装置10的绝缘栅极200与周边区域103之间形成有第一沟槽导电体210。第一沟槽导电体210形成在单元区域101a内。第一沟槽导电体210具备以被绝缘膜覆盖的状态填充在沟槽内的导电体。第一沟槽导电体210具备第一部分210a和第二部分210b。第一部分210a与第二部分210b形成为一体，各自的导电体以及覆盖各个导电体的绝缘膜由相同的层形成。第一部分210a的长边方向沿着第一方向(图2以及图3所示的X方向)延伸。第二部分210b的长边方向沿着与第一方向正交并从单元区域侧朝向周边区域的第二方向(图2以及图3所示的Y方向)延伸。第二部分210b的Y方向的端部延伸到单元区域101a的端部。第二部分210b从第一部分210a的第一方向的中央位置开始沿第二方向延伸。第一沟槽导电体210在俯视半导体基板100的情况下成为T字状。第一部分210a的长边方向(X方向)的长度与绝缘栅极200的长边方向(X方向)的长度一致。第二部分210b的长边方向(Y方向)以及短边方向(X方向)的长度比第一部分210a的长边方向的长度短。第一部分210a的底部以及第二部分210b的底部到达比衬底层13与漂移层12的边界更深的位置。绝缘栅极200与第一沟槽导电体210之间的距离等于绝缘栅极200的栅极节距。此外，虽然没有图示，但在单元区域101b～101d中也形成有与单元区域101a同样的多个绝缘栅极以及第一沟槽导电体。
如图1～图3所示，在半导体装置10中，在绝缘栅极200与周边区域103之间的单元区域101a～101d形成有第一沟槽导电体210。例如，在将单元区域的IGBT接通(turn on)时，通过对第一沟槽导电体210施加电压(例如栅极电压)，绝缘栅极200以及第一沟槽导电体210的底部的电场沿Y方向扩展。因此，如图4所示，绝缘栅极200以及第一沟槽导电体210的底部附近的电场分布如等电位线1所示那样平缓分布。根据半导体装置10，由于能够抑制在绝缘栅极200以及第一沟槽导电体210的底部局部集中电场，所以半导体装置10的耐压提高。另外，由于能够确保半导体装置的耐压，所以能够缩小周边耐压部105占据半导体基板100的平面的面积，能够有助于半导体装置10的小型化。
(变形例)
第一沟槽导电体的形状也可以不是上述说明的形状。图6～图14表示了实施例1的变形例涉及的第一沟槽导电体的形态，图5为了比较而表示了实施例1涉及的第一沟槽导电体210的形态。图6～图9通过与图5同样的立体图表示了变形例涉及的半导体装置的第一沟槽导电体。如图6所示，第一沟槽导电体211的第二部分211b可以朝向第二方向(Y方向)深度直线变浅。第二部分211b的第一部分211a侧的深度为d2，其相反侧的深度为d1。深度d2比深度d1深。另外，相反也可以如图7所示，第一沟槽导电体212的第二部分212b朝向第二方向(Y方向)深度直线变深。第二部分212b的第一部分212a侧的深度为d4，其相反侧的深度为d3。深度d3比深度d4深。在图6以及图7的情况下，至少深度d2以及深度d3比图3所示的衬底层13与漂移层12的边界深。
另外，也可以如图8所示，第一沟槽导电体213的第二部分213b的底部为曲面状。若从X方向观察第二部分213b的底部，则从第一部分213a朝向Y方向成为圆弧状。第二部分213b的第一部分213a侧的深度、以及其相反侧的深度为d5，Y方向的中央位置的深度为d6。深度d6比深度d5深。在图8的情况下，至少深度d6比图3所示的衬底层13与漂移层12的边界深。由于第一沟槽导电体213具备底部为曲面状的第二部分213b，所以在第二部分213b的底部附近电场被分散的效果变高。因此，半导体装置的耐压提高的效果更大。
其中，例如能够通过将改变了要蚀刻的深度的沟槽蚀刻进行多次来实现图6～图8所示那样的形状的第一沟槽导电体。另外，例如若设计成沟槽深度越深的部分则越增大沟槽宽度，则能够通过少量次数的沟槽蚀刻使第一沟槽导电体的底面成为图6～图8所示那样的形状。
另外，也可以如图9所示，第一沟槽导电体214的第二部分214b的第二方向(Y方向)的侧端面(与第一部分214a相反侧的侧面)为曲面状。如果从平面方向(垂直于Y方向以及X方向的方向)观察第二部分214b的侧端面，则为圆弧状。由于第一沟槽导电体214具备侧端面为曲面状的第二部分214b，所以在第二部分214b的侧端面的附近电场被分散的效果变高。因此，半导体装置的耐压提高的效果更大。
图10～图14通过与图2同样的俯视图表示了变形例涉及的半导体装置的第一沟槽导电体。其中，在图10～图14中，对于和图2同样的构成省略说明。如图10以及图11所示，第一沟槽导电体可以具有多个第二部分。如图10所示，第一沟槽导电体215具有3个第二部分215b、215c、215d。第二部分215b、215c、215d的大小以及形状是相同的，沿第二方向(Y方向)延伸到单元区域101a。第二部分215c设在第一部分215a的第一方向(X方向)的中央位置。如图11所示，第一沟槽导电体216具有3个第二部分216b、216c、216d。第二部分216b以及216d的大小以及形状是相同的。第二部分216c在第一方向(X方向)的长度与第二部分216b以及216d在第一方向的长度相同，第二部分216c在第二方向(Y方向)的长度比第二部分216b以及216d在第一方向的长度短。第二部分216b以及216d沿第二方向(Y方向)延伸到单元区域101a。第二部分215c设在第一部分215a的第一方向(X方向)的中央位置，第二方向的端部未到达单元区域101a的端部。
另外，也可以如图12所示，第一沟槽导电体217具备从单元区域101a突出且其一部分延伸到周边区域103内的第二部分217b。第二部分217b的一部分形成在单元区域101a内，其他部分形成在周边区域103内。关于第一部分217a，由于是与第一部分210a同样的构成，所以省略说明。
另外，也可以如图13以及图14所示，第一沟槽导电体包括第一部分以及第二部分以外的部分。如图13所示，第一沟槽导电体220具有包围绝缘栅极200的周围的第一部分220a以及第三部分220c、和从第一部分220a沿Y方向延伸的第二部分220b。虽然没有图示整体，但第一部分220a与第三部分220c是包围绝缘栅极200的周围的形成为一系列的近似四边形状的沟槽导电体，角部为R形状。该近似四边形状的沟槽导电体中在Y方向存在于成为绝缘栅极200与周边区域103之间的位置的部分是第一部分220a，其他部分是第三部分220c。第一部分220a沿X方向延伸。第二部分220b从第一部分220a的X方向的中央位置沿Y方向延伸。另外，如图14所示，第一沟槽导电体221形成为一系列的近似四边形状，具有角部为R形状的第一部分221a以及第三部分221c、和从第一部分221a沿Y方向延伸的第二部分221b。第一部分221a与第三部分221c是形成为一系列的近似四边形状的沟槽导电体，是与绝缘栅极240同样的形状。该近似四边形状的沟槽导电体中在Y方向存在于最接近于周边区域103的位置的部分是第一部分221a，其他部分是第三部分221c。第一部分221a沿X方向延伸。第二部分221b从第一部分221a的X方向的中央位置沿Y方向延伸。
另外，周边区域的形态不限于上述说明的实施例的形态。在图15以及图16中例示周边区域的变形例。图15以及图16表示了将图2的III－III线剖面延伸到周边区域103的剖视图。如图15所示，可以在周边区域103形成p型杂质浓度高的周边耐压层21、和p型杂质浓度低的周边耐压层22。周边耐压层21形成在接近于单元区域101a一侧，周边耐压层22形成在远离单元区域101a一侧。周边耐压层21的深度比周边耐压层22深。另外，周边耐压层21的宽度(在图15中相当于X方向的宽度)比周边耐压层22的宽度窄。也可以如图16所示，在周边区域103形成多个p型周边耐压层23。周边耐压层21形成在接近于单元区域101a一侧，3个周边耐压层23的p型杂质浓度相同，深度以及宽度(在图16中相当于X方向的宽度)也相同。
此外，在实施例1中，以所有第一沟槽导电体具有同样的形态的情况为例进行了说明，但也可以在一个半导体装置中混合存在不同形态的第一沟槽导电体。另外，也可以在一个单元区域内混合存在不同形态的第一沟槽导电体。
实施例2
如图17所示，实施例2涉及的半导体装置30具备包括单元区域301a～301d、和作为非单元区域的周边区域303的半导体基板300。周边区域303沿着半导体基板300的周边设置，包围单元区域301a～301d整体。单元区域301a～301d被配置在半导体基板300的中央部，包围其周围的周边耐压部305形成于周边区域303。如图18所示，在单元区域301a中形成有多个沟槽型的绝缘栅极400以及第三沟槽导电体400a。第三沟槽导电体400a具有与绝缘栅极400同样的形状以及大小。绝缘栅极400以及第三沟槽导电体400a在俯视半导体装置30时为线状，都是相同的大小、相同的形状。绝缘栅极400以及第三沟槽导电体400a被以恒定的栅极节距(多个绝缘栅极400间的Y方向的距离)配置成长边方向(图18所示的Y方向)平行。绝缘栅极400与第三沟槽导电体400a之间的距离等于绝缘栅极400的栅极节距。
如图19所示，在半导体装置30的单元区域301a形成有沟槽栅型的IGBT。由于IGBT的各构成与半导体装置10相同，所以省略说明。
如图18以及19所示，在半导体装置30的第三沟槽导电体400a与周边区域303之间形成有第四沟槽导电体410。第四沟槽导电体410相对于第三沟槽导电体400a位于第二方向。第四沟槽导电体410形成在单元区域301a内。第四沟槽导电体410具备以被绝缘膜覆盖的状态填充在沟槽内的导电体。第四沟槽导电体410的长边方向沿第二方向(图18以及图19所示的Y方向)延伸。第四沟槽导电体410在第一方向的位置是绝缘栅极400a在第一方向的中央。第四沟槽导电体410在长边方向(Y方向)以及短边方向(X方向)的长度比绝缘栅极400以及第三沟槽导电体400a在长边方向的长度短。第四沟槽导电体410的底部到达比衬底层13与漂移层12的边界深的位置。第四沟槽导电体410的导电体与绝缘栅极400以及第三沟槽导电体400a电连接。此外，虽然没有图示，但在单元区域301b～301d中也形成有与单元区域301a同样的绝缘栅极、第三沟槽导电体以及第四沟槽导电体。
如图17～图19所示，在半导体装置30中，在第三沟槽导电体400a与周边区域303之间的单元区域301a～301d形成有第四沟槽导电体410。例如，在将单元区域的IGBT接通时，通过对第四沟槽导电体410施加电压(例如栅极电压)，绝缘栅极400、第三沟槽导电体400a以及第四沟槽导电体410的底部的电场沿Y方向扩展。因此，如图20所示，绝缘栅极400、第三沟槽导电体400a以及第四沟槽导电体410的底部的附近的电场分布如等电位线3所示平缓分布。根据半导体装置30，由于能够抑制在绝缘栅极400、第三沟槽导电体400a以及第四沟槽导电体410的底部局部集中电场，所以半导体装置30的耐压提高。另外，由于能够确保半导体装置的耐压，所以能够缩小周边耐压部305占据半导体基板300的平面的面积，能够有助于半导体装置30的小型化。
(变形例)
第三沟槽导电体以及第四沟槽导电体的形状也可以不是上述说明的形状。例如，第四沟槽导电体的底面以及侧面的形状也可以是与图6～图9所示的第二部分同样的形状。
另外，也可以对半导体装置设置多个第四沟槽导电体。例如，可以如图21所示那样，设置3个第四沟槽导电体411a、411b、411c。第四沟槽导电体411a、411b、411c的大小以及形状是相同的，沿第二方向(Y方向)延伸到单元区域301a的端部。第四沟槽导电体411b被设在第三沟槽导电体400a在第一方向(X方向)的中央位置。另外，例如也可以如图22所示那样，设置3个第四沟槽导电体412a、412b、412c。第四沟槽导电体412a以及412c的大小以及形状是相同的，第四沟槽导电体412b在第二方向(Y方向)的长度比第四沟槽导电体412a以及412c在第二方向的长度短。第四沟槽导电体412a以及412c沿第二方向(Y方向)延伸到单元区域301a的端部。对于第四沟槽导电体412b而言，第二方向的端部未到达单元区域301a的端部。
另外，也可以如图23所示，具备长边方向沿着第一方向(X方向)的第四沟槽导电体413。第四沟槽导电体413在第一方向的长度只要比绝缘栅极400以及第三沟槽导电体400a在第一方向的长度短即可。
另外，也可以如图24所示，设置有从单元区域301a突出且其一部分延伸到周边区域303内的第四沟槽导电体414。在第四沟槽导电体414中，一部分形成在单元区域301a内，其他部分形成在周边区域303内。
另外，也可以如图25以及图26所示，第三沟槽导电体是非直线状的沟槽导电体的一部分。如图25所示，第三沟槽导电体420a与第五沟槽导电体420b形成为一系列，虽然没有图示整体，但形成为包围绝缘栅极400周围的一系列近似四边形状，角部为R形状。
该近似四边形状的沟槽导电体中在Y方向存在于成为绝缘栅极400与周边区域303之间的位置的部分是第三沟槽导电体420a，其他部分是第五沟槽导电体420b。第三沟槽导电体420a沿X方向延伸。第四沟槽导电体430相对于第三沟槽导电体420a位于Y方向。第四沟槽导电体430在X方向的位置是第三沟槽导电体420a在X方向的中央。第三沟槽导电体420a与第四沟槽导电体430之间的Y方向的距离比第三沟槽导电体420a与绝缘栅极400之间的Y方向的距离长。另外，如图26所示，第三沟槽导电体421a与第五沟槽导电体421b形成为一系列的近似四边形状，是角部为R形状的沟槽导电体，也可以是与绝缘栅极421同样的形状。第三沟槽导电体421a与第四沟槽导电体431之间的距离比绝缘栅极421与第三沟槽导电体421a之间的Y方向的距离以及绝缘栅极421的栅极节距短。
另外，周边区域的形态不限于上述说明的实施例的形态。例如，也可以是在实施例1中使用图15以及图16说明那样的形态。
另外，也可以与实施例1同样地在一个半导体装置中混合存在不同形态的第三沟槽导电体以及第四沟槽导电体。另外，也可以在一个单元区域内混合存在不同形态的第三沟槽导电体以及第四沟槽导电体。
另外，也可以如图27所示，在实施例1所说明的第一沟槽导电体440的附近还设有第二沟槽导电体450。第一沟槽导电体440具备第一部分440a和2个第二部分440b、440c。第二沟槽导电体450在X方向位于第二部分440b与第二部分440c之间，在Y方向位于第一部分440a与周边区域之间。沟槽导电体450的形状、大小、材料与图18等所示的第四沟槽导电体410相同。第二沟槽导电体450与第四沟槽导电体410的不同之处在于被配置在第一沟槽导电体的附近而不是绝缘栅极400a的附近。
在上述说明中，以IGBT为例进行了说明，但本申请涉及的绝缘栅极以及沟槽导电体的构成也可以应用于MOSFET等其他沟槽栅型的半导体装置。在IGBT以外的半导体装置中，也通过第一沟槽导电体、第四沟槽导电体或者第二沟槽导电体来缓和电场集中，能够获得使半导体装置的耐压提高的效果。
例如，也可以如图28所示，在形成有MOSFET的半导体装置50中也利用实施例以及变形例所说明的IGBT涉及的绝缘栅极等的构成。半导体基板500具备n型漏极层52、p型衬底层53以及n+型源极层54。绝缘栅极600从半导体基板500的表面侧贯通衬底层53以及源极层54而到达漏极层52。与图3同样，在绝缘栅极600与周边区域之间形成有第一沟槽导电体610。第一沟槽导电体610具备第一部分610a和第二部分610b。由于第一沟槽导电体610的构成是与图3所示的第一沟槽导电体210同样的构成，所以省略说明。该情况下，也能够在对半导体装置50的表面电极与背面电极之间施加电压时，通过对第一沟槽导电体610也施加电压，来使绝缘栅极600以及第一沟槽导电体610的底部的电场沿Y方向扩展。因此，与图4同样，能够抑制在绝缘栅极600以及第一沟槽导电体610的底部局部集中电场。
另外，如图29所示，也可以在形成有二极管的半导体装置70中利用实施例以及变形例所说明的IGBT涉及的绝缘栅极等的构成。如图29所示，半导体基板700具备n型阴极层72以及p型阳极层73。绝缘栅极800以及第三沟槽导电体800a从半导体基板700的表面侧贯通阳极层73而到达阴极层72。与图19同样，在第三沟槽导电体800a与周边区域之间形成有第四沟槽导电体810。由于第三沟槽导电体800a以及第四沟槽导电体810的构成是与图3所示的第三沟槽导电体400a以及第四沟槽导电体410同样的构成，所以省略说明。该情况下，也能够在对半导体装置70的表面电极与背面电极之间施加电压时，通过对第三沟槽导电体800a以及第四沟槽导电体810也施加电压，来使绝缘栅极800、第三沟槽导电体800a以及第四沟槽导电体810的底部的电场沿Y方向扩展。因此，与图4同样，能够抑制在绝缘栅极800、第三沟槽导电体800a以及第四沟槽导电体810的底部局部集中电场。
以上，对本发明的实施例详细进行了说明，但这些只不过是例示，不用于限定技术方案的范围。技术方案的范围所记载的技术包括对以上例示的具体例进行各种变形、变更后的方式。
本说明书或者附图中说明的技术要素单独或者通过各种组合来发挥技术的有用性，并不限定于申请时技术方案记载的组合。另外，本说明书或者附图中例示的技术是可同时实现多个目的的技术，本身具有实现其中一个目的的技术有用性。

Claims (2)

1.一种半导体装置，具备包括单元区域和在单元区域的周边设置的非单元区域的半导体基板，其中，
单元区域具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，其形成在第一半导体区域的表面侧的半导体基板的表面；
沟槽型的绝缘栅极，其从半导体基板的表面侧贯通第二半导体区域而形成到与第一半导体区域相接的深度，并且长边方向沿第一方向延伸；和
第一沟槽导电体，其至少一部分形成在绝缘栅极与非单元区域之间的单元区域，并在沟槽内填充有被绝缘膜覆盖的导电体，
第一沟槽导电体具备沿第一方向延伸的第一部分和沿着与第一方向正交并从单元区域侧朝向非单元区域的第二方向突出的第二部分，
第二部分的底部的至少一部分到达比第一半导体区域与第二半导体区域的边界深的位置，
所述单元区域还具备第二沟槽导电体，该第二沟槽导电体的至少一部分形成在第一沟槽导电体的第一部分与非单元区域之间的单元区域，并在沟槽内填充有被绝缘膜覆盖的导电体，
第二沟槽导电体相对于第一沟槽导电体的第一部分位于第二方向，
第二沟槽导电体在第一方向的长度比绝缘栅极在第一方向的长度短，
第一沟槽导电体的第一部分与第二沟槽导电体之间的距离比第一沟槽导电体与最接近于第一沟槽导电体的绝缘栅极之间的距离短，
第二沟槽导电体的至少一部分到达比第二半导体区域与第一半导体区域的边界深的位置。
2.一种半导体装置，具备包括单元区域和在单元区域的周边设置的非单元区域的半导体基板，其中，
单元区域具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，其形成在第一半导体区域的表面侧的半导体基板的表面；
沟槽型的绝缘栅极，其从半导体基板的表面侧贯通第二半导体区域而形成到与第一半导体区域相接的深度，并且长边方向沿第一方向延伸；
第三沟槽导电体，其形成在绝缘栅极与非单元区域之间的单元区域，沿第一方向延伸并且在沟槽内填充有被绝缘膜覆盖的导电体；和
第四沟槽导电体，其至少一部分形成在绝缘栅极与非单元区域之间的单元区域，相对于第三沟槽导电体位于与第一方向正交并从单元区域侧朝向非单元区域的第二方向并且在沟槽内填充有被绝缘膜覆盖的导电体，
第四沟槽导电体在第一方向的长度比绝缘栅极在第一方向的长度短，
第三沟槽导电体与第四沟槽导电体之间的距离比第三沟槽导电体与最接近于第三沟槽导电体的绝缘栅极之间的距离短，
第四沟槽导电体的至少一部分到达比第一半导体区域与第二半导体区域的边界深的位置。
CN201180075010.6A 2011-11-22 2011-11-22 半导体装置 Expired - Fee Related CN103946984B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/076942 WO2013076820A1 (ja) 2011-11-22 2011-11-22 半導体装置

Publications (2)

Publication Number Publication Date
CN103946984A CN103946984A (zh) 2014-07-23
CN103946984B true CN103946984B (zh) 2016-09-21

Family

ID=48469299

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180075010.6A Expired - Fee Related CN103946984B (zh) 2011-11-22 2011-11-22 半导体装置

Country Status (5)

Country Link
US (1) US9082842B2 (zh)
EP (1) EP2784824B1 (zh)
JP (1) JP5713116B2 (zh)
CN (1) CN103946984B (zh)
WO (1) WO2013076820A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529839B2 (en) * 2015-05-15 2020-01-07 Fuji Electric Co., Ltd. Semiconductor device
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7459703B2 (ja) * 2020-07-15 2024-04-02 富士電機株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101345255A (zh) * 2007-07-10 2009-01-14 三菱电机株式会社 功率用半导体装置及其制造方法
CN101667590A (zh) * 2008-09-04 2010-03-10 三洋电机株式会社 半导体器件及其制造方法
CN102005475A (zh) * 2010-10-15 2011-04-06 无锡新洁能功率半导体有限公司 具有改进型终端的igbt及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3904648B2 (ja) * 1997-01-31 2007-04-11 株式会社ルネサステクノロジ 半導体装置
JP4608133B2 (ja) 2001-06-08 2011-01-05 ルネサスエレクトロニクス株式会社 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
JP4854868B2 (ja) 2001-06-14 2012-01-18 ローム株式会社 半導体装置
JP3917058B2 (ja) * 2001-12-26 2007-05-23 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
DE102004052678B3 (de) * 2004-10-29 2006-06-14 Infineon Technologies Ag Leistungs- Trenchtransistor
JP5228430B2 (ja) 2007-10-01 2013-07-03 サンケン電気株式会社 半導体装置
JP5350878B2 (ja) * 2009-05-12 2013-11-27 新電元工業株式会社 トレンチゲートパワー半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101345255A (zh) * 2007-07-10 2009-01-14 三菱电机株式会社 功率用半导体装置及其制造方法
CN101667590A (zh) * 2008-09-04 2010-03-10 三洋电机株式会社 半导体器件及其制造方法
CN102005475A (zh) * 2010-10-15 2011-04-06 无锡新洁能功率半导体有限公司 具有改进型终端的igbt及其制造方法

Also Published As

Publication number Publication date
CN103946984A (zh) 2014-07-23
US9082842B2 (en) 2015-07-14
WO2013076820A1 (ja) 2013-05-30
EP2784824A4 (en) 2015-05-06
US20140291757A1 (en) 2014-10-02
EP2784824A1 (en) 2014-10-01
JPWO2013076820A1 (ja) 2015-04-27
EP2784824B1 (en) 2018-03-21
JP5713116B2 (ja) 2015-05-07

Similar Documents

Publication Publication Date Title
US9589952B2 (en) Reverse conducting IGBT
CN103733344B (zh) 半导体装置
CN102246307B (zh) 具有增大的击穿电压特性的基于沟槽的功率半导体器件
JP3979258B2 (ja) Ｍｉｓ半導体装置およびその製造方法
JP4289123B2 (ja) 半導体装置
JP5701913B2 (ja) 半導体装置
TWI626729B (zh) Semiconductor device
US11121250B2 (en) Silicon carbide semiconductor device
JP2009164460A (ja) 半導体装置
US10930797B2 (en) Schottky barrier diode and method of manufacturing the same
JP2022162127A (ja) 半導体装置
JP2010232335A (ja) 絶縁ゲートバイポーラトランジスタ
CN103946984B (zh) 半导体装置
US20150380532A1 (en) Semiconductor device
JP5694285B2 (ja) 半導体装置
US11444193B2 (en) Silicon carbide semiconductor device
JP2008060152A (ja) 半導体装置及びその製造方法
JP6854598B2 (ja) 半導体装置
JPH10135458A (ja) 半導体装置
JP7327672B2 (ja) 半導体装置
JP2013062411A (ja) 半導体装置
JP4764998B2 (ja) 半導体装置
JP5519461B2 (ja) 横型半導体装置
US20140210037A1 (en) Semiconductor device
JP2008277353A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200413

Address after: Aichi Prefecture, Japan

Patentee after: DENSO Corp.

Address before: Aichi Prefecture, Japan

Patentee before: Toyota Motor Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160921

Termination date: 20211122