TWI626729B - Semiconductor device - Google Patents

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Takayuki Shimatou
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Fuji Electric Co Ltd
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Abstract

本發明係於超接合半導體基板(1)之表面，配置互相分離之閘極襯墊電極(15)及以源極電極(14)。於源極電極(14)正下方，形成n源極領域(6)、p通道領域(5)、P連接領域(9)、閘極氧化膜及多晶矽閘極電極所成MOS閘極構造。於閘極襯墊電極15正下方，形成p井領域(16)。p通道領域(5)，係隔著延伸處所(5a)，連結於p井領域(16)。使p井領域(16)之寬度較p通道領域(5)之寬度為寬，可減低本體二極體(21)之逆回復過程所產生之逆回復電流所產生之電流下降。由此，可防止閘極絕緣膜之閘極襯墊電極(15)正下方之部分之破壞，而防止半導體裝置之破壞。

Description

半導體裝置
此發明係有關半導體裝置。
以往，做為MOS(金屬-氧化膜-半導體)型半導體裝置，公知有絕緣閘極型場效電晶體(MOSFET：Metal Oxide Semiconductor Field Effect Transistor)。有關以往之MOS型半導體裝置，以在於半導體基板上，成為平板狀設置MOS閘極(金屬-氧化膜-半導體所成絕緣閘極)之平面閘極型MOSFET為例加以說明。圖7係顯示平面閘極型MOSFET500之構成的平面圖。圖8係顯示圖7(b)之切斷線X1-X1、切斷線X2-X2及切斷線X3-X3之剖面構造的剖面圖。
圖7(a)中，顯示配置於n半導體基板(半導體晶片)51之表面之源極電極61、閘極襯墊電極62及閘極流道62a之平面佈局，於圖7(b)中，擴大顯示以圖7(a)之矩形框B所包圍之部分。圖7(b)中，圖示省略配置於n半導體基板51之表面之閘極氧化膜55、多晶矽閘極電極56及層間絕緣膜59，將連接孔60、源極電 極61及閘極襯墊電極62以虛線加以顯示。圖8係顯示圖7(b)之切斷線X1-X1之剖面構造。圖8(b)係顯示圖7(b)之切斷線X2-X2之剖面構造。圖8(c)係顯示圖7(b)之切斷線X3-X3之剖面構造。
如圖7(a)所示，平面閘極型MOSFET500係於n半導體基板51之表面，具備閘極襯墊電極62及以源極電極61。閘極襯墊電極62係配置於活性領域之晶片之外周側。源極電極61係除了配置活性領域之閘極襯墊電極62之部分，幾乎配置於整面，例如包圍略矩形狀之閘極襯墊電極62之3邊。於閘極襯墊電極62中，連接包圍源極電極61之周圍而配置之閘極流道62a。於平面型MOSFET 500之最外周(晶片之最外周)，使包圍活性領域之周圍而配置耐壓終端構造部。活性領域係在開啟狀態時，流有電流之領域。耐壓終端構造部係緩和n漂移領域51a之基板表面側之電場而保持耐壓之領域。
圖8(a)中，係顯示在於與非對向於圖7(b)閘極襯墊電極62之源極電極61之一邊正交之方向(圖面橫方向)，切斷閘極襯墊電極62之切斷線X1-X1之剖面構造。如圖8(a)所示，於閘極襯墊電極62之正下方(n漂移領域51a側)，於n漂移領域51a所成n半導體基板51之表面之表面層，形成1個之p井領域63。於p井領域63之內部，基板表面側之表面層，形成1個之p高濃度領域64。於n半導體基板51之表面上，隔著閘極氧化膜55，配置多晶矽閘極電極56。於多晶矽閘極 電極56之表面上，形成層間絕緣膜59，更於層間絕緣膜59之表面上，配置閘極襯墊電極62。
於多晶矽閘極電極56，經由省略圖示之配線，連接於層間絕緣膜59上之閘極襯墊電極62。於n半導體基板51之背面之表面層，配置n汲極領域57。又，於n半導體基板51之背面，配置連接於n汲極領域57之汲極電極58。n半導體基板51之中，挾於p井領域63與n汲極領域57之部分為n漂移領域51a。於p井領域63與n漂移領域51a之界面中，形成pn接合65a。寄生二極體之本體二極體65係以p高濃度領域64、p井領域63、n漂移領域51a、及n汲極領域57所構成。
圖8(b)中，係顯示將圖7(b)之閘極襯墊電極62與源極電極61間之部分，切斷成平行於切斷線X1-X1之切斷線X2-X2之剖面構造。圖7(b)之閘極襯墊電極62與源極電極61之間之部分係挾於顯示閘極襯墊電極62之外周之虛線、和顯示源極電極61之外周之虛線的部分。如圖8(b)所示，於閘極襯墊電極62與源極電極61間之部分之正下方，於n半導體基板51之表面層，配置隔離之複數之延伸處所52a。於延伸處所52a之內部中，在基板表面側之表面層，選擇性配置延伸處所54a。延伸處所52a係延伸存在於配置在源極電極61之正下方之後述之p通道領域52之閘極襯墊電極62側之部分。延伸處所54a係延伸存在於配置在源極電極61之正下方之後述之p連接領域54之閘極襯墊電極62側之部分。
橫亙於鄰接之延伸處所52a間，隔著閘極氧化膜55，配置多晶矽閘極電極56。於多晶矽閘極電極56之表面，在於露出在多晶矽閘極電極56間之p通道領域52之延伸處所52a及p連接領域54之延伸處所54a之表面，配置層間絕緣膜59。於n半導體基板51之背面側，與閘極襯墊電極62之正下方同樣地，配置n汲極領域57之汲極電極58。於p通道領域52之延伸處所52a與n漂移領域51a之界面中，形成pn接合65a。寄生二極體之本體二極體65係以p連接領域54之延伸處所54a、p通道領域52之延伸處所52a、n漂移領域51a、及n汲極領域57所構成。
圖8(c)中，係顯示將圖7(b)之源極電極61晶片外周側之部分，切斷成平行於切斷線X1-X1之切斷線X3-X3之剖面構造。如圖8(c)所示，於源極電極61之正下方，於n半導體基板51之表面層，配置隔離之複數之p通道領域52。於p通道領域52之內部，在基板表面側之表面層，各選擇形成n源極領域53及p連接領域54。p連接領域54係使連接於n源極領域53，且較n源極領域53更配置於p通道領域52之中央側。在配置於鄰接之p通道領域52之n源極領域53間，於挾在p通道領域52之n源極領域53與n半導體基板51之部分之表面上，隔著閘極氧化膜55，配置多晶矽閘極電極56。
於多晶矽閘極電極56之表面上，配置層間絕緣膜59。於層間絕緣膜59之表面上，配置源極電極61。 於層間絕緣膜59形成有連接孔60，隔著連接孔60，p連接領域54及n源極領域53則電性連接於源極電極61。於n半導體基板51之背面側，與閘極襯墊電極62之正下方同樣地，配置n汲極領域57之汲極電極58。於p通道領域52與n漂移領域51a之界面中，形成pn接合65a。寄生二極體之本體二極體65係以p連接領域54、p通道領域52、n漂移領域51a、及n汲極領域57所構成。
如圖7(b)所示，於源極電極61之正下方之複數之p通道領域52，係以條紋狀之平面佈局加以配置。於p通道領域52之內部，p通道領域52則在平行於延伸成條紋狀之方向，例如隔離配置直線狀之2個之n源極領域53。於隔離配置之n源極領域53之間，使連接於各n源極領域53，配置p連接領域54。p通道領域52及p連接領域54係各別隔著延伸處所52a、54a，連結於閘極襯墊電極62正下方之p井領域63及p高濃度領域64。
p通道領域52、p通道領域52之延伸處所52a及p井領域63係以同一之不純物濃度及同一之擴散深度，使用同一之光罩，經由離子植入加以形成。又，p連接領域54、p連接領域54之延伸處所54a及p高濃度領域64係以同一之不純物濃度及同一之擴散深度，使用同一之光罩，經由離子植入加以形成。
如此，形成於閘極襯墊電極62正下方之一個之p井領域63係連結於源極電極61下面之複數之p通道 領域52。由此，於平面閘極型MOSFET500之汲極源極間，施加正電壓之時，從p通道領域52及p井領域63以及n漂移領域51a之間之pn接合65a擴展之空乏層，係在閘極襯墊電極62之正下方均勻地加以擴展。由此，閘極襯墊電極62正下方之電場集中被抑制，而可確保高耐壓。
對於平面閘極型MOSFET500之本體二極體65之逆回復動作(逆回復過程之過剩電洞67及電子68之動作)加以說明。圖9係，顯示圖8之平面閘極型MOSFET500之主體二極體65之逆回復動作之說明圖。圖9(a-1)、9(a-2)中，顯示於本體二極體65流有順電流If之情形，圖9(b-1)、9(b-2)中，顯示於本體二極體65流有逆電流Ir之情形。又，於圖9(a-1)、9(b-1)中，顯示閘極襯墊電極62之正下方之載子之動作，於圖9(a-2)、9(b-2)中，顯示源極電極61之正下方之載子之動作。
示於圖9(a-1)、9(b-1)之閘極襯墊電極62之正下方，則如上所述，構成有p高濃度領域64、p井領域63、n漂移領域51a、及n汲極領域57之寄生二極體之本體二極體65。示於圖9(a-2)、9(b-2)之源極電極61之正下方，則如上所述，構成有p連接領域54、p通道領域52、n漂移領域51a、及n汲極領域57之寄生二極體之本體二極體65。
如圖9(a-1)、9(a-2)所示，於平面閘極 型MOSFET500之汲極與源極間，施加負電壓之時，於本體二極體65流有順電流If。經由此順電流If，於n漂移領域51a，蓄積過剩之電洞67及過剩之電子68。另一方面，如圖9(b-1)、9(b-2)所示，本體二極體65移轉至逆回復過程時，做為逆電流Ir，過剩之電洞67係流入p通道領域52及p井領域63，過剩之電子68係流入n汲極領域57。結果，載子之過剩蓄積狀態被解除，維持平面閘極型MOSFET500之耐壓。
如此，於本體二極體65流有逆電流Ir時，此逆電流Ir係亦流入閘極襯墊電極62之正下方之p井領域63及p高濃度領域64。又，流入p井領域63及p高濃度領域64之逆電流Ir係從p井領域63及p高濃度領域64流入p通道領域52及p連接領域54，更且經由連接孔60，流入源極電極61。經由此逆電流Ir之電流路徑之阻抗Rp(參照圖7(b))，p井領域63之閘極襯墊電極62中央正下方部分之電位則上昇。
如此，經由流入本體二極體65之逆電流Ir，p井領域63之閘極襯墊電極62中央正下方部分之電位雖然上昇，p井領域63係在於閘極襯墊電極62正下方全域，做為一個領域被加以形成。為此，形成於閘極襯墊電極62之正下方之本體二極體65之pn接合65a之表面積為寬廣，過剩之電洞67從p連接領域54流入至源極電極61之電流路徑之阻抗Rp為小。因此，p井領域63之閘極襯墊電極62中央正下方部分之電位上昇為小。
但是，p井領域63及p高濃度領域64係於閘極襯墊電極62正下方全域，做為一個領域加以配置之故，p井領域63及p高濃度領域64之不純物濃度在各別之面內為不均之時，部分會產生阻抗低之處所。於此阻抗低之處所，從周圍流入電流(電洞67)，流到連結該阻抗低處所之p通道領域52。為此，p井領域63及p高濃度領域64之電位上昇，會在挾於p井領域63與多晶矽閘極電極56之閘極氧化膜55，施加大的電壓，而有使閘極氧化膜55產生絕緣破壞之疑慮。
將平面閘極型MOSFET500做為開關使用之時，本體二極體65係做為續流二極體(FWD：Free Wheeling Diode)加以工作。圖10係顯示連接感應負荷M之反相器電路之動作說明圖。圖10中，於反相器電路之動作，顯示流入反相器電路之續流電流Io。將直列連接開關M1、M2之半橋式電路，並列連接於端子P、N間之三相輸出之反相器電路為例加以說明。做為開關M1、M2，例如使用上述之平面閘極型MOSFET500。於各半橋式電路之開關M1、M2間，連接感應負荷M。於各開關M1、M2中，各別並列連接續流二極體FWD。
如圖10所示，於感應負荷M及續流二極體FWD流有續流電流Io之狀態下，使開關M1開啟時，開關M1則開啟，從開關M1向開關M2，流有電流IM1。此電流IM1係於續流二極體FWD及本體二極體65，打消已流入之續流電流Io而流入，使續流二極體FWD及本體二 極體65成為關閉狀態。圖10中，開關M1係上臂之MOSFET、開關M2係下臂之MOSFET、電流IM1係開關M1之電流、端子P係反相器電路之正極端子、端子N係反相器電路之負極端子。示於圖9(a)之順電流If係連接圖10之感應負荷M之反相器電路之動作中，在流於感應負荷M及續流二極體FWD之續流電流Io之一部分，流入本體二極體65之順電流If者。
接著，做為以往之MOS型半導體裝置之其他之一例，對於將漂移層做為交互重覆配置提高不純物濃度之n型領域與p型領域之並列pn層之超接合(SJ：Super Junction)構造之MOSFET(以下稱超接合型MOSFET)加以說明。圖11係顯示以往超接合型MOSFET600之構成的平面圖。圖12係顯示圖11(b)之切斷線X1-X1、切斷線X2-X2及切斷線X3-X3之剖面構造的剖面圖。圖11(a)中，顯示配置於半導體基板(以下稱超接合半導體基板(半導體晶片))71之表面之源極電極84、閘極襯墊電極85及閘極流道85a之平面佈局，將交互重覆配置n型領域(n柱)與p型領域(p柱)之並列pn層(pn並列柱)74以虛線加以顯示。於圖11(b)中，擴大顯示圖11(a)之矩形框B所包圍之部分。圖11(b)中，圖示省略配置於超接合半導體基板71之表面之閘極氧化膜77、多晶矽閘極電極78及層間絕緣膜82，將連接孔83、源極電極84及閘極襯墊電極85以虛線加以顯示。
圖12(a)中，顯示圖11(b)之切斷線X1- X1之剖面構造。圖12(b)中，顯示圖11(b)之切斷線X2-X2之剖面構造。圖12(c)中，顯示圖11(b)之切斷線X3-X3之剖面構造。如圖11(a)所示，超接合型MOSFET600係於超接合半導體基板71之表面，具備閘極襯墊電極85及以源極電極84。於閘極襯墊電極85中，連接包圍源極電極84之周圍而配置之閘極流道85a。閘極襯墊電極85、源極電極84、閘極流道85a及耐壓終端構造部之平面佈局係與如圖7(a)所示平面閘極型MOSFET500之閘極襯墊電極62、源極電極61、閘極流道62a及耐壓終端構造部相同。
圖12(a)中，係顯示在於與非對向於圖11(b)閘極襯墊電極85之源極電極84之一邊正交之方向(圖面橫方向)，切斷閘極襯墊電極85之切斷線X1-X1之剖面構造。如圖12(a)所示，於閘極襯墊電極85之正下方(pn並列柱74側)，於第1n層71a上(對於後述之n汲極領域80側相反側之表面上)，配置交互重覆配置p柱72與n柱73之pn並列柱74。於pn並列柱74上，配置第2n層71b。於第2n層71b之內部，在深度方向，在對向於各別pn並列柱74之各p柱72之位置，貫通第2n層71b，配置到達pn並列柱74之p柱72之p井領域86。p井領域86係具有維持閘極襯墊電極85正下方之耐壓的機能。
於p井領域86之內部，於基板表面側之表面層，選擇性配置p高濃度領域87。多晶矽閘極電極78係 橫亙於鄰接之p井領域86間，隔著閘極氧化膜77加以配置。於多晶矽閘極電極78之表面上，在於露出在多晶矽閘極電極78間之p井領域86及p高濃度領域87之表面，配置層間絕緣膜82。於層間絕緣膜82之表面上，配置閘極襯墊電極85。多晶矽閘極電極78係，經由省略圖示之配線，電性連接於閘極襯墊電極85。於對應於第1n層71a之pn並列柱74側相反側之表面，配置n汲極領域80。超接合半導體基板71係從汲極側，順序層積n汲極領域80、第1n層71a、pn並列柱74及第2n層71b。配置連於n汲極領域80之汲極電極81。
於p井領域86及p柱72之p領域、和第2n層71b、n柱73及第1n層71a之n領域之界面(以粗線顯示之處所)，形成pn接合93。本體二極體91係以p高濃度領域87、p井領域86、p柱72、第1n層71a、及n汲極領域80所構成。
圖12(b)中，係顯示將圖11(b)之閘極襯墊電極85與源極電極84間之部分，切斷成平行於切斷線X1-X1之切斷線X2-X2之剖面構造。圖11(b)之閘極襯墊電極85與源極電極84之間之部分係挾於顯示閘極襯墊電極85之外周之虛線、和顯示源極電極84之外周之虛線的部分。如圖12(b)所示，於閘極襯墊電極85與源極電極84間之部分之正下方，於第1n層71a，與閘極襯墊電極85之正下方相同地，順序配置pn並列柱74及第2n層71b。於第2n層71b之內部，在深度方向，在對向於 各別pn並列柱74之各p柱72之位置，貫通第2n層71b，配置到達pn並列柱74之p柱72之延伸處所75a。
於延伸處所75a之內部中，在基板表面側之表面層，選擇性配置延伸處所79a。延伸處所75a係延伸存在於配置在源極電極84之正下方之後述之p通道領域75之閘極襯墊電極85側之部分。延伸處所79a係延伸存在於配置在源極電極84之正下方之後述之p連接領域79之閘極襯墊電極85側之部分。多晶矽閘極電極78係橫亙於鄰接之延伸處所75a間，隔著閘極氧化膜77加以配置。於多晶矽閘極電極78之表面，在於露出在多晶矽閘極電極78間之p通道領域75之延伸處所75a及p連接領域79之延伸處所79a之表面，配置層間絕緣膜82。在第1n層71a之對於pn並列柱74側之相反側，與閘極襯墊電極85之正下方同樣地，配置n汲極領域80之汲極電極81。
於p通道領域75之延伸處所75a及p柱72之p領域、和第2n層71b、n柱73及第1n層71a之n領域之界面(以粗線顯示之處所)，形成pn接合93。本體二極體91係以p連接領域79之延伸處所79a、p通道領域75之延伸處所75a、p柱72、第1n層71a、及n汲極領域80所構成。
圖12(c)中，係顯示將圖11(b)之源極電極84晶片外周側之部分，切斷成平行於切斷線X1-X1之切斷線X3-X3之剖面構造。如圖12(c)所示，於源極電 極84之正下方，於第1n層71a上，與閘極襯墊電極85之正下方相同地，順序配置pn並列柱74及第2n層71b。於第2n層71b之內部，在深度方向，在對向於各別pn並列柱74之各p柱72之位置，貫通第2n層71b，配置到達pn並列柱74之p柱72之p通道領域75。於p通道領域75之內部，在基板表面側之表面層，各選擇形成n源極領域76及p連接領域79。p連接領域79係使連接於n源極領域76，且較n源極領域76更配置於p通道領域75之中央側。
在配置於鄰接之p通道領域75之n源極領域76間，於挾在p通道領域75之n源極領域76與第2n層71b部分之表面上，隔著閘極氧化膜77，配置多晶矽閘極電極78。於多晶矽閘極電極78之表面上，配置層間絕緣膜82。於層間絕緣膜82之表面上，配置源極電極84。於層間絕緣膜82形成有連接孔83，隔著連接孔83，p連接領域79及n源極領域76則電性連接於源極電極84。在第1n層71a之對於pn並列柱74側之相反側，與閘極襯墊電極85之正下方同樣地，配置n汲極領域80之汲極電極81。
於p通道領域75及p柱72之p領域、和第2n層71b、n柱73及第1n層71a之n領域之界面(以粗線顯示之處所)，形成pn接合92。本體二極體91係以p連接領域79、p通道領域75、p柱72、第1n層71a、及n汲極領域80所構成。
配置於閘極襯墊電極85之正下方之pn並列柱74、配置於閘極襯墊電極85與源極電極84間之部分之正下方之pn並列柱74，以及配置於源極電極84正下方相同之pn並列柱74係一體地加以形成。pn並列柱74之平面形狀為條紋狀，不純物濃度、形狀、及尺寸為相同，同時加以形成。即，如圖11(a)所示，以交互重覆配置p柱72與n柱73之條紋狀之平面佈局，配置pn並列柱74。
又，如圖11(b)所示，p通道領域75、n源極領域76及p連接領域79之平面佈局，係與圖7(b)所示平面閘極型MOSFET500之p通道領域52、n源極領域53及p連接領域54相同。閘極襯墊電極85正下方之p井領域86與源極電極84正下方之p通道領域75，係隔著p通道領域75之延伸處所75a加以連結。p井領域86係以平行於p通道領域75之條紋狀之平面佈局加以配置，該不純物濃度、形狀、及尺寸係與p通道領域75為相同，與p通道領域75同時加以形成。又，閘極襯墊電極85正下方之p高濃度領域87與源極電極84正下方之p連接領域79，係隔著p連接領域79之延伸處所79a加以連結。p高濃度領域87係以平行於p連接領域79之條紋狀之平面佈局加以配置，該不純物濃度、形狀、及尺寸係與p連接領域79為相同，與p連接領域79同時加以形成。
如此，超接合型MOSFET600中，為達成晶片 面內之耐壓均勻化，於閘極襯墊電極85之正下方，亦與源極電極84之正下方相同地，形成pn並列柱74。連結於源極電極84正下方之p通道領域75之閘極襯墊電極85正下方之p井領域86，係即使與p通道領域75為不同形狀，晶片面內之耐壓則幾乎沒有影響。
又，超接合型MOSFET600係與圖7所示平面閘極型MOSFET500不同，於閘極襯墊電極85正下方全域不配置一個之P領域，而將p井領域86及p高濃度領域87各別以條紋狀之平面佈局加以配置。為此，構成條狀之直線狀之各p井領域86及p高濃度領域87之表面積，係各別較圖7之平面閘極型MOSFET500之閘極襯墊電極62正下方之p井領域63及p高濃度領域64之表面積為小。因此，p井領域86及p高濃度領域87之不純物濃度則不均，部分產生阻抗低之處理，即使於此阻抗低之處所，從周圍流入電流(做為後述逆電流Ir之電洞67)，亦可抑制p井領域86及p高濃度領域87之電位的上昇。為此，施加在挾於p井領域86及多晶矽閘極78之閘極氧化膜77之電壓為小，可抑制不純物濃度之不均所造成閘極氧化膜77之絕緣破壞。
又，此超接合型MOSFET600中，閘極襯墊電極85正下方之pn接合92(本體二極體91)之面積係相較於平面閘極型MOSFET500之閘極襯墊電極62正下方之pn接合65a(本體二極體65)之面積為大。為此，於本體二極體91之逆回復過程中，經由閘極襯墊電極85正 下方之p井領域86及p高濃度領域87，流入p通道領域75及p連接領域79之電洞67之量，係相較於平面閘極型MOSFET500為大。但是，此電洞67係於各p井領域86及各p高濃度領域87，較均等地分散流入，不會集中流入阻抗低之特定之p井領域86及p高濃度領域87。
但是，超接合型MOSFET600之p井領域86及p高濃度領域87係配置成條紋狀之故，電流(電洞67)之電流路徑之阻抗R會變大(參照圖11(b))。為此，超接合型MOSFET600之p井領域86之閘極襯墊電極85中央正下方部分之電位上昇會變大，閘極氧化膜77有產生絕緣破壞之疑慮。
對於超接合型MOSFET600之本體二極體91之逆回復動作之電洞67之動作加以說明。圖13係，顯示圖12之超接合型MOSFET600之本體二極體91之逆回復動作之說明圖。圖13(a-1)、13(a-2)中，顯示於本體二極體91流有順電流If之情形，圖13(b-1)、13(b-2)中，顯示於本體二極體91流有逆電流Ir之情形。又，於圖13(a-1)、13(b-1)中，顯示閘極襯墊電極85之正下方之載子之動作，於圖13(a-2)、13(b-2)中，顯示源極電極84之正下方之載子之動作。
如圖13(a-1)、13(a-2)所示，超接合型MOSFET600之本體二極體91順偏壓而流有順電流If之時，p柱72及n柱73中，蓄積有過剩之電洞67及電子68。另一方面，如圖13(b-1)、13(b-2)所示，本體二 極體91移轉至逆回復過程時，做為逆電流Ir，過剩之電洞67係流入p井領域86及p通道領域75，過剩之電子68係流入n汲極領域80。流入p井領域86及p高濃度領域87之電洞67係經由p井領域75及p連接領域79，流入源極電極84，流入p通道領域75之電洞67係經由連接孔83，流入源極電極84
於下述專利文獻1中，揭示具有形成溝渠構造之MOSFET之元件領域、導電領域及外周領域，元件領域外周端經由在導電領域附近具有向外之凸角部，可確保元件耐壓下，提升逆回復時之破壞耐量之裝置。
於下述專利文獻2，提案有在閘極襯墊電極正下方之p井領域之表面，藉由設置將p型之不純物高濃度添加之p連接領域，防止閘極絕緣膜之絕緣破壞之裝置。
於下述專利文獻3，提案有經由追加之離子植入，提高表層部之p型不純物濃度，藉由提高閘極襯墊電極下部之p井領域之導電性，防止閘極絕緣膜之絕緣破壞之裝置。
於下述專利文獻4，提案有在於從閘極襯墊電極正下方至源極電極正下方被設置之p井領域之源極電極正下方之部分，形成溝渠，於此溝渠填充鎢層，藉由連接此鎢層與源極電極，防止閘極絕緣膜之絕緣破壞之裝置。
即，於下述專利文獻2~4中，於配置於閘極襯墊電極之周圍之源極電極之端部，電性連接配置於閘極襯墊電極正下方之p井領域，於逆回復本體二極體時，藉 由抽出流入p井領域之過剩之電洞，防止閘極襯墊電極正下方之閘極絕緣膜之絕緣破壞。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2012-164879號公報
〔專利文獻2〕日本特許4962665號公報
〔專利文獻3〕日本特許4962664號公報
〔專利文獻4〕日本特開平5-343692號公報
於圖13所示超接合型MOSFET600之本體二極體91之逆回復過程中，產生流入閘極襯墊電極85正下方之p井領域86之電流(電洞67)、和流有此電流之電流路徑之阻抗之積所算出之大小之電壓。此本體二極體91之逆回復過程所產生之電壓，係令源極電極84之電位為基準之時，則在p井領域86之閘極襯墊電極85中央正下方之部分為最高。又，在本體二極體91之逆回復過程所產生之電壓，係施加於挾在配置於閘極襯墊電極85之正下方之鄰接p井領域86之間之部分之表面上之閘極氧化膜77、和配置於此閘極氧化膜77上之多晶矽閘極電極78。更且，於閘極氧化膜77中，除了在本體二極體91之逆回復過程所產生之電壓，還加上施加於多晶矽閘極電極 78之負之閘極電壓(例如-10V程度)之故，施加有高的電壓。
如此經由於閘極氧化膜77施加高電壓，閘極氧化膜77內部之電場超越閘極氧化膜77之絕緣破壞強度之時，閘極氧化膜77係產生絕緣破壞。圖14係，顯示圖13之以往超接合型MOSFET600之本體二極體91之逆回復動作之閘極氧化膜77之絕緣破壞處所之說明圖。如上所述，本體二極體91之逆回復過程所產生之電壓，在p井領域86之閘極襯墊電極85中央正下方之部分為最高之故，如圖14所示，閘極氧化膜77之絕緣破壞處所係在閘極襯墊電極85之中央正下方。閘極氧化膜77產生絕緣破壞時，多晶矽閘極電極78與p井領域86會短路，超接合型MOSFET600之閘極與源極成為短路狀態之故，超接合型MOSFET600係陷入動作不全之狀態。
此發明係為解決上述以往技術之問題點。提供可防止本體二極體之逆回復過程所產生之閘極絕緣膜之絕緣破壞的半導體裝置為目的。
為解決上述課題，達成本發明之目的，有關此發明之半導體裝置係具有以下之特徵。於前述第1之第1導電型半導體層之第1主面上，以延伸於水平於前述第1之第1導電型半導體層之第1主面方向之條紋狀之平面形狀，配置第1導電型柱與第2導電型柱交互重覆配置而 成之pn並列柱。於前述pn並列柱之對於前述第1之第1導電型半導體層側而言為相反側之表面，配置第2之第1導電型半導體層。於前述第2之第1導電型半導體層之內部，以延伸於水平於前述第1之第1導電型半導體層之第1主面方向之條紋狀之平面形狀，配置第2導電型通道領域。前述第2導電型通道領域係將前述第2之第1導電型半導體層貫通於深度方向，接觸於前述第2導電型柱。於前述第2之第1導電型半導體層之內部，前述第2導電型通道領域，係以平行於延伸成條紋狀之第1方向之條紋狀之平面形狀，配置第2導電型井領域。前述第2導電型井領域係將前述第2之第1導電型半導體層貫通於深度方向，接觸於前述第2導電型柱。前述第2導電型井領域之前述第1方向之一方之端部，係連結於前述第2導電型通道領域之前述第1方向之一方之端部。於前述第2導電型通道領域之內部，配置第1導電型源極領域。於前述第2導電型通道領域之內部之較前述第1導電型源極領域內側，以延伸於前述第1方向之直線狀之平面形狀，配置第2導電型連接領域。前述第2導電型連接領域係接觸於第1導電型源極領域。於前述第2導電型井領域之內部，以延伸於前述第1方向之直線狀之平面形狀，配置第2導電型高濃度領域。前述第2導電型高濃度領域之前述第1方向之一方之端部，係連結於前述第2導電型連接領域之前述第1方向之一方之端部。於前述第2導電型通道領域之挾於前述第1導電型源極領域與前述第2之第1導電型半 導體層部分之表面上，跨在前述第2之第1導電型半導體層上，經由閘極絕緣膜，配置第1之閘極電極。前述第1之閘極電極之表面，配置層間絕緣膜。於前述層間絕緣膜上，配置源極電極。前述源極電極，係隔著前述層間絕緣膜之連接孔，連接於前述第2導電型通道領域及前述第1導電型源極領域。和於前述層間絕緣膜上之挾著前述層間絕緣膜在對向於前述第2導電型井領域及前述第2導電型高濃度領域之位置，與前述源極電極分開地，配置閘極襯墊電極。前述閘極襯墊電極，係電性連接於前述第1之閘極電極。於前述第1之第1導電型半導體層之第2主面上，配置第1導電型汲極領域。汲極電極係連接於前述第1導電型汲極領域。前述第2導電型井領域之與前述第1方向正交之第2方向之寬度係較前述第2導電型通道領域之前述第2方向之寬度為廣。
又，有關此發明之半導體裝置係於上述發明中，更具有以下之特徵。在挾於前述第2導電型井領域及前述第2之第1導電型半導體層之鄰接之前述第2導電型高濃度領域間之部分之表面上，隔著閘極絕緣膜，配置有第2之閘極電極。於前述第2之閘極電極之表面，配置前述層間絕緣膜。
又，有關此發明之半導體裝置係於上述發明中，更具有以下之特徵。於前述源極電極和前述閘極襯墊電極之間，配置第1之第2導電型延伸領域及第2之第2導電型延伸領域。前述第1之第2導電型延伸領域係由將 前述第2導電型通道領域延伸存在於前述第1方向之部分所成，將前述第2之第1導電型半導體層貫通於深度方向，接觸於前述第2導電型柱。前述第1之第2導電型延伸領域係，接觸於前述第2導電型井領域之前述第1方向之一方之端部，連結前述第2導電型通道領域與前述第2導電型井領域。前述第2之第2導電型延伸領域，係於前述第1之第2導電型延伸領域之內部，配置將前述第2導電型連接領域延伸於前述第1方向之部分所成。前述第2之第2導電型延伸領域係，接觸於前述第2導電型高濃度領域之前述第1方向之一方之端部，連結前述第2導電型連接領域與前述第2導電型高濃度領域。於挾於前述第1之第2導電型延伸領域及前述第2之第1導電型半導體層之鄰接之前述第2之第2導電型延伸領域間之部分之表面上，隔著閘極絕緣膜，配置第3之閘極電極。於前述第3之閘極電極之表面，配置前述層間絕緣膜。前述第3之閘極電極係連結前述第1之閘極電極與前述第2之閘極電極。
又，為解決上述課題，達成本發明之目的，有關此發明之半導體裝置係具有以下之特徵。於第1導電型漂移層之第1主面之表面層，以延伸於水平於前述第1導電型漂移層之第1主面方向之條紋狀之平面形狀，配置第2導電型通道領域。於前述第1導電型漂移層之第1主面之表面層，前述第2導電型通道領域以平行於延伸成條紋狀之第1方向之條紋狀之平面形狀，配置第2導電型井 領域。前述第2導電型井領域之前述第1方向之一方之端部，係連結於前述第2導電型通道領域之前述第1方向之一方之端部。於前述第2導電型通道領域之內部，配置第1導電型源極領域。於前述第2導電型通道領域之內部之較前述第1導電型源極領域內側，以延伸於前述第1方向之直線狀之平面形狀，配置第2導電型連接領域。前述第2導電型連接領域係接觸於第1導電型源極領域。於前述第2導電型井領域之內部，以延伸於前述第1方向之直線狀之平面形狀，配置第2導電型高濃度領域。前述第2導電型高濃度領域之前述第1方向之一方之端部，係連結於前述第2導電型連接領域之前述第1方向之一方之端部。於前述第2導電型通道領域之挾於前述第1導電型源極領域與前述第1導電型漂移層部分之表面上，隔著閘極絕緣膜，配置第1之閘極電極。前述第1之閘極電極之表面，配置層間絕緣膜。於前述層間絕緣膜上，配置源極電極。前述源極電極，係隔著前述層間絕緣膜之連接孔，連接於前述第2導電型通道領域及前述第1導電型源極領域。和於前述層間絕緣膜上之挾著前述層間絕緣膜在對向於前述第2導電型井領域及前述第2導電型高濃度領域之位置，與前述源極電極分開地，配置閘極襯墊電極。前述閘極襯墊電極，係電性連接於前述第1之閘極電極。於前述第1導電型漂移層之第2主面上，配置第1導電型汲極領域。汲極電極係連接於前述第1導電型汲極領域。前述第2導電型井領域之與前述第1方向正交之第2方向之寬度係較 前述第2導電型通道領域之前述第2方向之寬度為廣。
又，有關此發明之半導體裝置係於上述發明中，更具有以下之特徵。於挾於前述第2導電型井領域及前述第1導電型漂移層之鄰接之前述第2導電型高濃度領域間之部分之表面上，隔著前述閘極絕緣膜，配置第2之閘極電極。於前述第2之閘極電極之表面，配置前述層間絕緣膜。
又，有關此發明之半導體裝置係於上述發明中，更具有以下之特徵。於前述源極電極和前述閘極襯墊電極之間，配置第1之第2導電型延伸領域及第2之第2導電型延伸領域。前述第1之第2導電型延伸領域係由將前述第2導電型通道領域延伸存在於前述第1方向之部分所成。前述第1之第2導電型延伸領域係，接觸於前述第2導電型井領域之前述第1方向之一方之端部，連結前述第2導電型通道領域與前述第2導電型井領域。前述第2之第2導電型延伸領域，係於前述第1之第2導電型延伸領域之內部，配置將前述第2導電型連接領域延伸於前述第1方向之部分所成。前述第2之第2導電型延伸領域係，接觸於前述第2導電型高濃度領域之前述第1方向之一方之端部，連結前述第2導電型連接領域與第2導電型高濃度領域。於挾於前述第1之第2導電型延伸領域及前述第1導電型漂移層之鄰接之前述第2之第2導電型延伸領域間之部分之表面上，隔著前述閘極絕緣膜，配置第3之閘極電極。於前述第3之閘極電極之表面，配置前述層 間絕緣膜。前述第3之閘極電極係連結前述第1之閘極電極與前述第2之閘極電極。
又，有關此發明之半導體裝置，於上述發明中，前述第2導電型高濃度領域之前述第2方向之寬度係較前述第2導電型連接領域之前述第2方向之寬度為廣為特徵。
又，有關此發明之半導體裝置，於上述發明中，前述第2之閘極電極之前述第2方向之寬度係較前述第1之閘極電極之前述第2方向之寬度為廣為特徵。
又，有關於此發明之半導體裝置係於上述發明中，於挾著前述層間絕緣膜與前述閘極襯墊電極對向之部分整體，配置前述第2之閘極電極為特徵。
又，有關於此發明之半導體裝置係於上述發明中，前述第2之閘極電極係與前述第1之閘極電極電性絕緣為特徵。
又，有關此發明之半導體裝置，於上述發明中，前述pn並列柱係以平行於前述第1方向之條紋狀之平面形狀，重覆交互配置前述第1導電型柱與前述第2導電型柱為特徵。
根據上述發明時，於本體二極體之逆回復過程可使施加於第2導電型井領域之電壓最高之閘極襯墊電極中央正下方之部分的電壓變小。由此，可使施加於閘極襯墊電極正下方之閘極絕緣膜之電壓變小。
根據有關於此發明之半導體裝置，可發揮防止本體二極體之逆回復過程所產生之閘極絕緣膜之破壞的效果。
1‧‧‧超接合半導體基板
1a‧‧‧第1n層
1b‧‧‧第2n層
2‧‧‧p柱
3‧‧‧n柱
4‧‧‧pn並列柱
5‧‧‧p通道領域
5a，9a‧‧‧延伸處所
6‧‧‧n源極領域
7‧‧‧閘極氧化膜
8，8a，8b，8c‧‧‧多晶矽閘極電極
9‧‧‧p連接領域
10‧‧‧n汲極領域
11‧‧‧汲極電極
12‧‧‧層間絕緣膜
13‧‧‧連接孔
14‧‧‧源極電極
15‧‧‧閘極襯墊電極
16‧‧‧p井領域
17‧‧‧p高濃度領域
21‧‧‧本體二極體
22、23‧‧‧pn接合
30‧‧‧缺口
100，200，300，400‧‧‧半導體裝置
101‧‧‧超接合型MOSFET
W1‧‧‧p井領域之寬度
W2‧‧‧p高濃度領域之寬度
W3‧‧‧p通道領域之寬度
W4‧‧‧p連接領域之寬度
W5‧‧‧閘極襯墊電極之正下方之多晶矽閘極電極之寬度
W6‧‧‧源極電極之正下方之多晶矽閘極電極之寬度
〔圖1〕圖1係顯示有關於本發明之實施形態1之半導體裝置100之構成的平面圖。
〔圖2〕圖2係顯示圖1(b)之切斷線X1-X1、切斷線X2-X2及切斷線X3-X3之剖面構造的剖面圖。
〔圖3〕圖3係顯示本體二極體21之逆回復過程之閘極襯墊電極15中央正下方之電壓Vo及對於閘極襯墊電極15正下方之電流I之時間經過之波形，加以模擬之結果之特性圖。
〔圖4〕圖4係顯示有關於本發明之實施形態2之半導體裝置200之構成的剖面圖。
〔圖5〕圖5係顯示有關於本發明之實施形態3之半導體裝置300之構成的剖面圖。
〔圖6〕圖6係顯示有關於本發明之實施形態4之半導體裝置400之構成的剖面圖。
〔圖7〕圖7係顯示以往之平面閘極型MOSFET500之構成的平面圖。
〔圖8〕圖8係顯示圖7(b)之切斷線X1-X1、切斷 線X2-X2及切斷線X3-X3之剖面構造的剖面圖。
〔圖9〕圖9係，顯示圖8之平面閘極型MOSFET500之本體二極體65之逆回復動作之說明圖。
〔圖10〕圖10係顯示連接感應負荷M之反相器電路之動作說明圖。
〔圖11〕圖11係顯示以往超接合型MOSFET600之構成的平面圖。
〔圖12〕圖12係顯示圖11(b)之切斷線X1-X1、切斷線X2-X2及切斷線X3-X3之剖面構造的剖面圖。
〔圖13〕圖13係，顯示圖12之超接合型MOSFET600之本體二極體91之逆回復動作之說明圖。
〔圖14〕圖14係，顯示圖13之以往超接合型MOSFET600之本體二極體91之逆回復動作之閘極氧化膜77之絕緣破壞處所之說明圖。
以下，參照附件圖面，對於有關此發明之半導體裝置之適切實施形態詳細加以說明。於本說明書及附件圖面中，冠上n或p之層或領域中，各別表示電子或電洞為多數載子之意思。然而，於以下之實施形態之說明及附件圖面中，同一構成，則附上同一符號，省略重覆說明。以下之各實施形態中，雖以超接合型MOSFET為例加以說明，但非限定於MOSFET者，例如亦可適用絕緣閘極型雙極電晶體(IGBT：Insulated Gate Bipolar Transistor) 等。
實施形態1
對於有關實施形態1之半導體裝置，加以說明。圖1係顯示有關於本發明之實施形態1之半導體裝置100之構成的平面圖。圖2係顯示圖1(b)之切斷線X1-X1、切斷線X2-X2及切斷線X3-X3之剖面構造的剖面圖。圖1(a)中，顯示配置於超接合型半導體基板(半導體晶片)1之表面之源極電極14、閘極襯墊電極15及閘極流道15a之平面佈局，將交互重覆配置n型領域(n柱)與p型領域(p柱)之並列pn層(pn並列柱)4以虛線加以顯示。
於圖1(b)中，擴大顯示圖1(a)之矩形框A所包圍之部分。圖1(b)中，圖示省略配置於超接合半導體基板1之表面之閘極氧化膜(閘極絕緣膜)7、多晶矽閘極電極8及層間絕緣膜12，將連接孔13、源極電極14及閘極襯墊電極15以虛線加以顯示。圖2(a)中，顯示圖1(b)之切斷線X1-X1之剖面構造。圖2(b)中，顯示圖1(b)之切斷線X2-X2之剖面構造。圖2(c)中，顯示圖1(b)之切斷線X3-X3之剖面構造。在此，做為有關實施形態1之半導體裝置100，列舉以超接合型MOSFET101為例。
如圖1(a)所示，超接合型MOSFET101係於超接合半導體基板1之表面，具備以金屬(例如Al (鋁)-Si(矽)等)所形成之閘極襯墊電極15及以金屬(例如Al-Si等)所形成之源極電極14。閘極襯墊電極15係配置於活性領域之晶片之外周側。源極電極14係除了配置活性領域之閘極襯墊電極15之部分，幾乎配置於整面，例如包圍略矩形狀之閘極襯墊電極15之3邊。於閘極襯墊電極15中，連接包圍源極電極14之周圍而配置之閘極流道15a。於超接合型MOSFET101之最外周(晶片之最外周)，配置耐壓終端構造部。
如圖1(b)所示，於超接合半導體基板1，從源極電極14之正下方至閘極襯墊電極15之正下方，配置交互重覆配置p柱2與n柱3之pn並列柱4。p柱2與n柱3係以條紋狀之平面佈局加以配置。於源極電極14之正下方，於pn並列柱4上，配置p通道領域(第2導電型通道領域)5。複數之p通道領域5係例如pn並列柱4以平行於延伸成條紋狀之方向之條紋狀之平面佈局加以配置。於p通道領域5之內部，p通道領域5以平行於延伸成條紋狀之方向(以下為，第1方向(長度方向))之直線狀之平面佈局，配置n源極領域6及p連接領域9。
於閘極襯墊電極15之正下方，於pn並列柱4上，配置以平行於第1方向之條狀狀之平面佈局，配置p井領域(第2導電型井領域)16。於p井領域16之內部，以平行於第1方向之直線狀之平面佈局，配置p高濃度領域(第2導電型高濃度領域)17。閘極襯墊電極15之正下方之p井領域16及p高濃度領域17係各別隔著延 伸處所(第1、2之第2導電型延伸領域)5a、9a，連結(電性連接)於源極電極14正下方之p通道領域5及p連接領域9。即，p井領域16及p高濃度領域17係以各別連續於p通道領域5及p連接領域9之條紋狀之平面佈局加以配置。
延伸處所5a係平行延伸存在p通道領域5之閘極襯墊電極15側且第1方向之部分。延伸處所9a係平行延伸存在p連接領域9之閘極襯墊電極15側且第1方向之部分。p通道領域5及p連接領域9之各延伸處所5a、9a係於閘極襯墊電極15與源極電極14間之部分之正下方，以平行於第1方向之條紋狀之平面佈局，加以配置。圖1(b)之閘極襯墊電極15與源極電極14之間之部分係挾於顯示閘極襯墊電極15之外周之虛線、和顯示源極電極14之外周之虛線的部分。
圖2(a)中，係顯示在於與非對向於圖1(b)閘極襯墊電極15之源極電極14之一邊正交之方向(圖面橫方向)，切斷閘極襯墊電極15之切斷線X1-X1之剖面構造。如圖2(a)所示，於閘極襯墊電極15之正下方(pn並列柱4側)，於第1n層(第1之第1導電型半導體層)1a上(對於後述之n汲極領域(第1導電型汲極領域)10側相反側之表面上)，做為漂移層，配置交互重覆配置p柱(第2導電型柱)2與n柱(第1導電型柱)3之pn並列柱4。於pn並列柱4上，配置第2n層(第2之第1導電型半導體層)1b。於第2n層1b之內 部，在深度方向，在對向於各別pn並列柱4之各p柱2之位置，貫通第2n層1b，配置到達pn並列柱4之p柱2之p井領域16。鄰接之p井領域16間，則相互不接觸地加以隔離配置。
於p井領域16之內部，於基板表面側之表面層，選擇性配置較p井領域16不純物濃度高之p高濃度領域17。p井領域16係具有維持閘極襯墊電極15正下方之耐壓的機能。多晶矽閘極電極(第2之閘極電極)8a係橫亙於配置在鄰接之p井領域16內之p高濃度領域17間，隔著閘極氧化膜7加以配置。於多晶矽閘極電極8a之表面上，在於露出在多晶矽閘極電極8a間之p井領域16及p高濃度領域17之表面，配置層間絕緣膜12。於層間絕緣膜12之表面上，配置閘極襯墊電極15。
多晶矽閘極電極8a係，經由省略圖示之配線，電性連接於閘極襯墊電極15。在對於第1n層1a之pn並列柱4側相反側之表面層，配置n汲極領域10。超接合半導體基板1係從汲極側，順序層積n汲極領域10、第1n層1a、pn並列柱4及第2n層1b。配置連接於n汲極領域10之汲極電極11。於p井領域16及p柱2之p領域、和第2n層1b、n柱3及第1n層1a之n領域之界面(以粗線顯示之處所)，形成pn接合23。本體二極體21係以p高濃度領域17、p井領域16、p柱2、第1n層1a、及n汲極領域10所構成。
圖2(b)中，係顯示將圖1(b)之閘極襯墊 電極15與源極電極14間之部分，切斷成平行於切斷線X1-X1之切斷線X2-X2之剖面構造。如圖2(b)所示，於閘極襯墊電極15與源極電極14間之部分之正下方，於第1n層1a上，與閘極襯墊電極15之正下方相同地，順序配置pn並列柱4及第2n層1b。於第2n層1b之內部，在深度方向，在對向於pn並列柱4之各p柱2之位置，貫通第2n層1b，配置到達p柱2之延伸處所5a。於延伸處所5a之內部中，在基板表面側之表面層，選擇性配置延伸處所9a。
多晶矽閘極電極(第3之閘極電極)8b係橫亙於配置在鄰接之延伸處所5a內之延伸處所9a間，隔著閘極氧化膜7加以配置。於多晶矽閘極電極8b之表面上，在於露出在多晶矽閘極電極8b間之p通道領域5之延伸處所5a及p連接領域9之延伸處所9a之表面，配置層間絕緣膜12。在第1n層1a之對於pn並列柱4側之相反側，與閘極襯墊電極15之正下方同樣地，配置n汲極領域10之汲極電極11。
於閘極襯墊電極15與源極電極14之間，露出層間絕緣膜12。即，層間絕緣膜12之被覆多晶矽閘極電極8b之部分上，未形成閘極襯墊電極15及源極電極14。於p通道領域5之延伸處所5a及p柱2之p領域、和第2n層1b、n柱3及第1n層1a之n領域之界面(以粗線顯示之處所)，形成pn接合22。本體二極體21係以p連接領域9之延伸處所9a、p通道領域5之延伸處所 5a、p柱2、第1n層1a、及n汲極領域10所構成。
圖2(c)中，係顯示將圖1(b)之源極電極14晶片外周側之部分，切斷成平行於切斷線X1-X1之切斷線X3-X3之剖面構造。如圖2(c)所示，於源極電極14之正下方，於第1n層1a上，與閘極襯墊電極15之正下方相同地，順序配置pn並列柱4及第2n層1b。於第2n層1b之內部，在深度方向，在對向於pn並列柱4之p柱2之位置，貫通第2n層1b，配置到達p柱2之p通道領域5。於p通道領域5之內部，在基板表面側之表面層，各選擇形成n源極領域(第1導電型源極領域)6及p連接領域(第2導電型連接領域)9。
p連接領域9係在較n源極領域6之p通道領域5之內側，接觸n源極領域6地加以配置。p連接領域9之不純物濃度係較p通道領域5之不純物濃度為高。在配置於鄰接之p通道領域5之n源極領域6間，於挾在p通道領域5之n源極領域6與第2n層1b部分之表面上，隔著閘極氧化膜7，配置多晶矽閘極電極(第1之閘極電極)8c。於多晶矽閘極電極8c之表面上，配置層間絕緣膜12。於層間絕緣膜12之表面上，配置源極電極14。於層間絕緣膜12形成有連接孔13，隔著連接孔13，p連接領域9及n源極領域6則電性連接於源極電極14。
在第1n層1a之對於pn並列柱4側之相反側，與閘極襯墊電極15之正下方同樣地，配置n汲極領域10之汲極電極11。於p通道領域5及p柱2之p領 域、和第2n層1b、n柱3及第1n層1a之n領域之界面(以粗線顯示之處所)，形成pn接合22。本體二極體21係以p連接領域9、p通道領域5、p柱2、第1n層1a、及n汲極領域10所構成。
配置於閘極襯墊電極15之正下方之pn並列柱4、配置於閘極襯墊電極15與源極電極14間之部分之正下方之pn並列柱4，以及配置於源極電極14正下方相同之pn並列柱4係一體地加以形成。pn並列柱4之平面形狀為條紋狀。p通道領域5、p通道領域5之延伸處所5a、p井領域16之底面(汲極側之面)係接觸於pn並列柱4之p柱2。即，於p柱2上(源極側之表面上)，p柱2則在延伸成條紋狀之方向，以順序連結p通道領域5、p通道領域5之延伸處所5a及p井領域16之狀態加以配置。pn並列柱4係例如複數次重覆磊晶成長與選擇性之離子植入之組合而形成。
又，如圖1(b)所示，源極電極14正下方之p通道領域5，係經由p通道領域5之延伸處所5a，連結於閘極襯墊電極15之正下方之p井領域16。又，源極電極14正下方之p連接領域9，係經由p連接領域9之延伸處所9a，連接於閘極襯墊電極15之正下方之p高濃度領域17。閘極襯墊電極15之正下方之多晶矽閘極電極8a與源極電極14之正下方之多晶矽閘極電極8c係，經由多晶矽閘極電極8b，電性加以連接。
上述p通道領域5、p通道領域5之延伸處所 5a及p井領域16係例如以同一之光罩，同時經由離子植入加以形成。此離子植入係例如做為攙雜劑使用硼(B)，令硼摻雜量成為4×1013/cm2以上7×1013/cm2以下程度，令此等之p型領域之擴散深度成為3μm程度亦可。又，p連接領域9、p連接領域9之延伸處所9a及p高濃度領域17係以同一之光罩，經由離子植入加以形成。此離子植入係例如做為攙雜劑使用硼(B)，令硼摻雜量成為3×1015/cm2程度，令此等之p型領域之擴散深度成為1μm程度亦可。圖2中，模式性圖示n源極領域6、p連接領域9及p高濃度領域17，n源極領域6、p連接領域9及p高濃度領域17各別之擴散深度係為方便上圖示為具有深度。
n源極領域6係僅形成於源極電極14之正下方。其理由係如以下所述。令n源極領域6從源極電極14之正下方延伸存在至閘極襯墊電極15之正下方之時，於源極電極14與閘極襯墊電極15之間，露出層間絕緣膜12，從外部侵入之電荷，蓄積於此層間絕緣膜12之露出部，閘極電壓之臨限值(Vth)則局部下降。經由閘極電壓之臨限值(Vth)之下降，電流易於流動之故，半導體裝置則發熱，有破壞半導體裝置之疑慮。
圖1及圖2中，閘極襯墊電極15之正下方之p井領域16之寬度(與第1方向正交之第2方向(短方向)之寬度)W1及p高濃度領域17之寬度W2係較源極電極14正下方之p通道領域5之寬度W3及p連接領域9 之寬度W4，各別為寬(W1>W3、W2>W4)。由此，可減低經由p井領域16及p高濃度領域17流入源極電極14之電流(電洞流)I之電流路徑之阻抗R，可減低阻抗R所產生之電壓V。合計p井領域16及p高濃度領域17之阻抗R係相較於p柱2之阻抗，小了數十倍以上。由此，可防止本體二極體21之逆回復過程所產生之閘極氧化膜7之閘極襯墊電極15之正下方部分之絕緣破壞。
於上述電流I之電流路徑中，從閘極襯墊電極15之中央正下方至連接孔13之閘極襯墊電極15側端部之部分之阻抗(以下、稱電流路徑之阻抗)Ro，係以合計p井領域16及p高濃度領域17之阻抗R為主體。其理由係源極電極14與閘極襯墊電極15間之部分之正下方之p通道領域5及p連接領域9之各延伸處所5a、9a之長度(第1方向之寬度)為短，此部分之阻抗值非常小之故，可加以忽視的緣故。又，合計p井領域16及p高濃度領域17之阻抗R係幾乎反比於p井領域16之寬度W1及p高濃度領域17之寬度W2之寬度而變小。固定經由p井領域16及p高濃度領域17流入源極電極14之電流(以下，稱閘極襯墊電極15正下方之電流)I之時，電流I與阻抗R之乘積之電壓V，亦幾乎反比於p井領域16之寬度W1及p高濃度領域17之寬度W2之寬度而變小。
具體而言，例如令p井領域16之寬度W1成為12μm程度，令p通道領域5之寬度W3成為8μm程度，令p高濃度領域17之寬度W2成為6μm程度，令p 連接領域9之寬度W4成為4μm程度之時，從閘極襯墊電極15之中央正下方至連接孔13之閘極襯墊電極15側端部之部分之阻抗(電流路徑之阻抗)Ro，係相較於以往構造(p井領域86之寬度W1'=8μm、p高濃度領域87之寬度W2'=4μm)之相同部分，可減低30%之程度。所謂以往構造係閘極襯墊電極85之正下方之p井領域86之寬度W1'及p高濃度領域87之寬度W2'係各別與源極電極84正下方之p通道領域75之寬度W3'及p連接領域79之寬度W4'相等之超接合型MOSFET600(W1'=W3'、W2'=W4'：參照圖11，12)。
因此，經由本體二極體21之逆回復電流，可使p井領域16之閘極襯墊電極15中央正下方之部分所產生電壓(以下稱閘極襯墊電極15之中央正下之電壓)Vo減低30%程度，防止閘極氧化膜7之閘極襯墊電極15之正下方部分之絕緣破壞。結果，防止超接合型MOSFET101之閘極與源極之短路。然而，此閘極襯墊電極15之中央正下方之電壓Vo係以連接孔13之端部之電位為基準電壓。
於形成p井領域16及p通道領域5之時，將多晶矽閘極電極8a與多晶矽閘極電極8c使用於光罩之時，閘極襯墊電極15正下方之多晶矽閘極電極8a之寬度W5，係較源極電極14之正下方之多晶矽閘極電極8c之寬度W6為窄(W5<W6)。由此，可將閘極襯墊電極15之正下方之p井領域16之寬度W1及p高濃度領域17之 寬度W2，各別較源極電極14正下方之p通道領域5之寬度W3及p連接領域9之寬度W4為寬。又，閘極襯墊電極15之中央正下方之電壓Vo之減低寬度雖會變小，但p高濃度領域17之寬度W2與p連接領域9之寬度W4可幾乎為相同寬度(W2=W4)。
接著，對於關於上述實施形態1之超接合型MOSFET101之閘極襯墊電極15之中央正下方之電壓Vo加以檢驗。圖3係顯示本體二極體21之逆回復過程之閘極襯墊電極15中央正下方之電壓Vo(p井領域之電位)及對於閘極襯墊電極15正下方之電流I之時間經過之波形，加以模擬之結果之特性圖。此模擬係對於單位單元(p井領域16、p通道領域5之延伸處所5a、p通道領域5和p高濃度領域17、p連接領域9之延伸處所9a、p連接領域9及pn並列柱4所成處所)加以進行。閘極襯墊電極15正下方之p井領域16之長度(第1方向之寬度)係1mm程度，從p井領域16之中央至端部之長度係500μm程度。圖3中之點虛線係顯示以往之超接合型MOSFET600，實線係顯示有關於本發明之實施形態1之超接合型MOSFET101。
如圖3所示，相較於以往構造(點虛線)，本發明之構造(實線)之閘極襯墊電極15之中央正下方之電壓Vo係小30%程度，確認可防止閘極氧化膜7之絕緣破壞。於本發明中，經由將p井領域16相互分離配置，且使p井領域16之寬度W1較p通道領域5之寬度 W3為寬，可使電流路徑之阻抗Ro變低。為此，在各p井領域16間不純物濃度即使有所不均之時，以閘極襯墊電極15中央正下方部分，可防止閘極氧化膜7被絕緣破壞。
根據上述說明，根據實施形態1時，藉由使閘極襯墊電極正下方之p井領域之寬度，較源極電極正下方之p通道領域之寬度為寬，於本體二極體之逆回復過程，可使施加於p井領域之電壓最高之閘極襯墊電極中央正下方之部分的電壓變小。由此，可使施加於閘極襯墊電極正下方之閘極絕緣膜之電壓變小之故，可防止閘極氧化膜7被絕緣破壞。
實施形態2
接著，對於有關實施形態2之半導體裝置之構成，加以說明。圖4係顯示有關於本發明之實施形態2之半導體裝置200之構成的剖面圖。有關於實施形態2之半導體裝置200之平面佈局係與有關實施形態1之半導體裝置(圖1)相同。圖4中，顯示圖1(b)之切斷線X1-X1之剖面構造。此圖4係顯示圖2(a)之剖面構造之變形例。有關於實施形態2之半導體裝置與有關實施形態1之半導體裝置之不同點係不具備閘極襯墊電極15正下方之多晶矽閘極電極8a之部分。
於實施形態2中，雖無法將多晶矽閘極電極8a做為光罩形成p井領域16，於閘極襯墊電極15正下方 沒有多晶矽閘極電極8a之故，即使p井領域16之電壓上昇，閘極氧化膜7亦不會產生絕緣破壞。又，於閘極襯墊電極15之正下方，無多晶矽閘極電極8a之故，不會於閘極襯墊電極15正下方產生多晶矽閘極電極8a所造成之凹凸，閘極襯墊電極15之表面則被平坦化。由此，可使連接於閘極襯墊電極15之導線之超音波打線被良好地進行。p井領域16之形成中，例如使用新的光阻光罩等即可。
又，不設置閘極襯墊電極15與源極電極14間之部分之正下方之多晶矽閘極電極8b之構成亦可。然而，不具備閘極襯墊電極15之正下方之閘極氧化膜7之構成亦可。又，不設置閘極襯墊電極15與源極電極14間之部分之正下方之多晶矽閘極電極8b之時，不具備閘極襯墊電極15與源極電極14間之部分之正下方之閘極氧化膜7之構成亦可。
如以上說明，根據實施形態2時，亦可得與實施形態1相同的效果。
實施形態3
接著，對於有關實施形態3之半導體裝置之構成，加以說明。圖5係顯示有關於本發明之實施形態3之半導體裝置300之構成的剖面圖。有關於實施形態3之半導體裝置300之平面佈局係與有關實施形態1之半導體裝置(圖1)相同。圖5中，顯示圖1(b)之切斷線X1-X1之剖面 構造。此圖5係顯示圖2(a)之剖面構造之變形例。有關於實施形態3之半導體裝置與有關實施形態1之半導體裝置之不同點係使閘極襯墊電極15正下方之多晶矽閘極電極8a之大小(表面積)，與閘極襯墊電極15成為相同大小之部分。
實施形態3中，在閘極襯墊電極15之正下方全域，於複數之單位單元，配置1個多晶矽閘極電極8a。此時，雖無法將多晶矽閘極電極8a做為光罩形成p井領域16，於閘極襯墊電極15正下方，不會產生多晶矽閘極電極8a所造成之凹凸，閘極襯墊電極15之表面則被平坦化。由此，可使連接於閘極襯墊電極15之導線之超音波打線被良好地進行。p井領域16之形成中，與實施形態2同樣地，使用新的光阻光罩等即可。
如以上說明，根據實施形態3時，亦可得與實施形態1相同的效果。
實施形態4
接著，對於有關實施形態4之半導體裝置之構成，加以說明。圖6係顯示有關於本發明之實施形態4之半導體裝置400之構成的剖面圖。有關於實施形態4之半導體裝置400之平面佈局係與有關實施形態1之半導體裝置(圖1)相同。圖6中，顯示圖1(b)之切斷線X4-X4及切斷線Y-Y之剖面構造。圖6(a)中，顯示圖1(b)之切斷線Y-Y之剖面構造。圖6(b)中，顯示圖1(b)之切斷 線X1-X1之剖面構造。圖6(c)中，顯示圖1(b)之切斷線X4-X4之剖面構造。有關於實施形態4之半導體裝置與有關實施形態1之半導體裝置之不同點係電性切離配置於源極電極14正下方之多晶矽閘極電極8c、和配置於閘極襯墊電極15正下方之多晶矽閘極電極8a之部分。
例如，如圖6(a)所示，藉由在於閘極襯墊電極15之外周部正下方之多晶矽閘極電極8a，形成缺口30，電性切離配置於源極電極14正下方之多晶矽閘極電極8c和配置於閘極襯墊電極15正下方之多晶矽閘極電極8a。缺口30係例如為數μm程度之長度，無多晶矽閘極電極8a之處所。缺口30之長度可做種種之變更。放入缺口30時，閘極襯墊電極15之正下方之多晶矽閘極電極8a係成為浮動電位。由此，配置於閘極襯墊電極15正下方之p井領域16之電壓即使上昇，於閘極氧化膜7不施加電壓之故，閘極氧化膜7不會絕緣破壞。
於閘極襯墊電極15之正下方，未置入缺口30之處所中，如圖6(b)所示與實施形態1(圖2(a))相同，配置多晶矽閘極電極8a。另一方面，如圖6(c)所示，置入缺口30之處所中，藉由未配置多晶矽閘極電極8a，可使層間絕緣膜12平坦化。然而，圖6中，雖對於在p井領域16上之多晶矽閘極電極8a，置入缺口30之情形做了說明，只要電性切離多晶矽閘極電極8c和多晶矽閘極電極8a即可，於閘極襯墊電極15與源極電極14間之部分之正下方之多晶矽閘極電極8c置入缺口亦無 妨。。
又，適用實施形態3，在閘極襯墊電極15之正下方全域，配置與閘極襯墊電極15相同大小之1個多晶矽閘極電極8a亦可。
如以上說明，根據實施形態4時，亦可得與實施形態1相同的效果。
以上，本發明係不限於上述實施形態，在不超脫本發明要點之範圍內，可做種種之變更。例如，上述各實施形態中，雖以超接合型MOSFET為例加以說明，亦可適用如圖7、8所示之平面閘極型MOSFET，或超接合型IGBT、平面閘極型IGBT。又，上述各實施形態中，雖以pn並列柱之長度方向(pn並列柱延伸成條紋狀之方向)與p通道領域之長度方向(p通道領域延伸成條紋狀之方向)為平行之情形為例做了說明，但pn並列柱之長度方向與第2導電型通道領域之長度方向為正交亦可。又，各實施形態中，雖令第1導電型為n型，令第2導電型為p型，但本發明係令第1導電型為p型，令第2導電型為n型亦同樣可以成立。
〔產業上之可利用性〕
如以上所述，有關於本發明之半導體裝置係有用於超接合型MOS電晶體等之MOS型半導體裝置。

Claims (11)

  1. 一種半導體裝置，其特徵係具備：第1之第1導電型半導體層、和於前述第1之第1導電型半導體層之第1主面上，以延伸於水平於前述第1之第1導電型半導體層之第1主面方向之條紋狀之平面形狀，將第1導電型柱與第2導電型柱交互重覆配置而成之pn並列柱、和前述pn並列柱之配置於對於前述第1之第1導電型半導體層側而言為相反側之表面之第2之第1導電型半導體層、和於前述第2之第1導電型半導體層之內部，以延伸於水平於前述第1之第1導電型半導體層之第1主面方向之條紋狀之平面形狀加以配置，且將前述第2之第1導電型半導體層向深度方向貫通，接觸於前述第2導電型柱之第2導電型通道領域、和於前述第2之第1導電型半導體層之內部，以平行於前述第2導電型通道領域延伸成條紋狀之第1方向之條紋狀之平面形狀加以配置，將前述第2之第1導電型半導體層於深度方向貫通，接觸於前述第2導電型柱，且前述第1方向之一方之端部則連結於前述第2導電型通道領域之前述第1方向之一方之端部的第2導電型井領域、和配置於前述第2導電型通道領域之內部的第1導電型源極領域、和於前述第2導電型通道領域之內部之較前述第1導電型源極領域內側，以延伸於前述第1方向之直線狀之平面形狀加以配置，接觸於前述第1導電型源極領域的第2導電型連接領域、和於前述第2導電型井領域之內部，以延伸於前述第1方向之直線狀之平面形狀加以配置，且前述第1方向之一方之端部則連結於前述第2導電型連接領域之前述第1方向之一方之端部的第2導電型高濃度領域、和於前述第2導電型通道領域之挾於前述第1導電型源極領域與前述第2之第1導電型半導體層部分之表面上，跨在前述第2之第1導電型半導體層上，經由閘極絕緣膜加以配置的第1之閘極電極、和配置於前述第1之閘極電極之表面的層間絕緣膜、和配置於前述層間絕緣膜上，隔著前述層間絕緣膜之連接孔，連接於前述第2導電型通道領域及前述第1導電型源極領域的源極電極、和於前述層間絕緣膜上之挾著前述層間絕緣膜在對向於前述第2導電型井領域及前述第2導電型高濃度領域之位置，與前述源極電極遠離加以配置，電性連接於前述第1之閘極電極的閘極襯墊電極、和配置於前述第1之第1導電型半導體層之第2主面上的第1導電型汲極領域、和連接於前述第1導電型汲極領域的汲極電極；前述第2導電型井領域之與前述第1方向正交之第2方向之寬度係較前述第2導電型通道領域之前述第2方向之寬度為廣。
  2. 如申請專利範圍第1項之半導體裝置，其中，更具備：挾於前述第2導電型井領域及前述第2之第1導電型半導體層之鄰接之前述第2導電型高濃度領域間之部分之表面上，隔著閘極絕緣膜加以配置的第2之閘極電極、和配置於前述第2之閘極電極之表面的前述層間絕緣膜。
  3. 如申請專利範圍第2項之半導體裝置，其中，於前述源極電極和前述閘極襯墊電極之間，具備：由將前述第2導電型通道領域延伸在前述第1方向之部分所成，將前述第2之第1導電型半導體層向深度方向貫通，接觸於前述第2導電型柱，且接觸於前述第2導電型井領域之前述第1方向之一方之端部，連結前述第2導電型通道領域與前述第2導電型井領域的第1之第2導電型延伸領域、和於前述第1之第2導電型延伸領域之內部，配置將前述第2導電型連接領域延伸於前述第1方向之部分所成，接觸於前述第2導電型高濃度領域之前述第1方向之一方之端部，連結前述第2導電型連接領域與前述第2導電型高濃度領域的第2之第2導電型延伸領域、於挾於前述第1之第2導電型延伸領域及前述第2之第1導電型半導體層之鄰接之前述第2之第2導電型延伸領域間之部分之表面上，隔著閘極絕緣膜加以配置的第3之閘極電極、和配置於前述第3之閘極電極之表面的前述層間絕緣膜；前述第3之閘極電極係連結前述第1之閘極電極與前述第2之閘極電極。
  4. 一種半導體裝置，其特徵係具備：於第1導電型漂移層之第1主面之表面層，以延伸於水平於前述第1導電型漂移層之第1主面方向之條紋狀之平面形狀加以配置的第2導電型通道領域、和於前述第1導電型漂移層之第1主面之表面層，以平行於前述第2導電型通道領域延伸成條紋狀之第1方向之條紋狀之平面形狀加以配置，且前述第1方向之一方之端部則連結於前述第2導電型通道領域之前述第1方向之一方之端部的第2導電型井領域、和配置於前述第2導電型通道領域之內部的第1導電型源極領域、和於前述第2導電型通道領域之內部之較前述第1導電型源極領域內側，以延伸於前述第1方向之直線狀之平面形狀加以配置，接觸於前述第1導電型源極領域的第2導電型連接領域、和於前述第2導電型井領域之內部，以延伸於前述第1方向之直線狀之平面形狀加以配置，且前述第1方向之一方之端部則連結於前述第2導電型連接領域之前述第1方向之一方之端部的第2導電型高濃度領域、和於前述第2導電型通道領域之挾於前述第1導電型源極領域與前述第1導電型漂移層部分之表面上，經由閘極絕緣膜加以配置的第1之閘極電極、和配置於前述第1之閘極電極之表面的層間絕緣膜、和配置於前述層間絕緣膜上，隔著前述層間絕緣膜之連接孔，連接於前述第2導電型通道領域及前述第1導電型源極領域的源極電極、和於前述層間絕緣膜上之挾著前述層間絕緣膜在對向於前述第2導電型井領域及前述第2導電型高濃度領域之位置，與前述源極電極分開地加以配置，電性連接於前述第1之閘極電極的閘極襯墊電極、和配置於前述第1導電型漂移層之第2主面上的第1導電型汲極領域、和連接於前述第1導電型汲極領域的汲極電極；前述第2導電型井領域之與前述第1方向正交之第2方向之寬度係較前述第2導電型通道領域之前述第2方向之寬度為廣。
  5. 如申請專利範圍第4項之半導體裝置，其中，更具備：於挾於前述第2導電型井領域及前述第1導電型漂移層之鄰接之前述第2導電型高濃度領域間之部分之表面上，隔著前述閘極絕緣膜加以配置的第2之閘極電極、和配置於前述第2之閘極電極之表面的前述層間絕緣膜。
  6. 如申請專利範圍第5項之半導體裝置，其中，於前述源極電極和前述閘極襯墊電極之間，具備：由將前述第2導電型通道領域延伸在前述第1方向之部分所成，接觸於前述第2導電型井領域之前述第1方向之一方之端部，連結前述第2導電型通道領域與前述第2導電型井領域的第1之第2導電型延伸領域、和於前述第1之第2導電型延伸領域之內部，配置將前述第2導電型連接領域延伸於前述第1方向之部分所成，接觸於前述第2導電型高濃度領域之前述第1方向之一方之端部，連結前述第2導電型連接領域與前述第2導電型高濃度領域的第2之第2導電型延伸領域、於挾於前述第1之第2導電型延伸領域及前述第1導電型漂移層之鄰接之前述第2之第2導電型延伸領域間之部分之表面上，隔著前述閘極絕緣膜加以配置的第3之閘極電極、和配置於前述第3之閘極電極之表面的前述層間絕緣膜；前述第3之閘極電極係連結前述第1之閘極電極與前述第2之閘極電極。
  7. 如申請專利範圍第1~6項之任一項之半導體裝置，其中，前述第2導電型高濃度領域之前述第2方向之寬度係較前述第2導電型連接領域之前述第2方向之寬度為廣。
  8. 如申請專利範圍第2、3、5、6項之任一項之半導體裝置，其中，前述第2之閘極電極之前述第2方向之寬度係較前述第1之閘極電極之前述第2方向之寬度為窄。
  9. 如申請專利範圍第2、3、5、6項之任一項之半導體裝置，其中，於挾著前述層間絕緣膜與前述閘極襯墊電極對向之部分整體，配置前述第2之閘極電極。
  10. 如申請專利範圍第2或5項之半導體裝置，其中，前述第2之閘極電極係與前述第1之閘極電極電性絕緣。
  11. 如申請專利範圍第1~3項之任一項之半導體裝置，其中，前述pn並列柱係以平行於前述第1方向之條紋狀之平面形狀，重覆交互配置前述第1導電型柱與前述第2導電型柱。
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