JP2022143845A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の外周部及びその近辺の耐圧を上昇させる。【解決手段】高不純物濃度の第1の部分と第1の部分より不純物濃度が低く前記第1の部分上に設けられた第2の部分とを含むドリフト領域と、トレンチ間に設けられ第1の主電極と接続していないメサ部に設けられた第4半導体領域とを含み、第4半導体領域の下方にドリフト領域の第2の部分が設けられている。【選択図】図1
Description
本発明は、半導体装置に関し、特に、外周部及びその近辺の耐圧を上昇させることができる半導体装置に関する。
大電流のスイッチング動作を行うパワー半導体装置として、トレンチゲート型のパワーMOSFETが広く用いられている。特許文献1には、MOSFETのゲートトレンチ内にゲート電極の下にフィールドプレート電極を設けた半導体装置が開示される。この装置によれば、ドリフト領域の不純物濃度を高めることができるため、オン抵抗を低減することができる。また、ゲート電極の下にフィールド電極を設けているので、ゲート入力電荷量Qgを高めることができる。さらに、MOSFETの周りの外周領域にはトレンチ内にフィールド電極を設けたトレンチ外周構造を設ける構造が開示される。
特許文献1に開示された装置においては、特許文献1の図1に示す如く、外周領域300に複数のトレンチ110を有する。複数のトレンチ110の内部には、フィールドプレート電極130が設けられる。活性領域200に設けられたトレンチ100内部には、補助電極50及びゲート電極60が設けられている。
特許文献1に開示された装置においては、特許文献1の図1に示す如く、外周領域300に複数のトレンチ110を有する。複数のトレンチ110の内部には、フィールドプレート電極130が設けられる。活性領域200に設けられたトレンチ100内部には、補助電極50及びゲート電極60が設けられている。
しかしながら、特許文献1に開示された装置においては、P型埋込層内の空乏層が広がり難く、耐圧を十分に確保出来ない場合がある。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、半導体装置の外周部及びその近辺の耐圧を上昇させることができる半導体装置を提供することにある。
上記課題を解決するため、1または複数の実施形態に係る半導体装置は、高不純物濃度の第1の部分と前記第1の部分より不純物濃度が低く前記第1の部分上に設けられた第2の部分とを含む第1導電型の第1半導体領域と、前記第1半導体領域の上部に設けられた第2導電型の第2半導体領域と、前記第2半導体領域の上部に設けられた第1導電型の第3半導体領域と、前記第1半導体領域および前記第2半導体領域と電気的に接続する第1の主電極と、前記第1半導体領域の第1と第2の部分との界面より下方までの深さであって、側面に前記第3半導体領域を有するように活性領域内に形成された複数の第1のトレンチと、前記第1と第2の部分との界面より下方までの深さであって、前記活性領域の外側の外周領域に設けられた第2のトレンチと、前記第1と第2の部分との界面より下方までの深さであって、前記第2のトレンチとの外側に設けられた第3のトレンチと、前記第2と第3のトレンチの間の半導体領域を含み、前記第1の主電極と接続していないメサ部と、前記第1のトレンチの内部に設けられた第1の絶縁層と、
前記第2のトレンチの内部に設けられた第2の絶縁層と、前記第3のトレンチの内部に設けられた第3の絶縁層と、前記第1のトレンチの前記第1の絶縁層内部に設けられた第1のフィールドプレートと、前記第2のトレンチの前記第2の絶縁層内部に設けられた第2のフィールドプレートと、前記第3のトレンチの前記第3の絶縁層内部に設けられた第3のフィールドプレートと、前記第1のフィールドプレートの上方であって前記第1の絶縁層の内部に設けられたゲート電極と前記メサ部に設けられた第2導電型の第4半導体領域とを含み、前記第4半導体領域の下方に前記第1半導体領域の第2の部分が設けられていることを特徴とする。
前記第2のトレンチの内部に設けられた第2の絶縁層と、前記第3のトレンチの内部に設けられた第3の絶縁層と、前記第1のトレンチの前記第1の絶縁層内部に設けられた第1のフィールドプレートと、前記第2のトレンチの前記第2の絶縁層内部に設けられた第2のフィールドプレートと、前記第3のトレンチの前記第3の絶縁層内部に設けられた第3のフィールドプレートと、前記第1のフィールドプレートの上方であって前記第1の絶縁層の内部に設けられたゲート電極と前記メサ部に設けられた第2導電型の第4半導体領域とを含み、前記第4半導体領域の下方に前記第1半導体領域の第2の部分が設けられていることを特徴とする。
上記構成によれば、半導体装置の外周部及びその近辺の耐圧を上昇させることができる半導体装置を提供することできる。
図面を参照しながら、1または複数の実施形態について詳細に説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付す場合がある。図面の記載は模式的なものであり、厚みと寸法の関係、各層の厚みの比率等は一例であり、発明の技術思想を限定するものではない。また、図面相互間においても互いの寸法の関係や比率が異なる場合がある。以下の実施形態では、第1導電型がn型、第2導電型がp型の場合について例示的に説明するが、導電型を逆の関係に選択して、第1導電型がp型、第2導電型がn型の場合としてもよい場合がある。以下の説明で、部材の位置関係を説明する際に、「上部」、「下部」、「右側」、「左側」等は参照する図面の向きに基づいて必要に応じて使用されるが、発明の技術思想を限定するものではない。また、「上部」、「下部」、「右側」、「左側」等の説明は部材が接していなくて用いられる場合がある。
図1は、1または複数の実施形態に係る半導体装置の一部を示す断面図である。この半導体装置は、活性領域にトレンチ101が設けられる。さらに、活性領域を取り囲む外周領域において、トレンチ101と並行してトレンチ102、トレンチ102の外側にトレンチ102と並行してトレンチ103が設けられる。トレンチ101、102、103は、同一の材質でもよい。図1において、トレンチ101は右側から3本、トレンチ102はトレンチ101の左側に1本、トレンチ103はトレンチ102の左側に1本、後述のトレンチ104はトレンチ103の左側に1本配置されているが、便宜的に示すものであり、各々のトレンチの数は図1で示すものに限定されるものではない。
実施形態の半導体装置は、平面的に見て、複数のトレンチ101の一部または全部を含む活性領域と、活性領域の周囲を囲む外周領域において並行して設けられたトレンチ102、103を含む。また、トレンチ103の周りを全体として外周トレンチ104が取り囲んでいる。
実施形態の半導体装置は、平面的に見て、複数のトレンチ101の一部または全部を含む活性領域と、活性領域の周囲を囲む外周領域において並行して設けられたトレンチ102、103を含む。また、トレンチ103の周りを全体として外周トレンチ104が取り囲んでいる。
図1で示す半導体装置は、ドレイン電極112と電気的に接続したドレイン領域116の上にドリフト領域113が設けられる。ドリフト領域113はドレイン領域116よりも不純物濃度が低いドリフト領域113の第1の部分113Aが設けられている。更に、第1の部分113A上にあって第1の部分113Aよりも不純物濃度が低いドリフト領域113の第2の部分113Bが設けられており、第1の部分113Aと第2の部分113Bとの界面113Cが設けられている。
ドリフト領域113上にはベース領域114が設けられる。トレンチ101,102、及び103のトレンチの底部は界面113Cよりも下方に設けられている。これらのトレンチの内部には、絶縁層133が充填される。トレンチ101,102に設けられた絶縁層133の内側には、フィールドプレート135及びフィールドプレート135と離間したゲート電極137が設けられる。フィールドプレート135は各トレンチ101,102の下部に、ゲート電極137は各トレンチ101,102の上部に設けられている。トレンチ101はベース領域114を貫通している。トレンチ101の開口部側にソース領域115が設けられている。トレンチ101とトレンチ102の間のトレンチ開口部側の半導体領域にはソース領域115が設けられておらず、ベース領域114が設けられており、ベース領域114がソース電極111と電気的に接続している。
トレンチ103に設けられた絶縁層133の内側には、フィールドプレート136が設けられるが、トレンチ103の上部にゲート電極137が設けられていない。図1において、フィールドプレート136の上面はフィールドプレート135の上面からゲート電極137の上面のある高さまでの範囲内で記載されており、フィールドプレート136はトレンチ103の下部だけでなく上部まで延伸するように設けられている。しかし、フィールドプレート136はトレンチ101のフィールドプレート135と同様にトレンチ103の下部だけ設けられていても良く、その場合、トレンチ103の上部はゲート電極137の代わりに絶縁層133で埋まっていても良い。
トレンチ104に設けられた絶縁層133の内側には、フィールドプレート136が設けられるが、トレンチ104の上部にゲート電極137が設けられていない。図1において、フィールドプレート136の上面はフィールドプレート135の上面からゲート電極137の上面のある高さまでの範囲内で記載されており、フィールドプレート136はトレンチ103の下部だけでなく上部まで延伸するように設けられている。しかし、フィールドプレート136はトレンチ101のフィールドプレート135と同様にトレンチ103の下部だけ設けられていても良く、その場合、トレンチ103の上部はゲート電極137の代わりに絶縁層133で埋まっていても良い。図1の半導体装置においてトレンチ104は1本しか設けていないが、トレンチ104及びトレンチ104内のフィールドプレート136が複数設けられていても良い。
トレンチ102とトレンチ103の間のトレンチ開口部側の半導体領域、トレンチ103とトレンチ104の間のトレンチ開口部側の半導体領域にはベース領域114よりも不純物濃度が低い耐圧改善領域120が設けられている。ただし、トレンチ102とトレンチ103の間の耐圧改善領域120と、トレンチ103とトレンチ104の間の耐圧改善領域120とは設けられていなくても良い。
ここで、ドリフト領域113は、第1導電型半導体でもよく、ベース領域114は第2導電型半導体でもよく、ソース領域115は第1導電型半導体でもよく、ドレイン領域116は第1導電型半導体でもよく、耐圧改善領域120は第2導電型半導体でもよい。なお、トレンチ102とトレンチ103間並びにトレンチ103とトレンチ104間には、ソース領域115は設けられていない。
また、ドリフト領域113の第1の部分113Aと第2の部分113Bとの界面113Cは、フィールドプレート136が設けられている高さの範囲内であることが望ましい。これにより、オン抵抗が低く、耐圧が高い半導体装置を提供することができる。
また、ベース領域114が設けられていないドリフト領域113の一部の領域、トレンチ103内のフィールドプレート136、ゲート電極137及びベース領域114の上部には、層間絶縁膜117が設けられる。層間絶縁膜117上部には、ソース電極111が設けられる。ここで、ソース電極111は、ソース領域115、ベース領域114、及びフィールドプレート135と電気的に接続される。フィールドプレート136はソース電極111と電気的に接続されても良いが、フローティング電位でも良い。ソース電極111の上部には、保護膜119が設けられる。
ここで、ソース電極111が電気的に接続していないトレンチ102とトレンチ103で挟まれた半導体領域(メサ領域121)には、埋込層118が設けられている。また、トレンチ104の半導体装置の端部(トレンチ104から見てトレンチ101と反対側。図1において左側)側にも埋込層118が設けられている。埋込層118はフローティング電位となっており、第2導電型半導体でもよい。
メサ領域121の埋込層118の下には
ドリフト領域113の第2の部分113Bが設けられている。これにより、半導体装置に逆バイアスが印加された時、埋込層118内の空乏層が広がりやすくなり、埋込層118と埋込層118の下に設けられたドリフト領域113の第2の部分113BとのPNジャンクションによる電界緩和効果が高まり、半導体装置の耐圧を向上することができる。
ドリフト領域113の第2の部分113Bが設けられている。これにより、半導体装置に逆バイアスが印加された時、埋込層118内の空乏層が広がりやすくなり、埋込層118と埋込層118の下に設けられたドリフト領域113の第2の部分113BとのPNジャンクションによる電界緩和効果が高まり、半導体装置の耐圧を向上することができる。
一方、埋込層118がドリフト領域113の表面よりも下方に形成されるよう、埋込層118の上面はゲート電極137の底部の高さよりも下側にあることが望ましい。さらに、埋込層118の底部はフィールドプレート136の上面よりも下側にあることが望ましい。埋込層118と埋込層118の下に設けられた第2の部分113BとのPNジャンクションによる空乏層の広がりがより下方まで広がり、半導体装置の耐圧を向上することができる。
なお、図1においてメサ領域121の埋込層118の上側にはドリフト領域113の第2の部分113Bが設けられているが、ドリフト領域113の第2の部分113Bの代わりに耐圧改善領域120が設けられ、埋込層118と耐圧改善領域120が接続しても良い。また、トレンチ102又はトレンチ103が複数本隣接して設けられている場合、トレンチ102とトレンチ103で挟まれた半導体領域(メサ領域121)がトレンチ102とトレンチ102で挟まれた半導体領域(メサ領域)並びにトレンチ103とトレンチ103で挟まれた半導体領域(メサ領域)においてメサ領域103と同様に埋込層118が設けられていてもよい。
また、埋込層118と接するトレンチ102とトレンチ103との間隔(メサ領域103の幅)は活性領域のトレンチ101の間隔より広くしても良い。
また、トレンチ102とトレンチ103の少なくとも何れかが複数本設けられている場合、半導体装置の端部に向かって、段階的にトレンチの間隔より広くしても良い。
また、トレンチ102とトレンチ103の少なくとも何れかが複数本設けられている場合、半導体装置の端部に向かって、段階的にトレンチの幅が狭くトレンチの深さが浅くなっても良い。また、埋込層118の厚み又は不純物濃度が半導体装置の端部に向かって、段階的に薄くなっても良い。例えば、図2で示す半導体装置は、トレンチ103がトレンチ103Aとトレンチ103Aよりもトレンチ幅が狭くトレンチ深さが浅いトレンチ103Bの2本の例である。図2で示す半導体装置によると、トレンチ102とトレンチ103Aとの間の埋込層118Aの厚さは、トレンチ103Aとトレンチ103Bとの間の埋込層118Bの厚さよりも厚くなっている。さらにトレンチトレンチ103Aとトレンチ103Bとの間の埋込層118Bの厚さは、トレンチ103Bとトレンチ104との間の埋込層118Cの厚さよりも厚くなっている。トレンチ102とトレンチ103Aとの間の埋込層118Aの不純物濃度は、トレンチ103Aとトレンチ103Bとの間の埋込層118Bの不純物濃度よりも高くなっている。さらにトレンチトレンチ103Aとトレンチ103Bとの間の埋込層118Bの不純物濃度は、トレンチ103Bとトレンチ104との間の埋込層118Cの不純物濃度よりも高くなっている。これにより、半導体装置に広がる空乏層がなだらかとなり、半導体装置の耐圧を向上することができる。
また、埋込層118Bを含むメサ領域の上部には耐圧改善領域120が設けられていない。同様に、トレンチ102とトレンチ103Aとの間のメサ部、並びにトレンチ103Aとトレンチ103Bとの間のメサ部に耐圧改善領域120が設けられているが、耐圧改善領域120の代わりに第2の部分113Bが形成されていても良い。
また、トレンチ102とトレンチ103の少なくとも何れかが複数本設けられている場合、半導体装置の端部に向かって、段階的にトレンチの間隔より広くしても良い。
また、トレンチ102とトレンチ103の少なくとも何れかが複数本設けられている場合、半導体装置の端部に向かって、段階的にトレンチの幅が狭くトレンチの深さが浅くなっても良い。また、埋込層118の厚み又は不純物濃度が半導体装置の端部に向かって、段階的に薄くなっても良い。例えば、図2で示す半導体装置は、トレンチ103がトレンチ103Aとトレンチ103Aよりもトレンチ幅が狭くトレンチ深さが浅いトレンチ103Bの2本の例である。図2で示す半導体装置によると、トレンチ102とトレンチ103Aとの間の埋込層118Aの厚さは、トレンチ103Aとトレンチ103Bとの間の埋込層118Bの厚さよりも厚くなっている。さらにトレンチトレンチ103Aとトレンチ103Bとの間の埋込層118Bの厚さは、トレンチ103Bとトレンチ104との間の埋込層118Cの厚さよりも厚くなっている。トレンチ102とトレンチ103Aとの間の埋込層118Aの不純物濃度は、トレンチ103Aとトレンチ103Bとの間の埋込層118Bの不純物濃度よりも高くなっている。さらにトレンチトレンチ103Aとトレンチ103Bとの間の埋込層118Bの不純物濃度は、トレンチ103Bとトレンチ104との間の埋込層118Cの不純物濃度よりも高くなっている。これにより、半導体装置に広がる空乏層がなだらかとなり、半導体装置の耐圧を向上することができる。
また、埋込層118Bを含むメサ領域の上部には耐圧改善領域120が設けられていない。同様に、トレンチ102とトレンチ103Aとの間のメサ部、並びにトレンチ103Aとトレンチ103Bとの間のメサ部に耐圧改善領域120が設けられているが、耐圧改善領域120の代わりに第2の部分113Bが形成されていても良い。
以上説明した通り、上記の1または複数の実施形態においては、ことにより、耐圧を向上させることができる。
上述の1または複数の実施例はMOSFET (Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulate Gate Bipolar Transistor)を含む半導体装置に適用可能である。
上記のように実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものではなく、当業者は様々な代替実施形態、実施例及び運用技術が明らかとなろう。このように、本発明はここでは記載されていない様々な実施形態等を含む。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によって定められるものである。
本発明は、特にパワー半導体装置に適用可能である。
101,102,103,104 トレンチ
111 ソース電極
112 ドレイン電極
113 ドリフト領域
114 ベース領域
115 ソース領域
116 ドレイン領域
117 層間絶縁膜
118 埋込層
119 保護膜
120 耐圧改善領域
121 メサ領域
133 絶縁層
135,136 フィールドプレート
137 ゲート電極
111 ソース電極
112 ドレイン電極
113 ドリフト領域
114 ベース領域
115 ソース領域
116 ドレイン領域
117 層間絶縁膜
118 埋込層
119 保護膜
120 耐圧改善領域
121 メサ領域
133 絶縁層
135,136 フィールドプレート
137 ゲート電極
Claims (5)
- 高不純物濃度の第1の部分と前記第1の部分より不純物濃度が低く前記第1の部分上に設けられた第2の部分とを含む第1導電型の第1半導体領域と、
前記第1半導体領域の上部に設けられた第2導電型の第2半導体領域と、
前記第2半導体領域の上部に設けられた第1導電型の第3半導体領域と、
前記第1半導体領域および前記第2半導体領域と電気的に接続する第1の主電極と、
前記第1半導体領域の第1と第2の部分との界面より下方までの深さであって、側面に前記第3半導体領域を有するように活性領域内に形成された複数の第1のトレンチと、
前記第1と第2の部分との界面より下方までの深さであって、前記活性領域の外側の外周領域に設けられた第2のトレンチと、
前記第1と第2の部分との界面より下方までの深さであって、前記第2のトレンチとの外側に設けられた第3のトレンチと、
前記第2と第3のトレンチの間の半導体領域を含み、前記第1の主電極と接続していないメサ部と、
前記第1のトレンチの内部に設けられた第1の絶縁層と、
前記第2のトレンチの内部に設けられた第2の絶縁層と、
前記第3のトレンチの内部に設けられた第3の絶縁層と、
前記第1のトレンチの前記第1の絶縁層内部に設けられた第1のフィールドプレートと、
前記第2のトレンチの前記第2の絶縁層内部に設けられた第2のフィールドプレートと、
前記第3のトレンチの前記第3の絶縁層内部に設けられた第3のフィールドプレートと、
前記第1のフィールドプレートの上方であって前記第1の絶縁層の内部に設けられたゲート電極と
前記メサ部に設けられた第2導電型の第4半導体領域とを含み、
前記第4半導体領域の下方に前記第1半導体領域の第2の部分が設けられていることを特徴とする半導体装置。 - 前記第1と第2の部分との界面は前記第2のフィールドプレート電極がある高さの範囲内であることを特徴とする請求項1に記載の半導体装置。
- 前記第4半導体領域の上面は前記ゲート電極の底部の高さよりも下側にあることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2と第3のトレンチとの間隔は前記第1のトレンチの間隔より広いことを特徴とする請求項1乃至請求項3の何れか1項に記載の半導体装置。
- 前記第3のトレンチの外側に複数の外周トレンチが設けられており、
複数の外周トレンチのトレンチは幅が徐々に狭く、且つ浅く設けられていることを特徴とする請求項1乃至請求項4の何れか1項に記載の半導体装置。
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