JP2015084410A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 246
- 230000000149 penetrating effect Effects 0.000 claims abstract description 8
- 239000011229 interlayer Substances 0.000 claims description 34
- 230000002829 reductive effect Effects 0.000 abstract description 43
- 239000000758 substrate Substances 0.000 abstract description 30
- 239000010410 layer Substances 0.000 description 69
- 230000015556 catabolic process Effects 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 238000000059 patterning Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000004088 simulation Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
Abstract
Description
ーMOSFETや絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transis
tor:IGBT)等が使用されている。こうしたスイッチング素子においては、半導体基
板に形成された溝(トレンチ)中に絶縁膜及びゲート電極を形成したトレンチゲート型の
ものが用いられる。IGBTにおける溝の幅は、通常は1μm以下程度に設定される(例
えば特許文献1参照。)。
る。図6において、半導体基板180においては、ドレイン層となるn+層181の上に
、n−層182、p−層183が順次形成されている。半導体基板180の表面側には、
p−層183を貫通する溝185が形成されている。溝185は、図6における紙面と垂
直方向に延伸して平行に複数(図示された範囲では4つ)形成されている。各々の溝18
5の内面には酸化膜186が一様に形成された上で、ゲート電極187が溝185を埋め
込むように形成されている。
+層188が形成されている。半導体基板180の表面には、ソース電極189が形成さ
れている。一方、半導体基板180の裏面全面には、n+層181と接触してドレイン電
極190が形成されている。一方、半導体基板180の表面側においては層間絶縁膜19
1が溝185を覆うように形成されているため、ソース電極189は、n+層188とp
−層183の両方に接触し、ゲート電極187とは絶縁される。図6に示された範囲外の
表面側において、例えば溝185の延伸方向(紙面垂直方向)の端部側で全てのゲート電
極187は接続され、共通のゲート配線に接続される。また、 図6に示された範囲内で
はソース電極189は表面全面に形成されているが、表面側では、このゲート配線とソー
ス電極189とは分離して形成される。このため、溝185毎に、ゲート配線(ゲート電
極187)に印加された電圧によって溝185の側面におけるp−層183でチャネルが
形成され、半導体装置110がオンする。すなわち、ゲート電極187に印加する電圧に
よって、ソース電極189とドレイン電極190との間の電流のスイッチング制御をする
ことができる。溝185毎に形成されたチャネルは全て並列に接続されているために、ソ
ース電極189とドレイン電極190間に大電流を流すことができる。
様の構造を適用することができる。この場合、例えば、半導体基板180の下層にp層(
コレクタ層)を配置し、裏面電極がコレクタ層と接触した構造とすることができる。つま
り、裏面電極はコレクタ電極として機能する。
さくする必要がある。図6の構造においては、帰還容量Crssはゲート電極187とド
レイン電極190間の容量となり、入力容量Cissは、ゲート電極187とソース電極
189間の容量と帰還容量Crssとの和となる。ここで、図6の構造においては、溝1
85の底部の酸化膜186を介した容量が存在するため、帰還容量Crssを小さくする
ことが困難である。酸化膜186を厚くすることによって帰還容量Crssを小さくする
ことができることは明らかである。しかし、動作速度以外の半導体装置の特性も酸化膜1
86の厚さに大きく依存するため、酸化膜186の厚さは、通常は動作速度以外において
所望の特性が得られるように設定される。このため、層間絶縁膜191とは異なり、酸化
膜186は、半導体層(p−層183等)との間の界面特性が特に良好となる熱酸化によ
って薄く形成される。この場合、帰還容量Crssを低減することは困難である。
に厚くする構造が検討されている。また、溝185の底部にゲート電極187、酸化膜1
86とそれぞれ同様の構成をもつ第1半導体層、第1酸化膜を設け、その上に上記のゲー
ト電極187、酸化膜186を形成した構成が検討されている。
構造では、チャネルが形成される部分である溝185の側面におけるp−層183上(側
面)の酸化膜186を薄くされるため、動作速度以外においても良好な特性の半導体装置
を得ることができる。
は、熱酸化工程では一様に酸化が進むため、溝の側面の絶縁膜を薄く保ったままで溝の底
面においてのみ局所的に厚い絶縁膜を形成することは実際には困難である。このため、局
所的に厚い絶縁膜を形成するためには、例えば、形成された絶縁膜を局所的に残存させる
エッチングを行い、その後で再度熱酸化を行うという工程、あるいは更にこうした工程を
複数回繰り返すことが必要となり、その製造工程が複雑となった。また、溝の底部に第1
半導体層、第1絶縁膜を設けた上に周知のトレンチゲート構造を有する構造は、溝内の構
造を形成するための工程が別途必要となり、やはりその製造工程が複雑となった。このよ
うに、製造工程が複雑となるため、上記の構造を採用する場合には、半導体装置を低コス
トで製造することは困難であった。すなわち、帰還容量Crssが低減されたトレンチゲ
ート型の半導体装置を安価に製造することは困難であった。
願人によって見出された。しかし、溝の幅を広げた構造のIGBTでは、帰還容量Crs
sが増大するという問題があった。
還容量が低減されたトレンチゲート型の半導体装置を提供することを目的とする。
域の上に配置された第2導電型の第2半導体領域と、(ウ)第2半導体領域の上に配置さ
れた第1導電型の第3半導体領域と、(エ)第3半導体領域の上に配置された複数の第2
導電型の第4半導体領域と、(オ)第4半導体領域の上面から延伸して第4半導体領域及
び第3半導体領域を貫通して第2半導体領域まで達する溝の内壁上にそれぞれ配置された
絶縁膜と、(カ)溝の側面において絶縁膜の第3半導体領域の側面に対向する領域上に配
置された制御電極と、(キ)第1半導体領域と電気的に接続する第1の主電極と、(ク)
第4半導体領域と電気的に接続する第2の主電極と、(ケ)溝の底面において制御電極と
離間して絶縁膜の上に配置され、第2の主電極と電気的に接続された底面電極とを備え、
平面視において溝の延伸する方向の長さは溝の幅以上であり、且つ、隣接する溝同士の間
隔よりも溝の幅が広い半導体装置が提供される。
領域の上に配置された第2導電型の第2半導体領域と、(ウ)第2半導体領域の上に配置
された第1導電型の第3半導体領域と、(エ)第3半導体領域の上に配置された複数の第
2導電型の第4半導体領域と、(オ)第4半導体領域の上面から延伸して第4半導体領域
及び第3半導体領域を貫通して第2半導体領域まで達する溝の内壁上にそれぞれ配置され
た絶縁膜と、(カ)溝の側面において絶縁膜の第3半導体領域の側面に対向する領域上に
配置された制御電極と、(キ)溝の底面において制御電極と離間して絶縁膜の上に配置さ
れた底面電極と、(ク)第1半導体領域と電気的に接続する第1の主電極と、(ケ)制御
電極及び底面電極の上に配置された層間絶縁膜と、(コ)層間絶縁膜を介して制御電極及
び底面電極の上方に、第3半導体領域上及び第4半導体領域上に配置され、第4半導体領
域及び底面電極と電気的に接続する第2の主電極とを備え、平面視において隣接する溝の
間の半導体領域の面積よりも溝の面積が広い半導体装置が提供される。
の半導体装置を提供することができる。
一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なもので
あり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである
。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは
もちろんである。
示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記の
ものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変
更を加えることができる。
以下、本発明の第1の実施形態となる半導体装置について説明する。この半導体装置は
、ゲート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなさ
れるトレンチゲート型のパワーMOSFETである。ゲート電極は、半導体基板の表面に
平行に形成された溝25中に形成され、各ゲート電極は並列に接続される。各ゲート電極
は、溝25の中の表面に絶縁膜が形成された上で、溝25の内部に形成される。
00中に形成された溝25中にゲート電極が形成された構成を具備するトレンチゲート型
の素子である。図1において、この半導体基板100においては、ドレイン層となるn+
層21の上に、n−層22、p−層30が順次形成されている。半導体基板100の表面
側には、p−層30を貫通する溝25が形成されている。溝25は、図1における紙面と
垂直方向に延伸して並行に複数(図1においては2つ)形成されている。溝25の内面(
側面及び底面)には絶縁膜50が一様に形成されている。ただし、絶縁膜50を溝25の
側面で薄く、溝25の底面で厚くしてもよい。
。半導体基板100の裏面全面には、n+層(ドレイン層)21と電気的に接続されるド
レイン電極(第1の主電極)80が形成されている。
図1においては、溝25が2つ並んだ構造が示されており、以下では、単一の溝25に対
応した構造について説明する。この半導体装置1においては、特に溝25内の構造が図6
に示された半導体装置110と異なっている。
れており、溝25の底面で左右に分離されて形成されている。ただし、左右のゲート電極
60の各々は図示の範囲外(例えば溝25の長手方向の端部)で接続されている。ゲート
電極60は、例えば高濃度にドープされた導電性の多結晶シリコン膜で構成される。
ように左右のゲート電極60の間において、左右のゲート電極60と分離(絶縁)された
底面電極65が形成されている。溝25の底面においても絶縁膜50は形成されているた
め、底面電極65はその下のn−層22とも絶縁される。この状態で、左右のゲート電極
60を覆い、且つ底面電極65とその両側のゲート電極60とを分離するように、層間絶
縁膜70が溝25内に形成されている。
が形成されている。上記の構成により、ソース電極90は、図6の構成の半導体装置11
0と同様に半導体基板100の表面においてp−層30、n+層40と接続されると共に
、層間絶縁膜70中に設けられた貫通孔によって、溝25の底面における底面電極65と
も接続される。層間絶縁膜70により、ソース電極90とゲート電極60とは絶縁される
。
の延伸方向端部側で共通のゲート配線と接続される。このゲート配線とソース電極90と
は分離されている。このため、ソース電極90、ドレイン電極80、ゲート電極60の電
位を各々制御し、ゲート配線に印加した電圧によってソース電極90、ドレイン電極80
間の電流のスイッチング制御をすることができる。
たことで、ゲート電極60とドレイン電極80間の帰還容量Crssが低減される。更に
、底面電極65がソース電極90と同電位(例えば、接地電位)とされるために、帰還容
量Crss(帰還容量)が低減される。
るトレンチゲート型の素子においては、溝25の幅が広い場合(例えば溝幅が3〜20μ
mの場合)、溝25の底部側における空乏層が広がりにくくなるために、この部分で耐圧
が低くなり、この部分で素子全体の耐圧が低下する場合が多い。これに対して、上記のよ
うに左右のゲート電極60の間に底面電極65を設けることによって、溝25の幅が広い
場合でも、溝25の底部側における空乏層が良好に広がるために、耐圧を向上させること
が可能である。
め、1回の熱酸化工程によって絶縁膜50を形成することができる。また、同一の多結晶
シリコン膜をパターニングすることによって、ゲート電極60と底面電極65とを同時に
形成することができる。
(n)は、この半導体装置1の製造工程を示す工程断面図である。ここでは、一つの溝2
5に関わる構造のみについて示す。
次形成された半導体基板100における溝25が形成されるべき箇所の表面(p−層30
中)に、溝25よりも広い幅とされたn+層40をイオン注入によって形成する。なお、
少なくともp−層30とn+層40の一方は後述するゲート電極60、底面電極65を形
成した後に形成してもよい。
る(溝形成工程)。溝25は、例えばフォトレジスト膜をマスクとして半導体基板100
をドライエッチングすることによって形成することができる。溝25は、p−層30を貫
通し、n−層22に達する深さとされる。
の表面全体に絶縁膜50を形成する(酸化工程)。その後に、溝25から離れた領域にお
ける絶縁膜50をエッチング除去する。これによって、図2(c)に示されるように、絶
縁膜50は、溝25の内部(底面、側面)及びその周囲にのみ残存する。ここで、絶縁膜
50の厚さは溝25内で一様とした場合、1回の熱酸化で絶縁膜50を形成することがで
きる。
料)600をCVD法によって表面全面に成膜する(ゲート電極成膜工程)。この際、図
2(d)に示されるように、溝25の内部が多結晶シリコン膜600で埋め込まれず、多
結晶シリコン膜600の厚さが溝25の側面及び底面において略均一に覆われるような成
膜条件で多結晶シリコン膜600の成膜は行われる。
ニング工程)。図2(e)〜(h)はこの工程を詳細に説明する図である。先ず、図2(
e)に示されるように、フォトレジスト膜200を全面に塗布形成した後に、マスクを用
いた露光・現像を行い、図2(f)に示されるように、フォトレジスト膜200をパター
ニングする。ここで、段差部を含んで形成されたフォトレジスト膜200を露光・現像し
て段差の上下を通じて高精度でパターニングすることは、露光の際の焦点深度の制限があ
るために、一般には容易ではない。しかしながら、図示されるように、ここでパターニン
グされるのは、溝25の内部のみであるため、露光の際の焦点を溝25の底面に合わせる
ことによって、図2(f)に示されるパターニングを容易に行うことができる。
異方性エッチング)することにより、特に溝25内での多結晶シリコン膜600を選択的
に除去し、ゲート電極60と底面電極65とを分離して形成する。その後、図2(h)に
示されるように、フォトレジスト膜200を除去する。これによって、図1におけるゲー
ト電極60、底面電極65が形成される。なお、多結晶シリコン膜600は、図示の範囲
外(例えば溝25の延伸方向の端部側等)でも、配線材料として一部残存するようにパタ
ーニングされる。
膜成膜工程)。この際、多結晶シリコン膜600と同様に、溝25の内部に絶縁膜700
が形成される。
)。図3(j)〜(m)はこの工程を詳細に説明する図である。先ず、図3(j)に示さ
れるように、図2(d)と同様にフォトレジスト膜200を塗布形成する。その後に、図
3(k)に示されるように、溝25の外側、及び溝25内における底面電極65上で絶縁
膜700が露出するように、フォトレジスト膜200を同様にパターニングする。この場
合のパターンにおいても、加工線幅の小さな箇所は溝25の内部となるため、露光の際の
焦点を溝25の底面に合わせて行うことにより、容易にこのパターニングを行うことがで
きる。
うに、絶縁膜700は、層間絶縁膜70として残存する。その後、図3(m)に示される
ようにフォトレジスト膜200を除去する。
0を形成する(電極形成工程)ことにより、図1の半導体装置1が製造される。なお、図
3(n)に示された領域においては表面全面にソース電極90が形成されているが、実際
には、ドレイン電極80とは異なり、ソース電極90は半導体装置1の表面全面には形成
されない。実際には溝25は図2、3における紙面と垂直方向に延伸しており、その端部
においてゲート電極60は、ソース電極90と接さないように表面側において引き出され
るようにパターニングされる。これによって、ゲート電極60、ソース電極90、ドレイ
ン電極80のそれぞれが電極端子として機能する。
面電極65はソース電極90と同電位とされた。ここで、実際には底面電極65は溝25
の延伸方向において溝25と同様に延伸しているが、底面電極65自身は半導体装置1の
主電流の経路とはならない。このため、ソース電極90と細長い底面電極65とが溝25
の延伸方向において一様に接している必要はなく、これらの接触部分は適宜設定すること
が可能である。
ス電極90、層間絶縁膜70の記載を省略し、底面電極65上における層間絶縁膜70の
開口部301が記載されている。図4(a)におけるA−A方向の断面図が図4(b)で
あり、B−B方向の断面図が図4(c)である。この例では開口部301(すなわち、ソ
ース電極90と底面電極65との接続箇所)が千鳥配列とされているが、例えば、チップ
の中央部分では開口部301を設けず、チップの端部にのみ開口部301を設けてもよい
。こうした設定は、層間絶縁膜パターニング工程(図3(k))におけるマスクパターン
によって行うことができる。
ために、図4(c)における層間絶縁膜70の表面が平坦であることが好ましい。この場
合、層間絶縁膜70の表面が平坦(半導体基板100表面と平行)となるような成膜条件
で層間絶縁膜70を形成することが好ましい。このように、層間絶縁膜70の形状は、ゲ
ート電極60と底面電極65とが絶縁できる限りにおいて、適宜設定することができる。
て、溝25の底面におけるゲート電極60と底面電極65の間の位置関係は、半導体装置
1の特性に影響を及ぼす。図5は、溝25の内部構造を拡大した図であり、ゲート電極6
0と底面電極65の間隔がD、溝25内におけるゲート電極60の底面電極65側への突
き出し量がXである。
65側で狭くなり、ソース電極90、ドレイン電極80間の耐圧が低下する。このため、
この耐圧はゲート電極60と底面電極65の間隔Dで制御できる。
このため、突き出し量Xによって帰還容量Crssを調整することができる。
ニング工程(図2(f))のフォトレジスト膜200のパターン(リソグラフィのマスク
パターン)で定まる。例えば、一般にパワーMOSFETにおいては、素子の保護のため
に、ソース電極90、ドレイン電極80間のブレークダウンが発生する場合には、この箇
所はチップ上の特定の領域で発生するように定められる。この場合、この特定の箇所にお
いて間隔Dが広くされたマスクパターンを用いることにより、チップ上における活性領域
(セル領域)の耐圧を低下させることを容易に行うことができる。一方、間隔Dを小さく
することで、帰還容量Crssを低減することもできる。すなわち、チップの面内におけ
る耐圧や帰還容量Crssの分布の制御を、ゲート電極パターニング工程におけるリソグ
ラフィのマスクパターンのみによって行うことができる。図2(f)におけるリソグラフ
ィにおいては、露光の際の焦点を溝25の底面に合わせることにより、間隔D、突き出し
量Xを高精度で制御することができる。
ング形状)は、ドライエッチング条件によって制御できる。これにより、例えば底面電極
65を順テーパ形状(下側で広がる形状)とした場合には、層間絶縁膜70をゲート電極
60と底面電極65の間に埋め込みやすくなり、これらの間の絶縁性を良好にすることが
できる。逆に、底面電極65を逆テーパ形状(上側で広がる形状)とした場合には、ソー
ス電極90と底面電極65との間の接触面積を大きくすることができ、これらの間のコン
タクト抵抗を低減することができる。
)で配線として残存する箇所も存在するが、この配線パターンは、間隔D、突き出し量X
と比べて太い。このため、露光の際の焦点を溝25の底面に合わせた場合でも、この配線
パターンのパターニングは容易である。すなわち、上記のように高精度で間隔D、突き出
し量Xを制御する場合でも、この半導体装置1における多結晶シリコン膜600のパター
ニングを容易に行うことができる。なお、層間絶縁膜パターニング工程においても、実際
には溝25以外の箇所においても絶縁膜700が残存する箇所が存在するが、この箇所に
おけるパターンは溝25内のパターン(開口部301)と比べて太いため、同様にそのパ
ターニングは容易である。
御も、リソグラフィの際のマスクパターンによって行うことができる。
広いことが好ましい。このため、溝25の幅はその深さよりも大きくすることが好ましい
。
底面電極65が形成されたが、底面電極65が形成されない場合でも、帰還容量Crss
が低減されることは明らかである。こうした場合でも、ゲート電極パターニング工程にお
けるリソグラフィのマスクパターンを変更する以外においては、上記と同様の製造方法を
適用することができる。
が、底面におけるゲート電極に開口部が設けられた場合でも、同様の効果を奏することは
明らかである。すなわち、ゲート電極が左右の側壁に形成され、少なくともゲート電極が
溝の底面で部分的に除去された構成を具備すれば、上記の効果を奏する。こうした構造は
、上記の製造方法で同様に製造することができる。部分的に除去された箇所において、ゲ
ート電極と絶縁された底面電極を設けた場合においても、上記の底面電極と同様の効果を
奏する。
明らかである。半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造
方法を実現することができ、同様の効果を奏することも明らかである。
のとしたが、IGBT等のトレンチゲート型の素子においても同様の構造を用いることが
できる。すなわち、半導体基板の表面において溝が形成され、その内面に形成された絶縁
膜と接するゲート電極が設けられ、半導体基板の裏面側に形成された第1の主電極と表面
側に形成された第2の主電極との間に流れる動作電流がゲート電極に印加された電圧によ
ってスイッチング制御される半導体装置であれば、同様の構造を採用することができ、同
様の効果を奏することは明らかである。
上記の構造において、3〜20μmの幅広の溝25をもつIGBTの場合には、正孔が
溝25の底部に蓄積されるためにオン電圧を低下させることができ、特に好ましい。また
、ゲート電極の本数を減らすことができるために、更に帰還容量Crssを低減すること
ができる。
が、第1導電型の第1半導体領域10と、第1半導体領域10上に配置された第2導電型
の第2半導体領域20と、第2半導体領域20上に配置された第1導電型の第3半導体領
域30と、第3半導体領域30上に互いに離間して配置された第2導電型の第4半導体領
域40とを有する。
3半導体領域30を貫通して第2半導体領域20まで達する溝25が形成されている。溝
25の内壁上には、絶縁膜50が配置されている。そして、溝25の壁面において、絶縁
膜50上に第3半導体領域30の側面に対向して制御電極60が配置されている。また、
溝25の底面において、絶縁膜50上に制御電極60と離間して底面電極65が配置され
ている。更に、半導体装置1は、第1半導体領域10と電気的に接続する第1の主電極8
0と、第3半導体領域30及び第4半導体領域40と電気的に接続する第2の主電極90
とを備える。なお、第2の主電極90が第3半導体領域30と電気的に接続していなくて
もよい。底面電極65は、第2の主電極90と電気的に接続されている。
あれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である
。以下において、第1導電型がp型、第2導電型がn型の場合を例示的に説明する。
明を分かりやすくするため、以下では、第1半導体領域10をp型のコレクタ領域10、
第2半導体領域20をn型のドリフト領域20、第3半導体領域30をp型のベース領域
30、第4半導体領域40をn型のエミッタ領域40として説明する。複数のエミッタ領
域40が、ベース領域30の上面の一部に選択的に埋め込まれている。また、制御電極6
0をゲート電極60、第1の主電極80をコレクタ電極80、第2の主電極90をエミッ
タ電極90として説明する。ゲート電極60と対向するベース領域30の表面がチャネル
領域101である。つまり、溝25の側面に形成された絶縁膜50の領域がゲート絶縁膜
として機能する。
W1が広い。溝25の幅W1は、ベース領域30の下面と接する部分、即ちベース領域3
0とドリフト領域20との界面、の位置における溝25の幅を示す。溝25同士の間隔W
2は、溝25間の半導体領域の幅をいう。また、図7において幅W3で示した、溝25間
におけるベース領域30のエミッタ電極90に接する部分の幅(沿面距離)を「接続領域
幅」という。
ゲート電極60の上方に、ベース領域30とエミッタ領域40とに接続するエミッタ電極
90が配置されている。層間絶縁膜70によって、ゲート電極60とエミッタ電極90と
は電気的に絶縁されている。溝25の内部では、層間絶縁膜70によって、ゲート電極6
0と底面電極65とが電気的に絶縁されている。
ァ層15が配置されている。
クタ電極80間に所定のコレクタ電圧を印加し、エミッタ電極90とゲート電極60間に
所定のゲート電圧を印加する。例えば、コレクタ電圧は300V〜1600V程度、ゲー
ト電圧は10V〜20V程度である。このようにして半導体装置1をオン状態にすると、
チャネル領域101においてp型からn型に反転してチャネルが形成される。形成された
チャネルを通過して、エミッタ電極90から電子がドリフト領域20に注入される。この
注入された電子により、コレクタ領域10とドリフト領域20との間が順バイアスされ、
コレクタ領域10から正孔(ホール)がドリフト領域20、ベース領域30の順に移動す
る。更に電流を増やしていくと、コレクタ領域10からの正孔が増加し、ベース領域30
の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。
も低くし、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御し
てチャネル領域101を消滅させる。これにより、エミッタ電極90からドリフト領域2
0への電子の注入が停止する。コレクタ電極80の電位がエミッタ電極90よりも高いの
で、ベース領域30とドリフト領域20との界面から空乏層が広がっていくと共に、ドリ
フト領域20に蓄積された正孔はエミッタ電極90に抜けていく。
を通過して移動する。つまり、溝25と溝25との間が正孔の吸出し口である。
ッタ間電圧VCES及びコレクタ−エミッタ間飽和電圧Vcesatとの関係を示す。コレク
タ−エミッタ間飽和電圧Vcesatはオン電圧に相当する。なお、溝25間の間隔W2及び
接続領域幅は一定とした。コレクタ−エミッタ間飽和電圧Vcesatは低いほど好ましく、
コレクタ−エミッタ間電圧VCESは大きいほど好ましい。図8から、溝25の幅W1を
広げることにより、オン電圧が低下することがわかる。これは、以下の理由による。
90とゲート電極60間に所定のゲート電圧を印加して半導体装置1がオンすると、チャ
ネル領域101がp型からn型に反転してチャネルが形成される。形成されたチャネルを
通過して、エミッタ電極90から溝25の側面に沿って主に移動してきた電子がドリフト
領域20に注入される。この注入された電子により、コレクタ領域10とドリフト領域2
0との間が順バイアスされ、正孔がコレクタ領域10からドリフト領域20に移動する。
なお、溝25底部の下方でのドリフト領域20の厚みは溝25の幅W1に比べて十分広く
、例えば30μm〜180μmである。このため、溝25の幅W1が広くなったとしても
、溝25に沿って移動した電子は、溝25よりも深い領域においてドリフト領域20で拡
散する。これにより、溝25間領域直下のコレクタ領域10とドリフト領域20の界面だ
けでなく、それよりも広い範囲でコレクタ領域10とドリフト領域20の界面が順バイア
スとなり、正孔がコレクタ領域10からドリフト領域20に移動する。
溝25の底部近傍のドリフト領域20内に正孔が蓄積され、伝導度変調が生じる。溝25
の幅W1が広いほど溝25の底部近傍のドリフト領域20内で正孔が蓄積されやすい。こ
のため、溝25の幅W1が広く形成された半導体装置1によれば、キャリア蓄積層を配置
しなくてもオン電圧を低減することができる。図8から、溝25の幅W1が7μm程度の
場合に、最も効果的にオン電圧が低減される。一方、一般的な半導体装置では、溝25の
幅W1は、広い場合でも1μm〜2μm程度である。
ス領域30、そしてエミッタ電極90へと移動するための窓口となる部分の長さである。
幅W3が幅W1に比べて十分に狭いので、エミッタ電極90へと移動する正孔の量が減少
し、溝25の底部付近のドリフト領域20内に正孔が蓄積される。
レーション結果を示す。参考に、図9(a)よりも溝25の底面が狭い場合のシミュレー
ション結果を図9(b)に示す。図9(b)は、溝25の底面の長さLが1μmの場合の
シミュレーション結果である。図9(a)及び図9(b)の横軸は溝25の底面が延伸す
る方向の長さ、縦軸は溝25の表面(開口)からの深さである。なお、領域R20はドリ
フト領域20、領域R30はベース領域30、領域R40はエミッタ領域40の位置を示
す。蓄積される正孔の密度が高い領域ほど濃く表示している。つまり、溝25の底部近傍
のドリフト領域内に正孔が蓄積され、特に溝25の底部の下側の領域で正孔が蓄積されて
いる。正孔が蓄積されることによる伝導度変調によってオン抵抗が低下するが、図9(a
)及び図9(b)に示したように、溝25の底面の長さが1μmよりも2μmの場合に溝
25の底部外側の下方に蓄積される正孔の密度が高い。したがって、溝25の幅W1が広
い場合にオン電圧が低い。
する正孔の量が増加するか、またはチップ面積が増大してしまう。したがって、オン電圧
を低下させるためには、溝25の幅W1が間隔W2よりも大きいことが好ましい。
向上させることができる。これは、以下の理由による。
らだけでなく、溝25の底部周辺からもドリフト領域20内に空乏層が広がっていく。こ
のとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層
の広がりが不均一であったり狭い場合には、耐圧が低下する。溝25の幅W1が狭い場合
には、電界集中点である溝25の底面の両端部同士が近いために、溝25の底面の直下に
おいて空乏層が良好に一様且つ広範囲に広がらない。しかし、溝25の底部の幅W1が広
い場合には、溝25の底面の両端部の間隔が広いために、端部間の溝25の底部の直下に
おける空乏層はより一様に又はより広範囲に広がる。このため、溝25の底部の幅が広い
半導体装置1では、耐圧が向上する。
a)は溝25の底面の長さLが2μmの場合、図10(b)は溝25の底面の長さLが1
μmの場合である。図10(a)及び図10(b)の縦軸は溝25の表面からの深さであ
る。なお、領域R20はドリフト領域20、領域R30はベース領域30、領域R40は
エミッタ領域40の位置を示す。電位が高い領域ほど濃く表示している。図10(a)、
図10(b)から、溝25の直下において空乏層が下方に広がっていることが分かる。特
に、溝25の底面の長さが長いほど溝25下方の電位分布は幅広で平坦であり、電界が集
中し難いことがシミュレーションにより確認された。
る空乏層の深さは、溝25直下の空乏層の深さよりも浅い。溝25と溝25との間隔W2
が広いと、溝25間の領域におけるベース領域30とのPN接合から広がる空乏層がより
平坦化する。このため、溝25の底面の空乏層が溝25の側方から広がる空乏層へと連続
する部分がより歪んだ形状となる。このために空乏層の歪んだ部分である溝25の底面の
端部付近に電界が集中して、耐圧が低下する。したがって、間隔W2はある程度狭いこと
が好ましく、間隔W2が溝25の幅W1以下とする。このとき、溝25の幅W1が溝25
の深さよりも大きくてもよい。
1を広げると、チャネル本数が減少する。例えば幅W1が幅W3の6倍を超えると、正孔
が蓄積されて伝導度変調によってオン電圧が低下する効果よりも、チャネル本数の減少に
よるオン電圧の上昇の効果が大きくなり、半導体装置のオン電圧は上昇する。即ち、図1
1に示すように、溝25の幅W1を広げると、半導体装置のチップサイズに占めるチャネ
ル領域101の割合が減少することにより、コレクタ−エミッタ間飽和電圧Vcesatが増
大するという問題が生じる。したがって、半導体装置1に形成される溝25の幅W1は、
3μm〜20μm程度であることが好ましい。
ミッタ短絡時のコレクタ−エミッタ間電圧VCES及びコレクタ−エミッタ間飽和電圧V
cesatとの関係を示す。既に述べたように、コレクタ−エミッタ間飽和電圧Vcesatはオン
電圧に相当する。図12に電圧値Vaで示した従来のコレクタ−エミッタ間飽和電圧Vce
satが、比W1/W3=6程度の値である。半導体装置1のオン電圧を低くするためには
、接続領域幅の幅W3と溝25の幅W1とは、以下の式(1)の関係を満足することが好
ましい:
1≦W1/W3≦6 ・・・(1)
式(1)のように幅W3に対する幅W1の比W1/W3を1以上且つ6以下とすることに
より、オン電圧を低減できる。
の広さが必要であり、比W1/W3が式(1)に示した関係の上限を超えた場合には、チ
ャネルの総量が減少することによってオン電圧が高くなる。しかし、従来よりも溝25の
幅W1が広いことにより、オン電圧を下げることができ、幅W3と幅W1が式(1)に示
した関係を満足する範囲において溝25の本数を少なくする。これによりチャネル総量が
減少し、ゲート電極60と溝25側面の半導体層との寄生容量を低減できる。これにより
、半導体装置1の高速動作が可能になる。
チャネル抵抗が増大する。このため、負荷短絡時に半導体装置1を流れる電流が制限され
る。つまり、半導体装置1によれば、短絡耐量の確保が可能である。
1とが以下の式(2)の関係を満足することがより好ましい:
1.5≦W1/W3≦5 ・・・(2)
幅W3と幅W1とは、以下の式(3)の関係を満足することが更に好ましい:
1.7≦W1/W3≦2 ・・・(3)
図12に示すように、接続領域幅の幅W3と溝25の幅W1が式(3)の関係を満足する
場合にオン電圧は最小である。
μm〜20μm程度、より好ましくは5μm〜13μm程度に形成し、ベース領域30の
エミッタ電極90と接するコンタクト幅に対する溝25の幅W1の比を1〜6程度、より
好ましくは1.5〜5程度に設定する。このように溝25の底面の面積を増大させること
によって、溝25の底部での正孔の移動を抑制する。更に、ベース領域30のエミッタ電
極90と接するコンタクト幅を狭くすることによって溝25の底部近傍のドリフト領域2
0に正孔を蓄積させる。また、溝25同士の間隔を狭めることによって、この領域におい
て正孔の移動が抑制される。その結果として、溝25の底部近傍のドリフト領域に正孔を
蓄積させて、IGBT特有の伝導度変調の効果を増加させて、オン抵抗を下げることがで
きる。
65によって正孔が引き寄せられ、溝25の底部に正孔が蓄積されやすい。このため、ド
リフト領域20により多く正孔が蓄積される。したがって、伝導度変調の効果が促進され
、オン抵抗をより下げることができる。
60を分断することによって、溝25底部のドリフト領域20とゲート電極60間の寄生
容量Cdgが低減され、高速スイッチングが可能となる。溝25の溝幅W1に対するゲー
ト電極60の幅d1は、1/20〜1/3程度、より好ましくは1/15〜1/5程度で
ある。ゲート電極60は、例えば多結晶シリコン膜からなる。従来よりも溝25の幅W1
が広いことによって、ゲート抵抗が低減される。これにより、同一チップ内における素子
動作の均一化を実現できる。
面に配置されてベース領域30に対向する領域の膜厚t2よりも厚くなるように、絶縁膜
50を形成することが好ましい。半導体装置1ではゲート電極60が形成される溝25の
幅W1が広いため、溝25の底面側のゲート電極60と半導体領域との間に生じる寄生容
量Cdgは増加する傾向にある。しかし、溝25の底面側の絶縁膜50の膜厚を厚くする
ことにより、寄生容量Cdgを低減することができる。
厚くするのには限界がある。このため、絶縁膜50の側面側の膜厚に比べて絶縁膜50の
底面側の膜厚を厚くすることが好ましい。絶縁膜50の溝25の底面での膜厚t1は例え
ば300nm程度であり、溝25の側面での膜厚t2は例えば150nm程度である。
て、ゲート電極60の幅d1よりも底面電極65の幅d2が広いことが好ましい。これは
、以下の理由による。
は、広い溝25の底部に正孔を効果的に蓄積できる。このため、IGBT特有の伝導度変
調を生じさせて、オン抵抗を低下できる。しかし、幅の広い溝25をゲート電極60で埋
め込んだ場合、帰還容量Crssが大幅に増大してしまう。これに対し、帰還容量Crs
sに影響しない底面電極65の幅d2をゲート電極60の幅d1よりも広くすることによ
って、帰還容量Crssの大幅な増大を抑制できる。それと共に、底面電極65とコレク
タ領域10との間の電位差によって溝25底部側から半導体領域側へと空乏層が広がり、
溝25内をゲート電極60で埋め込んだ場合と同程度の耐圧を確保できる。
5の直下及びその近傍のドリフト領域20に比較的正孔が集まりやすい。このため、幅の
広い溝25の底部に正孔を蓄積することができる。これによって、IGBT特有の伝導度
変調を更に生じさせ、オン電圧を低下することができる。
が少なくなり、ゲート電極60とドリフト領域20の対向する面積が減少し、帰還容量C
rssを減少させることができる。更に、チップの大きさに占める溝25の本数が少なく
なると、チップの大きさに占めるゲート電極60と対向するエミッタ領域40の面積も小
さくなり、入力容量Ciss(=Cgd+Cgs)も減少させることができる。
好ましい。例えば、底面電極65の幅d2を2μm、厚みmを1.1μm程度とする。こ
れにより、ゲート電極60と対向する底面電極65の面積が小さくなるので、寄生容量C
gsを減少させることができる。その結果、入力容量Cissを更に減少させられる。ゲ
ート電極60は、ベース領域30とドリフト領域20の界面(PN接合)よりも下方に伸
びている。例えば、底面電極65の上面の位置は、ベース領域30とドリフト領域20の
界面の位置とほぼ同じ高さ、或いは界面よりも低く設定される。具体例として、溝25の
深さを5μm程度、ベース領域30の膜厚を4μm程度、底面電極65の厚みmを1.1
μm程度とする。幅の広い溝25に対して底面電極65をあまり厚くは埋め込まないので
、底面電極65の形成工程の時間を短縮できる。これにより、製造コストを低減できる。
いことが好ましい。これにより、溝25とドリフト領域20との界面から広がる空乏層を
ゲート電極60と底面電極65によって良好に滑らかに広げることができる。その結果、
半導体装置1の耐圧が向上する。
ることが好ましい。この比率が1/4よりも小さいと、正孔がドリフト領域20に蓄積し
にくい。一方、11/4よりも大きいと、チャネル抵抗が増大し、オン抵抗が増加する。
m程度、溝25同士の間隔W2は4μm程度である。絶縁膜50の溝25の側面での膜厚
t2が0.15μm、ゲート電極60の幅d1が1.1μm、底面電極65の幅d2が2
μmとして、底面電極65とゲート電極60間の間隔Dは2μm程度である。耐圧120
0Vの半導体装置1の場合、マスクサイズでの溝25の幅W1は11μm程度であり、底
面電極65の幅d2を耐圧600Vの場合よりも広げることができる。
の位置よりも下方であることが好ましい。これに対し、ゲート電極60よりも下方に底面
電極65を配置するためには、その分だけ溝25を深く形成する必要がある。これにより
、製造時間が増大する。また、溝25を深く形成することによって、底面電極65を良好
に溝25の壁面でドリフト領域20と対向するように形成できずに耐圧を十分確保できな
かったり、平坦性を確保するために膜の厚膜化などが必要になったりする場合がある。
るように形成することが好ましい。これにより、上記問題を解消できる。更に、ゲート電
極60が溝25の底面に達していることがより好ましく、これにより正孔が溝25の底部
により蓄積されやすい。溝25の深さは、例えば5μm程度である。
幅以上である。
W3の関係式は、図14に示すようにエミッタ領域40が溝25に沿って連続的に形成さ
れた構造について得られる。しかし、図15に示すように、エミッタ領域40が溝25に
沿ってベース領域30の上部に飛び飛びに配置されてもよい。図15に示す構造の場合、
エミッタ電極90と接するベース領域30及びエミッタ領域40の総面積が間隔W2の代
わりになり、ドリフト領域20とベース領域30との界面の位置における溝25のエミッ
タ電極90と対向する総面積が溝25の幅W1の代わりとなる。即ち、平面視において溝
25間の半導体領域の面積に比べて溝25の面積が広ければよい。更に、溝25の底面に
対向するゲート電極60の面積よりも、溝25の底面に対向する底面電極65の面積の方
が広い。
ッタ電極90に接する領域の総面積に対する、ドリフト領域20とベース領域30との界
面と同一平面レベルにおける溝25のエミッタ電極90に対向する総面積の比(以下にお
いて、「面積比S」という。)に置き換えられる。
域30のエミッタ電極90に対向する領域S2をハッチングで示した。即ち、領域S1は
、平面視での溝25における絶縁膜50、層間絶縁膜70及びエミッタ電極90の領域で
ある。領域S2は、平面視での半導体基板100の表面に露出したベース領域30の領域
である。
以下であることが好ましい。また、面積比Sは、1.5以上且つ5以下であることがより
好ましく、1.7以上且つ2以下であることが更に好ましい。
造を採用可能である。図16に示した溝25は、溝25の内部に配置された絶縁膜50、
ゲート電極60、底面電極65及び層間絶縁膜70を含んで模式的に示されている。溝2
5の両側には、エミッタ領域40が配置されている。なお、エミッタ電極90などは図示
を省略している。
る交差部分を少なくとも有し、交差部分において溝25が連結する接続溝125を備える
。接続溝125は、溝25と同様に、ベース領域30を貫通してドリフト領域20に先端
が達するように形成されている。ただし、溝25とは異なり、エミッタ領域40は接続溝
125の開口部周辺に形成されていない。
を更に有する。この並行部分は、最外周の溝25の外側に配置されている。例えば、チッ
プの外縁に沿って接続溝125が配置されている。図16では、並行部分が溝25の外側
に1本ずつ配置された例を示したが、溝25の外側に複数本の接続溝125を溝25と平
行に配置してもよい。
ップの平面的な内応力バランスを改善できる。また、接続溝125を配置することによっ
て、コレクタ領域10からドリフト領域20へと移動する正孔を、接続溝125の外側よ
りも接続溝125の内側でより多く蓄積することができる。
続溝125と溝25との連結箇所を拡大した平面図を、図17に示す。図17では、層間
絶縁膜70やエミッタ電極90の図示を省略している。なお、図7は図17のVII−V
II方向に沿った断面図である。
置されたゲート電極60が互いに接続される。具体的には、溝25内部に形成されたゲー
ト電極60からの延伸部60aが、接続溝125の内部にも連続して形成されている。半
導体領域(ベース領域30及びエミッタ領域40)を介して対向する一対の溝25にそれ
ぞれ形成されたゲート電極60同士が、接続溝125に形成された延伸部60aによって
先ず接続される。接続溝125の内部には延伸部60aが連続して配置されているため、
半導体装置1の各溝25に形成されたゲート電極60が相互に電気的接続される。
域よりも幅広に形成されている。この幅広の端部において、底面電極65とエミッタ電極
90とが接続される。
ート電極60からの延伸部60a及び底面電極65が配置されている。したがって、溝2
5を形成する工程において、接続溝125を同時に形成することができる。
口部周辺にはエミッタ領域40が配置されていないため、チャネルは形成されない。接続
溝125の溝幅を狭くすることによって、接続溝125の底面及びその近傍における正孔
の蓄積は溝25の底面に比べて少なくなる。これにより、半導体装置1の外周領域に残存
する正孔に起因するラッチアップ現象の発生を抑制できる。
プの平面的な内応力バランスをより改善できる。
結領域を曲面とすることによって、空乏層を滑らかに広げることができる。なお、この連
結領域の絶縁膜50の膜厚t3を、ゲート絶縁膜として機能する領域の膜厚t2よりも厚
く形成してもよい。これにより、半導体素子が形成される活性領域を囲む外周領域の耐圧
が、活性領域の耐圧よりも高くなる。その結果、活性領域でブレークダウンを生じやすく
なり、電流集中を抑制して半導体装置1の破壊を防止できる。
t2よりも厚くしてもよい。これにより、外周領域の耐圧を活性領域よりも高くすること
ができる。
側面での膜厚t2よりも厚くした場合に、連結領域での膜厚t3や接続溝125での膜厚
t4を活性領域での膜厚t2よりも厚くするために、これらの膜厚を膜厚t1と同程度に
してもよい。即ち、溝25の底面に配置する領域と同時に、連結領域や接続溝125の絶
縁膜50を形成すればよい。
接続溝125の外側までベース領域30を形成してもよい。これにより、ベース領域30
とエミッタ電極90とが確実にコンタクトできる領域を接続溝125の外側に確保できる
。エミッタ電極90を接続溝125の外側のベース領域30と接続することによって、外
周領域での正孔の蓄積を抑制できる。
ッタ領域40が伸びていなくてよい。
接続部61を介して、接続溝125の内部からチップ外縁に配置されたバスライン62に
接続されている。半導体基板100の表面に配置された接続部61及びバスライン62は
、図17では破線で示した。バスライン62からゲート電極60に所定のゲート電圧を印
可することができる。
用可能である。例えば、リサーフや電界緩和リング(Field Limiting Ring:FLR)な
どが外周領域に配置される。
好ましい。チップのコーナー部では正孔が集中しやすいが、この領域にエミッタ領域40
を形成しないことによって正孔が抜けやすくなり、外周領域でのラッチアップ現象の発生
を抑制できる。
もよい。ゲート電極60の下面にテーパをつけることにより、ゲート電極60の底面とド
リフト領域20(コレクタ領域10)との対向する面積が狭くなり、寄生容量Cdgを低
減することができる。
に、層間絶縁膜70の膜厚は、溝25の開口部の縁上方で厚く、溝25の開口部の中央上
方で薄く形成されてもよい。エミッタ電極90の上面に、溝25の開口部の中央上方で大
きく窪みが生じる。このため、エミッタ電極90の上面に配置されるクリップリードやボ
ンディングワイヤとエミッタ電極90との接続面積が増大し、接続強度が向上する。
層間絶縁膜70には、例えば図20に示すように、BPSG膜からなる第1の絶縁膜71
とNSG膜からなる第2の絶縁膜72の積層構造を採用することが好ましい。BPSG膜
はアニール処理によって表面をなだらかにできる層間膜であるが、リン(P)を含むため
、電極の導電性に影響を与える。そのため、リンを含まない保護膜としてNSG膜を電極
とBPSG膜との間に配置することによって、電極の導電性に影響を与えず、且つ層間絶
縁膜70の上面をなだらかにできる。
よりも溝25に隣接する領域において浅く形成してもよい。このようにベース領域30の
底面が溝25側面側で高くなるお椀型形状にすることにより、溝25底部からベース領域
30までの距離が長くなる。このため、ドリフト領域20により多くの正孔を蓄積するこ
とができる。これにより、伝導度変調の効果が促進され、よりオン抵抗を低減できる。
度の高いn型の半導体領域を配置してもよい。不純物濃度の高い半導体領域を配置するこ
とにより、この半導体領域の下方のドリフト領域20との界面近傍においてドリフト領域
20に正孔がより多く蓄積される。その結果、オン抵抗をより低減できる。
60が形成される溝25の幅W1を広く、且つ、溝25間の間隔W2を溝25の幅W1以
下に設定する。このため、溝25底部近傍において正孔が蓄積されやすい。その結果、高
耐圧・低オン電圧である半導体装置を提供できる。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び
図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様
々な代替実施形態、実施例及び運用技術が明らかとなろう。
25の底部を形成することにより、溝25の底部の中央部に正孔をより効率的に蓄積でき
る。その結果、オン電圧を下げることができる。
い。溝25の底部の端部の丸まりが広いと、正孔が溝25の下に蓄積されずにベース領域
30に移動しやすくなる。このため、溝25の底部が平坦又は上に凸である部分が広いと
、オン電圧を低くできる。
る。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明
特定事項によってのみ定められるものである。
10…コレクタ領域、第1半導体領域
15…バッファ層
20…ドリフト領域、第2半導体領域
21…n+層
22…n−層
25…溝
30…p−層、ベース領域、第3半導体領域
40…n+層、エミッタ領域、第4半導体領域
50…絶縁膜
60…ゲート電極、制御電極
65…底面電極
70…層間絶縁膜
71…第1の絶縁膜
72…第2の絶縁膜
80…ドレイン電極、コレクタ電極、第1の主電極
90…ソース電極、エミッタ電極、第2の主電極
100…半導体基板
101…チャネル領域
125…接続溝
Claims (12)
- 第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された複数の第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上にそれぞれ配置された絶縁膜と、
前記溝の側面において前記絶縁膜の前記第3半導体領域の側面に対向する領域上に配置された制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第4半導体領域と電気的に接続する第2の主電極と、
前記溝の底面において前記制御電極と離間して前記絶縁膜の上に配置され、前記第2の主電極と電気的に接続された底面電極と
を備え、
平面視において前記溝の延伸する方向の長さは前記溝の幅以上であり、且つ、隣接する前記溝同士の間隔よりも前記溝の幅が広いことを特徴とする半導体装置。 - 前記制御電極の前記溝の底面に対向する幅よりも、前記底面電極の前記溝の底面に対向する幅が広いことを特徴とする請求項1に記載の半導体装置。
- 第1導電型の第1半導体領域と、
前記第1半導体領域の上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域の上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上に配置された複数の第2導電型の第4半導体領域と、
前記第4半導体領域の上面から延伸して前記第4半導体領域及び前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上にそれぞれ配置された絶縁膜と、
前記溝の側面において前記絶縁膜の前記第3半導体領域の側面に対向する領域上に配置された制御電極と、
前記溝の底面において前記制御電極と離間して前記絶縁膜の上に配置された底面電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記制御電極及び前記底面電極の上に配置された層間絶縁膜と、
前記層間絶縁膜を介して前記制御電極及び前記底面電極の上方に、前記第3半導体領域上及び前記第4半導体領域上に配置され、前記第4半導体領域及び前記底面電極と電気的に接続する第2の主電極と
を備え、
平面視において隣接する前記溝の間の半導体領域の面積よりも前記溝の面積が広いことを特徴とする半導体装置。 - 前記制御電極の前記溝の底面に対向する面積よりも、前記底面電極の前記溝の底面に対向する面積が広いことを特徴とする請求項3に記載の半導体装置。
- 前記底面電極の前記溝の底面に対向する幅が、前記底面電極の膜厚方向の厚みよりも大きいことを特徴する請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記制御電極の底面の位置が、前記底面電極の上面の位置よりも下方であることを特徴する請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記底面電極の前記溝の底面に対向する幅が、前記底面電極と前記制御電極との前記溝の底面に沿った間隔よりも大きいことを特徴する請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記溝の溝幅が前記溝の深さよりも大きく、且つ、前記溝幅が3〜20μmであることを特徴する請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記第3半導体領域を貫通して前記第2半導体領域に達して形成され、前記溝が延伸する方向と交差する方向に延伸する交差部分を少なくとも有し、前記交差部分において前記溝が連結する接続溝を更に備え、
前記接続溝の内部に配置された導電性膜によって、並列配置された複数の前記溝に配置された前記制御電極が互いに接続されることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。 - 前記接続溝が、前記溝と平行に配置された並行部分を更に有することを特徴とする請求項9に記載の半導体装置。
- 前記接続溝の溝幅が前記溝の溝幅よりも狭いことを特徴とする請求項9又は10に記載の半導体装置。
- 前記接続溝の溝幅が前記溝の溝幅よりも広いことを特徴とする請求項9又は10に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014173752A JP5875026B2 (ja) | 2013-09-20 | 2014-08-28 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013194834 | 2013-09-20 | ||
JP2013194834 | 2013-09-20 | ||
JP2014173752A JP5875026B2 (ja) | 2013-09-20 | 2014-08-28 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014155442 Division | 2013-09-20 | 2014-07-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015084410A true JP2015084410A (ja) | 2015-04-30 |
JP5875026B2 JP5875026B2 (ja) | 2016-03-02 |
Family
ID=53047868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014173752A Active JP5875026B2 (ja) | 2013-09-20 | 2014-08-28 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP5875026B2 (ja) |
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