JPH02266613A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、負荷が発生する逆起電力の影響を防止する
ための構造を有する半導体装置に関する。

〔従来の技術〕

第４図は、従来の半導体装置の一例であるバイポーラ素
子の断面図である。基板となるＰ　領域１上にはＮｔｉ
ｊｌ域２ａ、２ｂが分離して形成される。Ｎ＋領域２ａ
、２ｂ上にはＮ−領域３ａ、３ｂのそれぞれが分離して
形成される。Ｎ−領域３ａ内にはＰ　領域４が形成され
、Ｐ　領域４内にはＮ＋領域５が形成される。またＰ＋
領域４とは分離してＮ＋領域６も形成される。Ｎ−領域
３ｂ内にはＰ　領域７とＮ　領域８が分離して形成され
る。Ｎ−領域３ａとＮ−領域３ｂとの間にはＰ１領域９
が分離層として形成される。領域４〜９上には、それぞ
れの電極４Ｍ〜９Ｍが絶縁膜１０によって相互に分離し
て形成される。Ｎ＋領域５とＰ　領域９とはそれぞれの
電極５Ｍ、９Ｍを介して接地電位ＧＮＤに接続される。

Ｎ＋領域６゜Ｐ＋領域７．　　Ｎ　　領域８は、それぞ
れの電極６Ｍ。

７Ｍ、８Ｍを介して、出力端子０ＵＴＩ、電源電圧Ｖ。

Ｃ（出力端子０ＵＴ２）、入力！Ｎのそれぞれに接続さ
れる。また以上の領域１〜９、電極４Ｍ〜９Ｍおよび絶
縁膜１０は半導体装置２０内に組み込まれている。

第５図は第４図に示す半導体装置２０を用い又構成した
駆動回路の回路図である。第５図において、出力トラン
ジスタＴｒｉのエミッタＥは接地電位ＧＮＤに接続され
、ベースＢとエミッタＥとの間には抵抗Ｒ１が接続され
、コレクタＣには出力端子０ＵＴＩが接続されている。

また、ベースＢ、エミッタＥ、コレクタＣのそれぞれは
、第４図の領域４，５．６に対応しており、接地電位Ｇ
ＮＤは電極５Ｍ、９Ｍに対応している。

トランジスタＴｒ２のエミッタＥは電源電圧ＶＣＣおよ
び出力端子０ＵＴ２に接続され、ベースＢは図示しない
前段の回路からの人力ＩＮに接続され、コレクタＣは抵
抗Ｒ１の一端に接続される。

またベースＢ、エミッタＥのそれぞれは第４図の領域８
．７に対応している。

以上のトランジスタＴｒｉ、Ｔｒ２以外に横方向の寄生
トランジスタＴｒ３が存在する。トランジスタＴｒ３の
ベースＢは第４図の領域９に対応しており、接地電位Ｇ
ＮＤに接続されている。また、エミッタＥ、コレクタＣ
のそれぞれは、第４図の領域６．８に対応しており、ト
ランジスタＴ「１のコレクタＣ，トランジスタＴｒ２の
ベースＢのそれぞれと一致している。

また出力端子０ＵＴＩ、０ＵＴ２間には負荷ＬＤが接続
される。負荷ＬＤ以外は、半導体装置２０内に組み込ま
れている。

次に動作について説明する。トランジスタＴ「２のベー
スＢの電位が下がり、トランジスタＴ「２がＯＮ状態に
なると、抵抗Ｒ１に電流が流れ、トランジスタＴｒｉも
ＯＮ状態になる。電源電圧ｖｏｏから出力端子０ＵＴ２
を介して負荷ＬＤに駆動電流が流れ込み、さらに出力端
子０ＵＴＩがら、トランジスタＴｒｌのコレクタ争エミ
ッタ間を経て、接地電位Ｇ　Ｎ　Ｄへ駆動電流が流れ込
む。

トランジスタＴｒｉの０Ｎ１０ＦＦ制御に従って、負荷
ＬＤを流れる駆動電流は増減する。負荷ＬＤが誘導性負
荷の場合、トランジスタＴｒｉがＯＮ状態からＯＦＦ状
態になり、負荷ＬＤを流れる電流が減少すると、出力端
子０ＵＴ１に負の起電力が発生し、出力端子０ＵＴ１の
電位が瞬間的に降下する。出力端子０ＵＴ１の電位が接
地電位ＧＮＤの電位よりも０．７　Ｖ以上下がると、ト
ランジスタＴｒ３がＯＮ状態になる。トランジスタＴ「
３がＯＮ状態になると、トランジスタＴｒ２からベース
電流を引、き抜き、誤動作を起こしたり、過剰な電流が
流れて半導体装置２０の一部が焼損したりする。また、
負の起電力の影響によって、負荷ＬＤに流れる電流波形
が歪んでしまう。

逆に、トランジスタＴｒｉがＯＦＦ状態からＯＮ状態に
なる際には、正の起電力が発生し、出力端子０ＵＴ１の
電位が瞬間的に上昇する。そのため、トランジスタＴｒ
ｉのコレクタ・エミッタ間に電源電圧Ｖｃｃを越える過
大な電圧が印加される。

その電圧がトランジスタＴｒｉの定格電圧を越えると、
トランジスタＴｒｉが劣化したり、破壊されたりする。

なお、この現象を防止するために、トランジスタＴｒｉ
のコレクタ・エミッタ間に図示しないツェナーダイオー
ドなどを用いることもある。

〔発明が解決しようとする課題〕

従来の半導体装置は以上のように構成されているので、
出力端子０ＬＩＴＩ’に負の起電力が発生すると、駆動
回路が誤動作を起こしたり、焼損したりするという問題
があった。また、負荷ＬＤに流れる電流波形が歪んでし
まうという問題もあった。

また、正の起電力が発生すると過大な電圧がトランジス
タＴｒｉのコレクタ・エミッタ間に印加され、出力段の
トランジスタＴｒｉが劣化したり、破壊したりするとい
う問題があり、その保護のためにはツェナーダイオード
などの余分な素子を必要とするという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、簡易な構成で逆起電力が発生しても、回路
の誤動作や破壊を防止しつつ、負荷電流への逆起電力の
影響を抑制した半導体装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、半導体基板の主面上にお
いて第１の導電型を有する複数のウェルが第２の導電型
の分離領域によって相互に分離され、ウェルのそれぞれ
の中に形成された素子構造を電気的に接続して所定の回
路を構成する半導体装置において、第１の導電型の第１
の領域中に第２の導電型の第２の領域を設けることによ
り形成されたＰＮダイオード構造が、第２の導電型の第
３の領域によってウェルのそれぞれから電気的に分離さ
れて設けられ、所定の回路の定常出力電圧範囲内におい
てＰＮダイオード構造が逆バイアスされるように、ＰＮ
ダイオード構造が所定の第１の電位とウェルから取り出
される所定の回路の出力とに電気的に接続され、かつ定
常出力電圧範囲内において出力が取り出されるウェルと
第３の領域との間が逆バイアスされるように、第３の領
域に所定の第２の電位が与えられていることを特徴とす
るものである。

〔作用〕

この発明における第１の領域と第２の領域とは、所定の
回路の出力が定常出力電圧範囲内であれば、逆バイアス
されたＰＮダイオード構造を構成し、第１の領域と第３
の領域と所定の回路の出力に電気的に接続されたウェル
とは、所定の回路の出力が定常出力電圧範囲内であれば
、不活性状態のトランジスタ構造を構成するので、所定
の回路の出力が定常出力電圧範囲外になると、ＰＮダイ
オード構造またはトランジスタ構造が活性化する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体装置であるバイポ
ーラ素子の断面図である。

基板となるＰ　領域１上にはＮ　領域２ａ、２ｂ、２ｃ
が分離して形成される。Ｎ　領域２ｃはＮ　領域２ａ、
２ｂの間に形成される。Ｎ　領域２ａ、２ｂ、２ｃ上に
はＮ−領域３ａ、３ｂ、３Ｃのそれぞれが分離して形成
される。Ｎ−領域３ａ内にはＰ　領域４が形成され、Ｐ
　領域４内にはＮ　領域５が形成される。またＰ　領域
４とは分離してＮ　領域６も形成される。Ｎ−領域３ｂ
内にはＰ　領域７とＮ　領域８が分離して形成され、Ｎ
−領域３ｃ内にはＰ＋領域１１とＮ＋領域１２が分離し
て形成される。Ｎ　領域３ａとＮ領域３Ｃとの間にはＰ
　領域９ａが分離層として形成され、Ｎ″″領域３Ｃと
Ｎ−領域３ｂとの間にはＰ＋領域９ｂが分離層として形
成される。

領域４〜９および領域１１．１２上には、それぞれの電
極４Ｍ〜９Ｍおよび電極１１Ｍ、１２Ｍが絶縁８１０に
よって相互に分離されて形成される。また以上の領域１
〜９と領域１１，１２、電、極４Ｍ〜９Ｍと電極１１Ｍ
、１２Ｍおよび絶縁膜１０は半導体装置２０ａの主表面
上に形成される。

Ｐ　領域９ａ、９ｂは電極９Ｍを介して接地電位ＧＮＤ
に電気的に接続され、Ｎ　領域６とＰ１領域１１とはそ
れぞれの電極６Ｍ、１１Ｍを介して出力端子０ＵＴ１に
電気的に接続され、Ｐ　領域７とＮ　領域１２とはそれ
ぞれの電極７Ｍ、１２Ｍを介して電源電圧Ｖ。０に電気
的に接続されている。

出力端子０ＵＴＩの電位が、電源電圧ｖＣｏと接地電位
ＧＮＤとの間の定常出力電圧範囲内であれば、電源電圧
ｖＣｃに電気的に接続されたＮ　領域１２、Ｎ−領域３
ｃは、Ｐ＋領域１１とともに逆バイアスされたＰＮ接合
を形成する。また、このＰＮ接合はＰ　領域９ａ、９ｂ
によってウェルとなるＮ−領域３ａ、３ｂのそれぞれと
は電気的に分離されている。

また、出力端子０ＵＴＩの電位が、定常出力電圧範囲内
であれば、出力端子０ＵＴ１に電気的に接続されたＮ＋
領域６．Ｎ−領域３ａと接地電位Ｇ　Ｎ　Ｄ　ｌ：　電
気的に接続されたＰ　領域９ａとの間は逆バイアスされ
ており、Ｎ　領域１２とＮ″″領域３ｅ、Ｐ　　領域９
ａおよびＮ　領域６とＮ−領域３ａによって構成される
横方向のトランジスタは不活性状態となる。

第２図は、第１図に示す半導体装置２０ａを用いて構成
した駆動回路の回路図である。

第１図に示すＰ　領域９ａ、Ｎ　　領域６．Ｎ＋領域１
２のそれぞれをベースＢ、エミッタＥ、コレクタＣとす
る寄生トランジスタＴｒ３ａが第２図に示されている。

さらに、第１図のＰ　領域１１、Ｎ　領域１２のそれぞ
れをアノードＡ、カソードにとするダイオードＤ１も第
２図に示されている。

第２図において、トランジスタＴｒ３ａのベースＢは接
地電位Ｇ　Ｎ　Ｄに、エミッタＥは出力端子０ＵＴ１に
、コレクタＣは電源電圧ＶＣｃに接続される。ダイオー
ドＤ１のアノードＡは出力端子０ＵＴＩに、カソードに
は電源電圧ｖｃｃに接続される。

その他のトランジスタＴｒｉ、Ｔｒ２、入力ＩＮ１抵抗
Ｒ１、出力端子０ＵＴＩ、０ＵＴ２および負荷ＬＤの構
成および相互の接続関係ならびに第１１図に示す各領域
との対応関係は、前述した第４図に示す従来の駆動回路
と同様である。

次に動作について説明する。第２図のトランジスタＴｒ
ｉの０Ｎ１０ＦＦ状態に従って、負荷ＬＤへの供給電流
が増減する。トランジスタＴｒｌがＯＮ状態からＯＦＦ
状態になり、負荷ＬＤを流れる電流が減少すると、出力
端子０ＵＴ１に負の起電力が発生し、出力端子０ＵＴＩ
の電位が瞬間的に降下する。

負荷ＬＤが誘導性負荷の場合、充分に大きい負の起電力
が発生し、出力端子０ＵＴＩの電位が接地電位ＧＮＤよ
りも下がってしまう。すると、寄生トランジスタＴｒ３
ａがＯＮ状態になり、電源電圧Ｖ。０が出力端子０ＵＴ
Ｉに電気的に接続される形となる。そのため、負の起電
力は瞬間的に緩和され、負荷ＬＤに正常な電流が流れ、
出力電流の波形の歪みが除去される。

トランジスタＴｒ３ａには瞬間的に大きな電流が流れる
が、その時間は微小であり発熱は少ない。

また第１図のＮ−領域３ＣをトランジスタＴｒｉ。

Ｔｒ２などが形成される素子領域以外の分離領域内に形
成することにより、素子の平面レイアウトの自由度が増
し、以下のようにして発熱を抑制する平面レイアウトを
得ることができる。

例えば第３図に示すように、トランジスタＴ「１に対応
する第１図の領域３ａ、４．５．６が四角形状に配置さ
れる場合には、その周囲の分離層であるＰ　領域９ａの
２辺以上に対向して、素子を形成されない分離領域内に
第１図の領域３ｃ。

１１．１２を第３図に示すように形成することができ、
トランジスタＴｒ３ａの接合面積を増やし電流容量を充
分に大きくすることができる。そのためＴｒ３ａの発熱
は充分に抑えられ焼損が防止できる。

また、トランジスタＴｒ３ａは、トランジスタＴｒ２と
は電気的に分離して形成されるので、トランジスタＴｒ
３ａの動作によってトランジスタＴｒ２が誤動作を起こ
すことはなく、駆動回路の誤動作が防止できる。

第２図において、トランジスタＴ「１がＯＦＦ状態から
ＯＮ状態になると、出力端子０ＵＴＩには正の起電力が
発生し、出力端子０ＵＴ１の電位が瞬間的に上昇し、電
源電圧ｖＣＣを越λ、てしまう。

第１図に示すように、出力端子０ＵＴ１はＰ　領域１１
に電気的に接続され、Ｐ　領域１１とＮ＋領域１２とは
第２図に示すダイオードＤ１を形成している。出力端子
０ＵＴ１の電位が上昇すると、出力端子０ＵＴ１はダイ
オードＤ１を介して電源電圧Ｖ。０に電気的に接続され
る形となるので、その電位は電源電圧Ｖｃｏとダイオー
ドＤ１の順方向電圧との和によって制限される。

以上のようにして、第１図に示す出力端子０ＵＴ１の電
位およびＮ　領域６の電位は、はぼ電源電圧Ｖ。０まで
に制限され、第２図に示すトランジスタＴｒｉのコレク
タφエミッタ間電圧も、はぼ電源電圧ｖｃｏまでに制限
される。そのため、正の逆起電力が発生してもダイオー
ドＤ１によって瞬間的に緩和され、トランジスタＴｒｉ
のコレクタ壷エミッタ間に電源電圧ｖｃｃ以上の過大な
電圧は印加されず、トランジスタＴｒｉが劣化したり破
壊したりすることが防止できる。

ダイオードＤ１には瞬間的に大きな電流が流れるが、そ
の時間は微小であり発熱は少い。また前述したように、
Ｎ″″領域３ｃを分離領域内に形成し、Ｐ　領域１１と
Ｎ　領域１２との対向面積を増やし、ダイオードＤ１の
電流容量を大きくすることにより、ダイオードＤ１の発
熱は充分に抑えられ焼損が防止できる。

以上のようにして、逆起電力による回路の誤動作、劣化
、焼損、破壊などを防止するとともに、負荷ＬＤに流れ
る電流波形の歪みを除去できる。

なお、バイポーラ素子について説明したが、ＭＯ８ＦＥ
Ｔ素子についてもこの発明は同様に適用できる。

また、逆の導電型の素子についてもこの発明は同様に適
用でき、その場合はＰ＋領域１１に対応するＮ＋領領域
出力端子に接続し、Ｎ＋領域１２に対応するＰ　領域を
回路内の最低電位、例えば接地電位に接続すればよい。

また、負荷を駆動するための出力回路について説明した
が、例えば外部端子を有し、他の回路からの影響を受け
やすい入力回路などに対してもこの発明は同様に適用で
きる。

さらに、第１図において　ｐ　＋領域１１とＮ＋領域１
２との分離領域内の相対的位置関係は逆でもよく、これ
らの領域を素子とは電気的に分離して素子領域内に形成
してもよい。

〔発明の効果〕

以上のようにこの発明によれば、第１の領域と第２の領
域とは、所定の回路の出力が定常出力電圧範囲内であれ
ば、逆バイアスされたＰＮダイオード構造を構成し、第
１の領域と第３の領域と所定の回路の出力に電気的に接
続されたウェルとは、所定の回路の出力が定常出力電圧
範囲内であれば、不活性状態のトランジスタ構造を構成
するので、所定の回路の出力が定常出力電圧範囲外にな
ると、ＰＮダイオード構造またはトランジスタ構造が活
性化する。

そのため、簡易な構成で逆起電力が発生しても、回路の
誤動作や破壊を防止しつつ、負荷電流への逆起電力の影
響を抑制した半導体装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の断面図
、第２図は第１図の半導体装置を用いて構成した駆動回
路の回路図、第３図は第１図の半導体装置の平面図、第
４図は従来の半導体装置の断面図、第５図は第４図の半
導体装置を用いて構成した駆動回路の回路図である。 図において、３ａ、３ｃはＮ−領域、６はＮ＋領領域９
ａはＰ＋領域、１１はＰ＋領域、１２はＮ＋領領域２０
ａは半導体装置、０ＵＴ１は出力端子、ｖＣＣは電源電
圧、ＧＮＤは接地電位である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の主面上において第１の導電型を有す
   る複数のウェルが第２の導電型の分離領域によって相互
   に分離され、前記ウェルのそれぞれの中に形成された素
   子構造を電気的に接続して所定の回路を構成する半導体
   装置において、第１の導電型の第１の領域中に第２の導
   電型の第２の領域を設けることにより形成されたＰＮダ
   イオード構造が、第２の導電型の第３の領域によって前
   記ウェルのそれぞれから電気的に分離されて設けられ、 前記所定の回路の定常出力電圧範囲内において前記ＰＮ
   ダイオード構造が逆バイアスされるように、前記ＰＮダ
   イオード構造が所定の第１の電位と前記ウェルから取り
   出される前記所定の回路の出力とに電気的に接続され、
   かつ 前記定常出力電圧範囲内において前記出力が取り出され
   るウェルと前記第３の領域との間が逆バイアスされるよ
   うに、前記第３の領域に所定の第２の電位が与えられて
   いることを特徴とする半導体装置。