JPS6361783B2 - - Google Patents
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- JPS6361783B2 JPS6361783B2 JP11017584A JP11017584A JPS6361783B2 JP S6361783 B2 JPS6361783 B2 JP S6361783B2 JP 11017584 A JP11017584 A JP 11017584A JP 11017584 A JP11017584 A JP 11017584A JP S6361783 B2 JPS6361783 B2 JP S6361783B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の構造に関し、とくに入
力保護抵抗の構造に関するものである。
力保護抵抗の構造に関するものである。
半導体集積回路装置には、センスアンプ、ワー
ド・ドライバー、デジツト・ドライバー等のメモ
リー周辺回路や、電流切替型論理回路（CML）
とトランジスタ・トランジスタ論理回路（TTL）
との間のレベル変換回路などの使用電源電圧の異
なる論理回路間のレベル変換回路がある。従来、
この種の半導体集積回路装置を使用した電子機器
に於ては、事故等の原因で電源の一つが切れた場
合、特に最高電位を供給している電源のみが切れ
た場合に、半導体集積回路装置の入力端子に外部
から過大電圧が印加され、そこから過大電流が流
れこんで装置を破壊することがしばしばみられ
た。これは従来の集積回路の入力部の構造に問題
があるからである。
ド・ドライバー、デジツト・ドライバー等のメモ
リー周辺回路や、電流切替型論理回路（CML）
とトランジスタ・トランジスタ論理回路（TTL）
との間のレベル変換回路などの使用電源電圧の異
なる論理回路間のレベル変換回路がある。従来、
この種の半導体集積回路装置を使用した電子機器
に於ては、事故等の原因で電源の一つが切れた場
合、特に最高電位を供給している電源のみが切れ
た場合に、半導体集積回路装置の入力端子に外部
から過大電圧が印加され、そこから過大電流が流
れこんで装置を破壊することがしばしばみられ
た。これは従来の集積回路の入力部の構造に問題
があるからである。
この発明の目的は装置の破損を防止することの
できる新規な入力保護抵抗を有する半導体集積回
路装置を提供することにある。
できる新規な入力保護抵抗を有する半導体集積回
路装置を提供することにある。
次にこの発明をより良く理解するために従来の
装置の破壊現象につき図を用いて説明する。
装置の破壊現象につき図を用いて説明する。
一例として、正電源（VDD）と負電源（VEE）
の二種の電源を使用する場合をとり、かつ回路の
入力部分がトランジスタであつて、外部回路から
の入力電圧（VIN）が入力端子１を介して入力ト
ランジスタのベース端子に加えられる場合〔第１
図Ａ〕と、入力部分が抵抗であつて入力電圧が抵
抗端子を介して入力される場合〔第１図Ｂ〕をと
る。多電源駆動される集積回路の主要部はブロツ
ク２０，２１で示される。これらの回路を従来の
半導体集積回路技術を用いて集積化した場合、入
力端子１に接続された回路入力部分の素子の構造
は各々第２図Ａ，Ｂに示す断面構造をとる。
NPN形トランジスタを主体とする回路にあつて
は、Ｐ形半導体基体７からPN接合により分離さ
れたＮ形半導体領域８にプレーナ技術でＰ形不純
物を選択拡散して形成されたＰ形半導体領域９を
各々PNPトランジスタのベース領域、あるいは
抵抗素子として使用する。基板７は回路の最低電
位の電源電圧（この場合端子４）に接続され、Ｎ
形分離領域８は回路の最高電位電源（この場合端
子２）に接続される。PNPトランジスタを主体
とした回路ではこの逆になる。回路２０，２１を
構成する素子は基板７の他の部分に設けられる
が、第２図Ｂの構成ではＮ形分離領域８内に他の
抵抗素子が設けられているのが普通である。この
ような構成の入力部素子にあつては、第３図Ａ，
Ｂに等価回路で示す如く、入力端子１をエミツタ
とし、正電源端子２をベースとし、負電源端子４
をコレクタとするPNPトランジスタが寄生して
いる。一般に、正常な値の電源電圧が印加されて
いる場合は、入力電圧（VIN）＜正電源電圧
（VDD）の関係を満足するため寄生PNPトランジ
スタは遮断動作域にあり、その作用が殺されてい
る。しかるに電源に事故が発生して正電源電圧
（VDD）が低下しVIN＞VDDの条件が満たされると
寄生PNPトランジスタは活性動作域に入り、入
力端子１から負電源端子４に向かつて電流を引き
込む。このとき入力端子１に流れる電流値は、寄
生PNPトランジスタのエミツタ接地電流増幅度
をβPNP、正電源と負電源間のインピーダンスをＺ
オーム、入力端子に印加されている電圧をVINボ
ルト、負電源電圧をVEEボルトとすれば（１＋
βPNP）（VIN−VEE−VF）／Ｚであらわされる。た
だしVFは寄生PNPトランジスタのエミツタ・ベ
ース間順方向電位降下値で通常0.7ボルト程度の
値をとる。又、埋込層を有する通常の集積回路素
子構造ではβPNPは１〜４程度の値をもつ。一方、
電子機器に於ては電源ラインには多数の集積回路
が並列に接続されているのが普通であるから、正
電源（VDD）と負電源（VEE）間の等価インピー
ダンスＺは各々の回路のインピーダンスをZ1、Z2
……とすれば１／Ｚ＝（１／Z1＋１／Z2＋……）
とあらわされ一般にかなり低い値をとる。今、か
りに10Ωの等価インピーダンスをもつ電子機器に
事故が発生し、正電源のみが切れ、−５ボルトの
負電源及び０ボルトの入力電圧は正常に印加され
ている場合を想定すると、このとき集積回路の入
力端子に流れ込む最大電流値はβPNPの値に依存し
て約0.9アンペアから２アンペアに至る過大電流
が瀬流れることになる。このように電子機器に於
ては一般に電源ラインのインピーダンスがかなり
低い値をもつために電源事故により過大電流が流
れ集積回路内の金属配線路を熔断することがしば
しばみられる。
の二種の電源を使用する場合をとり、かつ回路の
入力部分がトランジスタであつて、外部回路から
の入力電圧（VIN）が入力端子１を介して入力ト
ランジスタのベース端子に加えられる場合〔第１
図Ａ〕と、入力部分が抵抗であつて入力電圧が抵
抗端子を介して入力される場合〔第１図Ｂ〕をと
る。多電源駆動される集積回路の主要部はブロツ
ク２０，２１で示される。これらの回路を従来の
半導体集積回路技術を用いて集積化した場合、入
力端子１に接続された回路入力部分の素子の構造
は各々第２図Ａ，Ｂに示す断面構造をとる。
NPN形トランジスタを主体とする回路にあつて
は、Ｐ形半導体基体７からPN接合により分離さ
れたＮ形半導体領域８にプレーナ技術でＰ形不純
物を選択拡散して形成されたＰ形半導体領域９を
各々PNPトランジスタのベース領域、あるいは
抵抗素子として使用する。基板７は回路の最低電
位の電源電圧（この場合端子４）に接続され、Ｎ
形分離領域８は回路の最高電位電源（この場合端
子２）に接続される。PNPトランジスタを主体
とした回路ではこの逆になる。回路２０，２１を
構成する素子は基板７の他の部分に設けられる
が、第２図Ｂの構成ではＮ形分離領域８内に他の
抵抗素子が設けられているのが普通である。この
ような構成の入力部素子にあつては、第３図Ａ，
Ｂに等価回路で示す如く、入力端子１をエミツタ
とし、正電源端子２をベースとし、負電源端子４
をコレクタとするPNPトランジスタが寄生して
いる。一般に、正常な値の電源電圧が印加されて
いる場合は、入力電圧（VIN）＜正電源電圧
（VDD）の関係を満足するため寄生PNPトランジ
スタは遮断動作域にあり、その作用が殺されてい
る。しかるに電源に事故が発生して正電源電圧
（VDD）が低下しVIN＞VDDの条件が満たされると
寄生PNPトランジスタは活性動作域に入り、入
力端子１から負電源端子４に向かつて電流を引き
込む。このとき入力端子１に流れる電流値は、寄
生PNPトランジスタのエミツタ接地電流増幅度
をβPNP、正電源と負電源間のインピーダンスをＺ
オーム、入力端子に印加されている電圧をVINボ
ルト、負電源電圧をVEEボルトとすれば（１＋
βPNP）（VIN−VEE−VF）／Ｚであらわされる。た
だしVFは寄生PNPトランジスタのエミツタ・ベ
ース間順方向電位降下値で通常0.7ボルト程度の
値をとる。又、埋込層を有する通常の集積回路素
子構造ではβPNPは１〜４程度の値をもつ。一方、
電子機器に於ては電源ラインには多数の集積回路
が並列に接続されているのが普通であるから、正
電源（VDD）と負電源（VEE）間の等価インピー
ダンスＺは各々の回路のインピーダンスをZ1、Z2
……とすれば１／Ｚ＝（１／Z1＋１／Z2＋……）
とあらわされ一般にかなり低い値をとる。今、か
りに10Ωの等価インピーダンスをもつ電子機器に
事故が発生し、正電源のみが切れ、−５ボルトの
負電源及び０ボルトの入力電圧は正常に印加され
ている場合を想定すると、このとき集積回路の入
力端子に流れ込む最大電流値はβPNPの値に依存し
て約0.9アンペアから２アンペアに至る過大電流
が瀬流れることになる。このように電子機器に於
ては一般に電源ラインのインピーダンスがかなり
低い値をもつために電源事故により過大電流が流
れ集積回路内の金属配線路を熔断することがしば
しばみられる。
このような過電流を防止するためには入力端子
に保護抵抗を直列に接続してやればよいわけであ
るが、前述の如く通常の集積回路構成法では最高
電位を供給する電源が切れた場合にはもはや抵抗
体としては動作せず、PNPトランジスタのエミ
ツタ領域を提供することとなり、何らの保護効果
を持たない。したがつて装置を保護するためには
集積回路の入力端らに抵抗体を外付接続する必要
がある。しかるに各入力端子に保護抵抗体を外部
接続することは電子機器の構成上極めて手数のか
かるものであり、かつ実装密度を著るしく低下さ
せるものである。
に保護抵抗を直列に接続してやればよいわけであ
るが、前述の如く通常の集積回路構成法では最高
電位を供給する電源が切れた場合にはもはや抵抗
体としては動作せず、PNPトランジスタのエミ
ツタ領域を提供することとなり、何らの保護効果
を持たない。したがつて装置を保護するためには
集積回路の入力端らに抵抗体を外付接続する必要
がある。しかるに各入力端子に保護抵抗体を外部
接続することは電子機器の構成上極めて手数のか
かるものであり、かつ実装密度を著るしく低下さ
せるものである。
さらに、入力保護抵抗を集積回路チツプの内部
に設けることを考えられるが、これを単に集積化
しただけでは入力保護抵抗自体の耐圧を十分得る
ことができず、その結果入力トランジスタを破壊
することになる。
に設けることを考えられるが、これを単に集積化
しただけでは入力保護抵抗自体の耐圧を十分得る
ことができず、その結果入力トランジスタを破壊
することになる。
本発明は外部回路に接続される入力端子と内部
集積回路との間に高耐圧の保護抵抗を新規な構造
にて設けて、外部から印加される過大電圧に対し
て有効な保護効果を得るようにしたものである。
従つて、保護抵抗体の外付けは不要で、また単一
電源用の集積回路のみならず多電源駆動の集積回
路においても、十分な保護効果が得られる。
集積回路との間に高耐圧の保護抵抗を新規な構造
にて設けて、外部から印加される過大電圧に対し
て有効な保護効果を得るようにしたものである。
従つて、保護抵抗体の外付けは不要で、また単一
電源用の集積回路のみならず多電源駆動の集積回
路においても、十分な保護効果が得られる。
本発明による半導体集積回路装置は、入力集積
回路が形成されている一導電型の半導体基板と、
該半導体基板の一部に形成された逆導電型の第１
の領域と、該第１の領域内に形成された一導電型
の第２の領域とを有し、該第２の領域を抵抗素子
とした半導体集積回路において、該抵抗素子の第
１の端子を外部入力端子に接続するとともに該第
１の端子を前記第１の領域に短絡させ、前記抵抗
素子の第２の端子を前記半導体基板上に形成され
た内部集積回路に接続したことを特徴とする。
回路が形成されている一導電型の半導体基板と、
該半導体基板の一部に形成された逆導電型の第１
の領域と、該第１の領域内に形成された一導電型
の第２の領域とを有し、該第２の領域を抵抗素子
とした半導体集積回路において、該抵抗素子の第
１の端子を外部入力端子に接続するとともに該第
１の端子を前記第１の領域に短絡させ、前記抵抗
素子の第２の端子を前記半導体基板上に形成され
た内部集積回路に接続したことを特徴とする。
本発明においては外部からの入力信号を第１の
領域と短絡された抵抗素子の第１の端子に印加し
ている。このため外部入力端子と直結された第１
の端子に静電気等による異常電圧が印加されても
この異常電圧は第１の領域と半導体基板とによつ
て形成されるPN接合ダイオードによつて吸収さ
れてしまい、異常電圧が抵抗素子に印加されるこ
とはない。かつ基板と第１の領域によつて形成さ
れるダイオードは耐圧が高く、さらに破壊に至る
熱容量も大きいため、このダイオード自体が異常
電圧によつて破壊されることはない。ここで仮に
抵抗素子の上記第２の端子に入力信号が印加され
ていたとすると、異常電圧はほぼそのまま抵抗素
子に印加され、抵抗素子の破壊、抵抗素子と第１
の領域との間の接合の破壊を容易に発生されてし
まうこととなる。また本願発明では第１の領域は
抵抗素子の第１の端子に接続されているためほぼ
入力信号電圧となつている。このために基板と第
１の領域との間の接合が順バイアスになることを
効果的に阻止することができる。もし第１の領域
が抵抗素子の第２の端子に接続されていたとする
と、第２の端子は抵抗素子による電圧降下によつ
て入力信号電圧より小さくなつているために、基
板と第１の領域とを充分に逆バイアスすることは
できない。
領域と短絡された抵抗素子の第１の端子に印加し
ている。このため外部入力端子と直結された第１
の端子に静電気等による異常電圧が印加されても
この異常電圧は第１の領域と半導体基板とによつ
て形成されるPN接合ダイオードによつて吸収さ
れてしまい、異常電圧が抵抗素子に印加されるこ
とはない。かつ基板と第１の領域によつて形成さ
れるダイオードは耐圧が高く、さらに破壊に至る
熱容量も大きいため、このダイオード自体が異常
電圧によつて破壊されることはない。ここで仮に
抵抗素子の上記第２の端子に入力信号が印加され
ていたとすると、異常電圧はほぼそのまま抵抗素
子に印加され、抵抗素子の破壊、抵抗素子と第１
の領域との間の接合の破壊を容易に発生されてし
まうこととなる。また本願発明では第１の領域は
抵抗素子の第１の端子に接続されているためほぼ
入力信号電圧となつている。このために基板と第
１の領域との間の接合が順バイアスになることを
効果的に阻止することができる。もし第１の領域
が抵抗素子の第２の端子に接続されていたとする
と、第２の端子は抵抗素子による電圧降下によつ
て入力信号電圧より小さくなつているために、基
板と第１の領域とを充分に逆バイアスすることは
できない。
このように、保護抵抗素子のこの半導体集積回
路装置入力端子に接続されない側を内部集積回路
に接続する構成は、本発明に好適なものである。
また、第１の領域には保護抵抗素子だけを形成す
る方がよい。第４図に本願の一実施例の断面構造
を示す。保護抵抗素子は半導体内部集積回路と外
部入力端子との間に接続される。この保護抵抗素
子は通常の集積回路技術を用いて他のトランジス
タ、及び抵抗素子と同時に製造されるが、通常の
抵抗素子と異なり、各々の保護抵抗素子が各々独
立して分離絶縁された構造をとる点に特徴があ
る。すなわち、Ｐ型基板に形成された一つのＮ型
分離領域８の中にたゞ一つのＰ型抵抗領域９を設
け、その表面に端子１１および１２を接続したも
のである。これら領域８，９と隔離して半導体基
体７内に所定の集積回路、たとえば第１，２図
Ａ，Ｂに示したような回路、が通常の集積回路技
術を用いて形成され、一方の抵抗端子１２がその
多電源回路の入力に接続され、他方の抵抗端子１
１が外部入力端子に接続される。そして、さら
に、唯一つの保護抵抗領域９を包含するＮ形分離
領域８は保護抵抗素子の入力端子１１と短絡して
使用される。これは、保護抵抗素子とＮ形分離領
域との間のPN接合によるコンデンサに電荷が蓄
積されるとこの保護抵抗素子が不安定になるため
である。また、このようにＮ形分離領域を保護抵
抗素子と接続することにより、静電気に対する耐
性も向上する。
路装置入力端子に接続されない側を内部集積回路
に接続する構成は、本発明に好適なものである。
また、第１の領域には保護抵抗素子だけを形成す
る方がよい。第４図に本願の一実施例の断面構造
を示す。保護抵抗素子は半導体内部集積回路と外
部入力端子との間に接続される。この保護抵抗素
子は通常の集積回路技術を用いて他のトランジス
タ、及び抵抗素子と同時に製造されるが、通常の
抵抗素子と異なり、各々の保護抵抗素子が各々独
立して分離絶縁された構造をとる点に特徴があ
る。すなわち、Ｐ型基板に形成された一つのＮ型
分離領域８の中にたゞ一つのＰ型抵抗領域９を設
け、その表面に端子１１および１２を接続したも
のである。これら領域８，９と隔離して半導体基
体７内に所定の集積回路、たとえば第１，２図
Ａ，Ｂに示したような回路、が通常の集積回路技
術を用いて形成され、一方の抵抗端子１２がその
多電源回路の入力に接続され、他方の抵抗端子１
１が外部入力端子に接続される。そして、さら
に、唯一つの保護抵抗領域９を包含するＮ形分離
領域８は保護抵抗素子の入力端子１１と短絡して
使用される。これは、保護抵抗素子とＮ形分離領
域との間のPN接合によるコンデンサに電荷が蓄
積されるとこの保護抵抗素子が不安定になるため
である。また、このようにＮ形分離領域を保護抵
抗素子と接続することにより、静電気に対する耐
性も向上する。
以上のように、かゝる構造の保護抵抗素子は電
源電圧とは無関係に常に一定の値の抵抗値を保有
する。本発明の集積回路装置を使用した電子機器
に於ては事故発生時に入力端子に流れ込む量大電
流値は、保護抵抗値をＲオームとして（VIN−
VEE−VF）／Ｒであらわされ、Ｒ＝100Ω程度の
値であつても前述の条件下で最大電流値を高々50
ミリアンペア程度におさえることができる。
源電圧とは無関係に常に一定の値の抵抗値を保有
する。本発明の集積回路装置を使用した電子機器
に於ては事故発生時に入力端子に流れ込む量大電
流値は、保護抵抗値をＲオームとして（VIN−
VEE−VF）／Ｒであらわされ、Ｒ＝100Ω程度の
値であつても前述の条件下で最大電流値を高々50
ミリアンペア程度におさえることができる。
以上にこの発明につき説明したが、この発明の
主たる部分は電源電圧が正常な値からずれた場合
に、過電流が流れる可能性のある集積回路端子に
直列に、単独分離された保護抵抗素子を半導体集
積回路の内部に於てい接続し、かつ保護抵抗素子
の外部入力端子接続側を分離領域を短絡すること
にあり、この発明の大きな効果は、過電流による
半導体集積回路装置の破損を防止できることにあ
る。
主たる部分は電源電圧が正常な値からずれた場合
に、過電流が流れる可能性のある集積回路端子に
直列に、単独分離された保護抵抗素子を半導体集
積回路の内部に於てい接続し、かつ保護抵抗素子
の外部入力端子接続側を分離領域を短絡すること
にあり、この発明の大きな効果は、過電流による
半導体集積回路装置の破損を防止できることにあ
る。
また本発明の構成の保護抵抗は上記の場合に限
らず、過大な入力電圧に対する保護抵抗としても
用いて効果がある。すなわち、第２図Ｂのような
構成の抵抗の場合、回路が多電源でなく一電源で
あつても、分離領域にかかる高電位２よりも端子
１の電位が高くなると、やはり過電流が流れる
が、第４図のような構成にすれば、抵抗領域９は
他と分離されているので、入力端子１１に過大な
入力電圧がかかつても回路を保護することができ
る。
らず、過大な入力電圧に対する保護抵抗としても
用いて効果がある。すなわち、第２図Ｂのような
構成の抵抗の場合、回路が多電源でなく一電源で
あつても、分離領域にかかる高電位２よりも端子
１の電位が高くなると、やはり過電流が流れる
が、第４図のような構成にすれば、抵抗領域９は
他と分離されているので、入力端子１１に過大な
入力電圧がかかつても回路を保護することができ
る。
以上のように、本願は多電源駆動のみならず単
一電源駆動の集積回路においても十分の保護効果
が得られる。
一電源駆動の集積回路においても十分の保護効果
が得られる。
第１図Ａ，Ｂは従来の問題点を説明するための
回路概略図、第２図Ａ，Ｂは各々第１図Ａ，Ｂに
示した回路を集積化した場合の入力素子部分の断
面構造図、第３図Ａ，Ｂは各々第２図Ａ，Ｂに示
した入力素子部分の等価回路図、第４図は本発明
の一実施例による半導体集積回路装置の入力保護
抵抗素子部分の断面構造図、である。 なお図において、１，１１……入力端子、２…
…回路の最高電圧の電源端子、３……接地端子、
４……回路の最低電位の電源端子、５……NPN
トランジスタのエミツタ、６……抵抗のブロツク
２１へ接続される側、７……Ｐ型半導体基板、８
……Ｎ型領域、９……Ｐ型領域、１２……抵抗の
電流切替型論理回路へ接続される側、２０，２１
……回路の主要ブロツクである。
回路概略図、第２図Ａ，Ｂは各々第１図Ａ，Ｂに
示した回路を集積化した場合の入力素子部分の断
面構造図、第３図Ａ，Ｂは各々第２図Ａ，Ｂに示
した入力素子部分の等価回路図、第４図は本発明
の一実施例による半導体集積回路装置の入力保護
抵抗素子部分の断面構造図、である。 なお図において、１，１１……入力端子、２…
…回路の最高電圧の電源端子、３……接地端子、
４……回路の最低電位の電源端子、５……NPN
トランジスタのエミツタ、６……抵抗のブロツク
２１へ接続される側、７……Ｐ型半導体基板、８
……Ｎ型領域、９……Ｐ型領域、１２……抵抗の
電流切替型論理回路へ接続される側、２０，２１
……回路の主要ブロツクである。
Claims (1)
- １ 外部入力端子と、これから入力される入力信
号をうける内部集積回路とを含む半導体集積回路
装置において、前記内部集積回路が形成されてい
る一導電型の半導体基板と、該半導体基板に形成
された逆導電型の第１の領域と、該第１の領域内
に形成された一導電型の第２の領域とを有し、該
第２の領域を抵抗素子として使用し、該抵抗素子
の第１の端子に前記外部入力端子からの入力信号
を供給するとともに該第１の端子を前記第１の領
域に短絡させ、前記抵抗素子の第２の端子から前
記半導体基板上に形成された前記内部集積回路に
供給される信号を取り出すようにしたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017584A JPS6035555A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017584A JPS6035555A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100828A Division JPS5937582B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035555A JPS6035555A (ja) | 1985-02-23 |
| JPS6361783B2 true JPS6361783B2 (ja) | 1988-11-30 |
Family
ID=14528948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11017584A Granted JPS6035555A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124526A (ja) * | 2012-02-22 | 2012-06-28 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244765A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 拡散抵抗を有する集積回路 |
-
1984
- 1984-05-30 JP JP11017584A patent/JPS6035555A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124526A (ja) * | 2012-02-22 | 2012-06-28 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6035555A (ja) | 1985-02-23 |
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