JPS5937582B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5937582B2 JPS5937582B2 JP56100828A JP10082881A JPS5937582B2 JP S5937582 B2 JPS5937582 B2 JP S5937582B2 JP 56100828 A JP56100828 A JP 56100828A JP 10082881 A JP10082881 A JP 10082881A JP S5937582 B2 JPS5937582 B2 JP S5937582B2
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000002955 isolation Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 description 13
- 230000006378 damage Effects 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 240000000220 Panda oleosa Species 0.000 description 1
- 235000016496 Panda oleosa Nutrition 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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Description
【発明の詳細な説明】
この発明は半導体装置の構造に関し、とくに好ましくは
二電源以上の多電源を使用する半導体集積回路装置の構
造に関するものである。
二電源以上の多電源を使用する半導体集積回路装置の構
造に関するものである。
多電源を使用する半導体集積回路装置には、センスアン
プ、ワード・ドライバー、デジット・ドライバー等のメ
モリー周辺回路や、電流切替型論理回路（ＣＭＬ）とト
ランジスタ・トランジスタ論理回路（ＴＴＬ）との間の
レベル変換回路などの使用電源電圧の異なる論理回路間
のレベル変換回路がある。
プ、ワード・ドライバー、デジット・ドライバー等のメ
モリー周辺回路や、電流切替型論理回路（ＣＭＬ）とト
ランジスタ・トランジスタ論理回路（ＴＴＬ）との間の
レベル変換回路などの使用電源電圧の異なる論理回路間
のレベル変換回路がある。
従来、この種の半導体集積回路装置を使用した電子機器
に於ては、事故等の原因で電源の一つが切れた場合、特
に最高電位を供給している電源のみが切れた場合に、半
導体集積回路装置の人力端子（外部回路に接続され、外
部回路から人力信号をうける端子）から過大電流が流れ
こみ装置を破壊することがしばしばみられた。この発明
の目的は人力端子から流れ込む過大電流による装置の破
損を防止することのできる新規なる半導体集積回路装置
を提供することにある。次にこの発明によシ良く理解す
るために装置の破壊現象につき図を用いて説明する。こ
の種の回路の代表的な例として、正電源（ＶＤＤ）と負
電源（ＶＥＥ）の二種の電源を使用する場合をとり、か
つ回路の入力部分がトランジスタであつて、外部回路か
らの人力信号として人力電圧（ＶＩＮ）がトランジスタ
のベース端子に加えられる場合〔第１図Ａ〕と、入力部
分が抵抗であつて前記人力電圧が抵抗端子の一端に加え
られる場合〔第１図Ｂ〕をとる。
に於ては、事故等の原因で電源の一つが切れた場合、特
に最高電位を供給している電源のみが切れた場合に、半
導体集積回路装置の人力端子（外部回路に接続され、外
部回路から人力信号をうける端子）から過大電流が流れ
こみ装置を破壊することがしばしばみられた。この発明
の目的は人力端子から流れ込む過大電流による装置の破
損を防止することのできる新規なる半導体集積回路装置
を提供することにある。次にこの発明によシ良く理解す
るために装置の破壊現象につき図を用いて説明する。こ
の種の回路の代表的な例として、正電源（ＶＤＤ）と負
電源（ＶＥＥ）の二種の電源を使用する場合をとり、か
つ回路の入力部分がトランジスタであつて、外部回路か
らの人力信号として人力電圧（ＶＩＮ）がトランジスタ
のベース端子に加えられる場合〔第１図Ａ〕と、入力部
分が抵抗であつて前記人力電圧が抵抗端子の一端に加え
られる場合〔第１図Ｂ〕をとる。
多電源回路の主要部はブロック２０、２１で示される。
これらの回路を従来の半導体集積回路技術を用いて集積
化した場合、人力端子１に接続された回路人力部分のト
ランジスタ、抵抗の構造は各々第２図Ａ、Ｂに示す断面
構造をとる。ＮＰＮ形トランジスタを主体とする回路に
あつては、Ｐ形半導体基体７からＰＮ接合によυ分離さ
れたＮ形半導体領域８にプレーナ技術でＰ形不純物を選
択拡散して形成されたＰ形半導体領域９を各々ＮＰＮト
ランジスタのベース領域、あるいは抵抗素子として使用
する。基板７は回路の最低電位の電源電圧（この場合端
子４）に接続され、Ｎ形分離領域８は回路の最高電位電
源（この場合端子２）に接続される。ＰＮＰトランジス
タを主体とした回路ではこの逆になる。回路２０、２１
を構成する素子は基板７の他の部分に設けられるが、第
２図Ｂの構成ではＮ形分離領域８内に他の抵抗素子が設
けられているのが普通である。このような構成の入力部
素子構造にあつては、第３図Ａ，Ｂに等価回路で示す如
く、外部回路に接続される入力端子１が接続されたＰ形
領域９をエミツタとし、正電源端子２が接続されたＮ形
領域８をベースとし、負電源端子４が接続されたＰ形基
板７をコレクタとするＰＮＰトランジスタが寄生してい
る。一般に、正常な値の電源電圧が印加されている場合
は、外部回路からの入力電圧（ＶＯＮ）〈正電源電圧（
ＶＯＯい関係を満足しているため寄生ＰＮＰトランジス
タは遮断動作域にあジ、その作用が殺されている。しか
るに電源に事故が発生して正電源電圧（ＶＯＯ）／ｌく
低下しＶｌＮ＞ＶＤＤの条件が満たされると寄生ＰＮＰ
トランジスタは活性動作域に入り、入力端子１からの負
電源端子４に向つて電流を引き込む。このとき入力端子
１に流れる電流値は、寄生ＰＮＰトランジスタのエミツ
タ接地電流増幅度をβ，ＮＰ、正電源と負電源間のイン
ピーダンスをｚオーム、入力端子に印加されている電圧
をＶｌＮボルト、負電源電圧をＶＥＥボルトとすれば（
１＋β，Ｎ，）（ＶｌＮ一ＶＥＥ−ＶＦ）／Ｚであられ
される。ただしは寄生ＰＮＰトランジスタのエミツタ・
ベース間順方向電位降下値で通常０．７ボルト程度の値
をとる。又、埋込層を有する通常の集積回路素子構造で
はβＰＮＰは１〜４程度の値をもつ。一方、電子機器に
於ては電源ラインには多数の集積回路が並列に接続され
ているのが普通であるから、正電源（ＶＯＯ）と負電源
（ＶＥＥ期の等価インピーダンスｚは各々の回路のイン
ピーダンスをＺｌ，Ｚ２・・・・・・とすれば１／Ｚ＝
（１／Ｚ１＋１／Ｚ２＋・・・：とあられされ一般にか
な９低い値をとる。今、かジに１０Ωの等価インピーダ
ンスをもつ電子機器に事故が発生し、正電源のみが切れ
、−５ボルトの負電源及びＯボルトの入力電圧は正常に
印加されている場合を想定すると、このとき集積回路の
入力端子に流れ込む最大電流値はβＰＮ，の値に依存し
て約０．９アンペアから２アンペアに至る過大電流が流
れることになる。このように電子機器に於ては一般に電
源ラインのインピーダンスがかなリ低い値をもつために
電源事故により過大電流が流れ集積回路内の金属配線路
を熔断することがしばしばみられる。このような過電流
を防止するためには入力端子に保護抵抗を直列に接続し
てやればよいわけであるが、前述の如く通常の集積回路
構成法では最高電位を供給する電源が切れた場合にはも
はや抵抗体としては動作せず、ＰＮＰトランジスタのエ
ミツタ領域を提供することとな９何らの保護効果を持た
ない。
これらの回路を従来の半導体集積回路技術を用いて集積
化した場合、人力端子１に接続された回路人力部分のト
ランジスタ、抵抗の構造は各々第２図Ａ、Ｂに示す断面
構造をとる。ＮＰＮ形トランジスタを主体とする回路に
あつては、Ｐ形半導体基体７からＰＮ接合によυ分離さ
れたＮ形半導体領域８にプレーナ技術でＰ形不純物を選
択拡散して形成されたＰ形半導体領域９を各々ＮＰＮト
ランジスタのベース領域、あるいは抵抗素子として使用
する。基板７は回路の最低電位の電源電圧（この場合端
子４）に接続され、Ｎ形分離領域８は回路の最高電位電
源（この場合端子２）に接続される。ＰＮＰトランジス
タを主体とした回路ではこの逆になる。回路２０、２１
を構成する素子は基板７の他の部分に設けられるが、第
２図Ｂの構成ではＮ形分離領域８内に他の抵抗素子が設
けられているのが普通である。このような構成の入力部
素子構造にあつては、第３図Ａ，Ｂに等価回路で示す如
く、外部回路に接続される入力端子１が接続されたＰ形
領域９をエミツタとし、正電源端子２が接続されたＮ形
領域８をベースとし、負電源端子４が接続されたＰ形基
板７をコレクタとするＰＮＰトランジスタが寄生してい
る。一般に、正常な値の電源電圧が印加されている場合
は、外部回路からの入力電圧（ＶＯＮ）〈正電源電圧（
ＶＯＯい関係を満足しているため寄生ＰＮＰトランジス
タは遮断動作域にあジ、その作用が殺されている。しか
るに電源に事故が発生して正電源電圧（ＶＯＯ）／ｌく
低下しＶｌＮ＞ＶＤＤの条件が満たされると寄生ＰＮＰ
トランジスタは活性動作域に入り、入力端子１からの負
電源端子４に向つて電流を引き込む。このとき入力端子
１に流れる電流値は、寄生ＰＮＰトランジスタのエミツ
タ接地電流増幅度をβ，ＮＰ、正電源と負電源間のイン
ピーダンスをｚオーム、入力端子に印加されている電圧
をＶｌＮボルト、負電源電圧をＶＥＥボルトとすれば（
１＋β，Ｎ，）（ＶｌＮ一ＶＥＥ−ＶＦ）／Ｚであられ
される。ただしは寄生ＰＮＰトランジスタのエミツタ・
ベース間順方向電位降下値で通常０．７ボルト程度の値
をとる。又、埋込層を有する通常の集積回路素子構造で
はβＰＮＰは１〜４程度の値をもつ。一方、電子機器に
於ては電源ラインには多数の集積回路が並列に接続され
ているのが普通であるから、正電源（ＶＯＯ）と負電源
（ＶＥＥ期の等価インピーダンスｚは各々の回路のイン
ピーダンスをＺｌ，Ｚ２・・・・・・とすれば１／Ｚ＝
（１／Ｚ１＋１／Ｚ２＋・・・：とあられされ一般にか
な９低い値をとる。今、かジに１０Ωの等価インピーダ
ンスをもつ電子機器に事故が発生し、正電源のみが切れ
、−５ボルトの負電源及びＯボルトの入力電圧は正常に
印加されている場合を想定すると、このとき集積回路の
入力端子に流れ込む最大電流値はβＰＮ，の値に依存し
て約０．９アンペアから２アンペアに至る過大電流が流
れることになる。このように電子機器に於ては一般に電
源ラインのインピーダンスがかなリ低い値をもつために
電源事故により過大電流が流れ集積回路内の金属配線路
を熔断することがしばしばみられる。このような過電流
を防止するためには入力端子に保護抵抗を直列に接続し
てやればよいわけであるが、前述の如く通常の集積回路
構成法では最高電位を供給する電源が切れた場合にはも
はや抵抗体としては動作せず、ＰＮＰトランジスタのエ
ミツタ領域を提供することとな９何らの保護効果を持た
ない。
したがつて装置を保護するためには集積回路の入力端子
１に抵抗体を外付接続する必要がある。しかるに各入力
端子に保護抵抗体を外部接続することは電子機器の構成
上極めて手数のかかるものであ９、かつ実装密度を著し
く低下させるものである。この発明は、最高電位が切れ
た場合に於いても保護低抗体としての機能を保有する抵
抗素子を新規な構造で集積回路に内蔵させ、高電位遮断
時における外部回路から入力端子を通して流れ込む過大
電流による集積回路の破壊を防止したものである。
１に抵抗体を外付接続する必要がある。しかるに各入力
端子に保護抵抗体を外部接続することは電子機器の構成
上極めて手数のかかるものであ９、かつ実装密度を著し
く低下させるものである。この発明は、最高電位が切れ
た場合に於いても保護低抗体としての機能を保有する抵
抗素子を新規な構造で集積回路に内蔵させ、高電位遮断
時における外部回路から入力端子を通して流れ込む過大
電流による集積回路の破壊を防止したものである。
したがつて抵抗体の外付けは一切不要であ９電子機器の
構成上極めて好都合である。この発明の特徴は、外部回
路に接続され入力信号をうける入力端子を有し、多電源
駆動される集積回路装置において、多電源駆動される集
積回路が形成された一導電型半導体基板に逆導電型の分
離領域が形成され、この分離領域内に一導電型の抵抗素
子が形成され、前記分離領域と前記抵抗素子の一端部と
が接続され、該一端部が前記入力端子に接続され、他端
部が前記多電源駆動される集積回路に接続されるように
構成し、前記低抗素子を前記入力端子に印加される過大
入力電圧に対する保護抵抗素子としたことを特徴とする
集積回路装置にある。
構成上極めて好都合である。この発明の特徴は、外部回
路に接続され入力信号をうける入力端子を有し、多電源
駆動される集積回路装置において、多電源駆動される集
積回路が形成された一導電型半導体基板に逆導電型の分
離領域が形成され、この分離領域内に一導電型の抵抗素
子が形成され、前記分離領域と前記抵抗素子の一端部と
が接続され、該一端部が前記入力端子に接続され、他端
部が前記多電源駆動される集積回路に接続されるように
構成し、前記低抗素子を前記入力端子に印加される過大
入力電圧に対する保護抵抗素子としたことを特徴とする
集積回路装置にある。
本発明においては外部から印加される入力信号は分離領
域と短絡された抵抗素子の一端部に印加されるようにな
つている。
域と短絡された抵抗素子の一端部に印加されるようにな
つている。
このため外部回路に接続される入力端子に静電気等によ
る異常電圧が印加されてもこの異常電圧は分離領域と半
導体基板とによつて形成されるＰＮ接合ダイオードによ
つて吸収されてしまい、異常電圧が抵抗素子には印加さ
れることはない。しかも基板と分離領域とによつて形成
されるダイオードは耐圧が高く、かつ破壊に至る熱容量
も大きいため、このダイオード自体は異常電圧によつて
破壊され難い。ここで仮に抵抗素子の他端（すなわち分
離領域と接続されていない方）を人力端子に接続した場
合、入力信号による異常電圧はほぼそのまま抵抗素子に
直接印加され、抵抗素子の破壊、抵抗素子の分離領域と
の間の接合の破壊が容易に発生してしまうこととなる。
また本願発明では分離領域は抵抗素子の一端部すなわち
人力端子への接続側に接続されているため、その電位レ
ベルはほぼ入力信号電圧となつている。このために基板
と分離領域との間の接合が順バイアスになることを効果
的に阻止することができる。一方もし分離領域が抵抗素
子の他端部に接続されていたとすると、他端部は抵抗素
子による電圧降下によつて人力信号電圧よリ小さくなつ
ているために、基板と分離領域とを充分に逆バイアスす
ることはできない。？下、第４図を用いて本発明の一実
施例について詳述する。
る異常電圧が印加されてもこの異常電圧は分離領域と半
導体基板とによつて形成されるＰＮ接合ダイオードによ
つて吸収されてしまい、異常電圧が抵抗素子には印加さ
れることはない。しかも基板と分離領域とによつて形成
されるダイオードは耐圧が高く、かつ破壊に至る熱容量
も大きいため、このダイオード自体は異常電圧によつて
破壊され難い。ここで仮に抵抗素子の他端（すなわち分
離領域と接続されていない方）を人力端子に接続した場
合、入力信号による異常電圧はほぼそのまま抵抗素子に
直接印加され、抵抗素子の破壊、抵抗素子の分離領域と
の間の接合の破壊が容易に発生してしまうこととなる。
また本願発明では分離領域は抵抗素子の一端部すなわち
人力端子への接続側に接続されているため、その電位レ
ベルはほぼ入力信号電圧となつている。このために基板
と分離領域との間の接合が順バイアスになることを効果
的に阻止することができる。一方もし分離領域が抵抗素
子の他端部に接続されていたとすると、他端部は抵抗素
子による電圧降下によつて人力信号電圧よリ小さくなつ
ているために、基板と分離領域とを充分に逆バイアスす
ることはできない。？下、第４図を用いて本発明の一実
施例について詳述する。
第４図：吐入力端子と多電源１駆動集積回路との間に直
列に接続される保護抵抗素子の断面構造を示したもので
ある。
列に接続される保護抵抗素子の断面構造を示したもので
ある。
この保護抵抗素子は通常の集積回路技術を用いて他のト
ランジスタ、及び抵抗素子と同時に製造されるが、通常
の低抗素子と異な９、外部回路に接続される各入力端子
に一端が接続される各々の保護抵抗素子が各々独立して
分離絶縁された構造をとる点に特徴がある。すなわち、
Ｐ型基板７に形成された一つのＮ型分離領域８の中にた
だ一つのＰ型抵抗領域９を設け、その表面一端部を１１
を、また他端部を端に夫々接続したものである。これら
領域８，９と隔離して半導体基板７内に所定の多電源駆
動集積回路、たとえば第１，２図Ａ，Ｂに示したような
回路が通常の集積回路技術を用いて形成され、一方の抵
抗端１２がその多電源駆動集積回路の入力端（第１図Ａ
では入力トランジスタのベース、第１図Ｂでは人力抵抗
の一端（なお、この場合第１図Ｂ，Ａ全体を多電源回路
とみる）に接続され、他方の抵抗端１１が外部回路に接
続される入力端子に接続される。いいかえれば、第１図
Ａ，Ｂの入力端子１と入力トランジスタもしくは抵抗と
の間に挿入される。そして、さらに唯一つの保護抵抗素
子９を包含するＮ形分離領域８は外部回路に接続される
入力端子に接続される保護抵抗素子の一端部１１側と短
絡して使用される。これは、保護抵抗素子のＮ形分離領
域との間のＰＮ接合によるコンデンサに電荷が蓄積され
るとこの保護抵抗素子が不安定になることを防止するた
めである。また、このようにＮ形分離領域を保護抵抗素
子と接続することによ兎外部入力端子に印加される静電
気に対する耐性も向上する。鳩上のように、かかる構造
の保護抵抗素子は電源電圧とは無関係に常に一定の値の
抵抗値を保有する。
ランジスタ、及び抵抗素子と同時に製造されるが、通常
の低抗素子と異な９、外部回路に接続される各入力端子
に一端が接続される各々の保護抵抗素子が各々独立して
分離絶縁された構造をとる点に特徴がある。すなわち、
Ｐ型基板７に形成された一つのＮ型分離領域８の中にた
だ一つのＰ型抵抗領域９を設け、その表面一端部を１１
を、また他端部を端に夫々接続したものである。これら
領域８，９と隔離して半導体基板７内に所定の多電源駆
動集積回路、たとえば第１，２図Ａ，Ｂに示したような
回路が通常の集積回路技術を用いて形成され、一方の抵
抗端１２がその多電源駆動集積回路の入力端（第１図Ａ
では入力トランジスタのベース、第１図Ｂでは人力抵抗
の一端（なお、この場合第１図Ｂ，Ａ全体を多電源回路
とみる）に接続され、他方の抵抗端１１が外部回路に接
続される入力端子に接続される。いいかえれば、第１図
Ａ，Ｂの入力端子１と入力トランジスタもしくは抵抗と
の間に挿入される。そして、さらに唯一つの保護抵抗素
子９を包含するＮ形分離領域８は外部回路に接続される
入力端子に接続される保護抵抗素子の一端部１１側と短
絡して使用される。これは、保護抵抗素子のＮ形分離領
域との間のＰＮ接合によるコンデンサに電荷が蓄積され
るとこの保護抵抗素子が不安定になることを防止するた
めである。また、このようにＮ形分離領域を保護抵抗素
子と接続することによ兎外部入力端子に印加される静電
気に対する耐性も向上する。鳩上のように、かかる構造
の保護抵抗素子は電源電圧とは無関係に常に一定の値の
抵抗値を保有する。
本発明の集積回路装置を使用した電子機器に於ては事故
発生時に入力端子に流れ込む最大電流値は、保護抵抗値
をＲオームとして（ＶＯＮ一ＶＯＥ−ＶＦ）／Ｒであら
れされ、Ｒ＝１００Ω程度の値であつても前述の条件下
で最大電流値を高高５０ミリアンペア程度におさえるこ
とができる。以上この発明につき説明したが、この発明
の主たる部分は電源電圧が正常な値からずれた場合に過
電流が流れる可能性のある集積回路端子に直列に、単独
分離された保護抵抗素子を半導体集積回路の内部に於い
て接続することにあリ、この発明の大きな効果は、過電
流による半導体集積回路装置の破損を防止できることに
ある。また本発明の構成の保護抵抗は上記の場合に限ら
ず、過大な人力電圧に対する保護低抗としても用いて効
果がある。
発生時に入力端子に流れ込む最大電流値は、保護抵抗値
をＲオームとして（ＶＯＮ一ＶＯＥ−ＶＦ）／Ｒであら
れされ、Ｒ＝１００Ω程度の値であつても前述の条件下
で最大電流値を高高５０ミリアンペア程度におさえるこ
とができる。以上この発明につき説明したが、この発明
の主たる部分は電源電圧が正常な値からずれた場合に過
電流が流れる可能性のある集積回路端子に直列に、単独
分離された保護抵抗素子を半導体集積回路の内部に於い
て接続することにあリ、この発明の大きな効果は、過電
流による半導体集積回路装置の破損を防止できることに
ある。また本発明の構成の保護抵抗は上記の場合に限ら
ず、過大な人力電圧に対する保護低抗としても用いて効
果がある。
すなわち、第２図Ｂのような構成の抵抗の場合、回路が
多電源でなく一電源であつても、分離領域にかかる高電
位２よりも端子１の電位が高くなると、やは９過電流が
流れるが第４図のような構成にすれば、隙領域９は他と
分離されているので、入力端子１１に過大な入力電圧が
かかつても回路を保護することができる。
多電源でなく一電源であつても、分離領域にかかる高電
位２よりも端子１の電位が高くなると、やは９過電流が
流れるが第４図のような構成にすれば、隙領域９は他と
分離されているので、入力端子１１に過大な入力電圧が
かかつても回路を保護することができる。
第１図Ａ，Ｂは従米の問題点を説明するための回路概略
図、第２図Ａ，Ｂは各々第１図Ａ，Ｂに示した回路を集
積化した場合の人力素子部分の断面構造図、第３図Ａ，
Ｂは各々第２図Ａ，Ｂに示した入力素子部分の等価回路
図、第４図は本発明の一実施例による半導体集積回路装
置の人力保護抵抗素子部分の断面構造図、である。 なお図において、１，１１・・・・・・入力端子、２・
・・・・・回路の最高電圧の電源端子、３・・・・・・
接地端子、４・・・・・・回路の最低電位の電源端子、
５・・・・・・ＮＰＮトランジスタのエミツタ、３・・
・・・・接地端子、４・・・・・・回路の最低電位の電
源端子、６・・・・・・プロツク２１へ接続される抵抗
端、７・・・・・・Ｐ型半導体基板、８・・・・・・Ｎ
型領域、９・・・・・・Ｐ型領域、１２・・・・・・抵
抗の電流切替型論理回路へ接続される側、２０，２１・
・・回路の主要プロツクである。
図、第２図Ａ，Ｂは各々第１図Ａ，Ｂに示した回路を集
積化した場合の人力素子部分の断面構造図、第３図Ａ，
Ｂは各々第２図Ａ，Ｂに示した入力素子部分の等価回路
図、第４図は本発明の一実施例による半導体集積回路装
置の人力保護抵抗素子部分の断面構造図、である。 なお図において、１，１１・・・・・・入力端子、２・
・・・・・回路の最高電圧の電源端子、３・・・・・・
接地端子、４・・・・・・回路の最低電位の電源端子、
５・・・・・・ＮＰＮトランジスタのエミツタ、３・・
・・・・接地端子、４・・・・・・回路の最低電位の電
源端子、６・・・・・・プロツク２１へ接続される抵抗
端、７・・・・・・Ｐ型半導体基板、８・・・・・・Ｎ
型領域、９・・・・・・Ｐ型領域、１２・・・・・・抵
抗の電流切替型論理回路へ接続される側、２０，２１・
・・回路の主要プロツクである。
Claims (1)
- １ 外部回路に接続され入力信号をうける入力端子と、
多電源駆動される集積回路とを含む半導体集積回路装置
において、多電源駆動される集積回路が形成された一導
電型の半導体基板に逆導電型の分離領域が形成され、こ
の分離領域内に前記一導電型と抵抗素子領域が形成され
、前記分離領域と前記抵抗素子領域の一端部とが接続さ
れ、該一端部が前記入力端子に接続され、他端部が前記
多電源駆動される集積回路に接続されるように構成され
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100828A JPS5937582B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100828A JPS5937582B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5494072A Division JPS4911588A (ja) | 1972-06-01 | 1972-06-01 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11017584A Division JPS6035555A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5773962A JPS5773962A (en) | 1982-05-08 |
| JPS5937582B2 true JPS5937582B2 (ja) | 1984-09-11 |
Family
ID=14284178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100828A Expired JPS5937582B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937582B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3491274A (en) * | 1965-06-04 | 1970-01-20 | Centre Electron Horloger | Diffused resistance in an integrated circuit |
-
1981
- 1981-06-29 JP JP56100828A patent/JPS5937582B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3491274A (en) * | 1965-06-04 | 1970-01-20 | Centre Electron Horloger | Diffused resistance in an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5773962A (en) | 1982-05-08 |
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