JPS6035555A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6035555A JPS6035555A JP11017584A JP11017584A JPS6035555A JP S6035555 A JPS6035555 A JP S6035555A JP 11017584 A JP11017584 A JP 11017584A JP 11017584 A JP11017584 A JP 11017584A JP S6035555 A JPS6035555 A JP S6035555A
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- integrated circuit
- terminal
- region
- input terminal
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の構造に関し、とくに入力採掘抵
抗の構造に関するものである・半導体集積回路装置には
、センスアンプ、ワード・ドライバー、デジット・ドラ
イバー等のメモリー周辺回路や、電流切替型論理回路（
ＣＭＬ）とトランジスタ・トランジスタ論理ｐＪ路（Ｔ
ＴＬ）との間のレベル変換回路などの使用′…、源′に
圧の異なる論理回路間のレベル変換回路がある。従来、
この４ｍの半４体集積回路装置を使用した電子機器に於
て往、事故等の原因で低源の一つが切れた場合、特に最
高′１代位を供給しているｉｊｒ、源のみが切れた場合
に、半導体集積回路装置の入力端子に外部から過太亀圧
が印加され、そこから過大１１１４流が流れこんで装置
を破壊することがしばしにみられた。これは従来の集積
回路の人力部の構造に問題があるからでらる〇 この発明の目的は装置の破損を防止することのできる新
規な人力部４抵抗を有する半導体集積回路装＠を提供す
ることにある＠ 次にこの発明をより良く理解するために従来の装置の破
壊現象につき図を用いて説明する。
抗の構造に関するものである・半導体集積回路装置には
、センスアンプ、ワード・ドライバー、デジット・ドラ
イバー等のメモリー周辺回路や、電流切替型論理回路（
ＣＭＬ）とトランジスタ・トランジスタ論理ｐＪ路（Ｔ
ＴＬ）との間のレベル変換回路などの使用′…、源′に
圧の異なる論理回路間のレベル変換回路がある。従来、
この４ｍの半４体集積回路装置を使用した電子機器に於
て往、事故等の原因で低源の一つが切れた場合、特に最
高′１代位を供給しているｉｊｒ、源のみが切れた場合
に、半導体集積回路装置の入力端子に外部から過太亀圧
が印加され、そこから過大１１１４流が流れこんで装置
を破壊することがしばしにみられた。これは従来の集積
回路の人力部の構造に問題があるからでらる〇 この発明の目的は装置の破損を防止することのできる新
規な人力部４抵抗を有する半導体集積回路装＠を提供す
ることにある＠ 次にこの発明をより良く理解するために従来の装置の破
壊現象につき図を用いて説明する。
−例として、正電源（ｖＤＤ）と負電源（ＶＥ、）の二
種の′Ｉ［ε源を使用する場合をとり、かつ回路の人力
部分がトランジスタであって、外部回路からの入力端子
（ｖＩＮ）が入力端子１を介して人カド之ンジスタのベ
ース端子に加えられる場合〔第１図（Ａ））＆、人力部
分が抵抗であって入力端子が抵抗端子を介して人力され
る場合〔第１図（Ｂ） ） ’ｔ−とる。多電源駆動さ
れる集積回路の主要部はブロック２０．２１で示される
。これらの回路を従来の半導体集イｈ回路技術を用いて
集積化した場合、入力端子１に接続された回路人力部分
の素子の第１９造は各々第２図（４）、（Ｂ）に示す断
面構造をとる。ＮＰＮ形トランジスタを主体とする回路
にあっては、Ｐ形半導体基体７からＰＮ接合により分離
されたＮ形半導体領域８にブレーナ技術でＰ形不純物を
選択拡散して形成されたＰ形半導体領域９を各々ＰＮＰ
）ランジスタのペース領域、あるいは抵抗素子として
使用する。基板７は回路の最低電位の１１源′亀圧（こ
の場合、、端子４）に接続され、Ｎ形分離領域８は回路
の最高電位電源（この場合端子２）に接続される。ＰＮ
Ｐ）ランジスタを主体とした回路ではこの逆になる。回
路２０．２１を惜成する素子は基板７の他の部分に設け
られるが、第２図（ｎ）のｔ１°４成ではＮ形分離領域
８内に他の抵抗素子が設けられているのが普通である。
種の′Ｉ［ε源を使用する場合をとり、かつ回路の人力
部分がトランジスタであって、外部回路からの入力端子
（ｖＩＮ）が入力端子１を介して人カド之ンジスタのベ
ース端子に加えられる場合〔第１図（Ａ））＆、人力部
分が抵抗であって入力端子が抵抗端子を介して人力され
る場合〔第１図（Ｂ） ） ’ｔ−とる。多電源駆動さ
れる集積回路の主要部はブロック２０．２１で示される
。これらの回路を従来の半導体集イｈ回路技術を用いて
集積化した場合、入力端子１に接続された回路人力部分
の素子の第１９造は各々第２図（４）、（Ｂ）に示す断
面構造をとる。ＮＰＮ形トランジスタを主体とする回路
にあっては、Ｐ形半導体基体７からＰＮ接合により分離
されたＮ形半導体領域８にブレーナ技術でＰ形不純物を
選択拡散して形成されたＰ形半導体領域９を各々ＰＮＰ
）ランジスタのペース領域、あるいは抵抗素子として
使用する。基板７は回路の最低電位の１１源′亀圧（こ
の場合、、端子４）に接続され、Ｎ形分離領域８は回路
の最高電位電源（この場合端子２）に接続される。ＰＮ
Ｐ）ランジスタを主体とした回路ではこの逆になる。回
路２０．２１を惜成する素子は基板７の他の部分に設け
られるが、第２図（ｎ）のｔ１°４成ではＮ形分離領域
８内に他の抵抗素子が設けられているのが普通である。
このような借成の入力部素子にあっては、第３図（ん、
（Ｂ）に１ｑ・価回路で示す如く、入力端子１をエミ
ッタとし、正Ｔ１３；源端子２をベースとし、負電源端
子４をコレクタとするＰＮＰトランジスタが寄生してい
る。一般に、正常な値のｔｉＬυ１（を圧が印加されて
いる場合は、人力［ｌＬ圧（Ｖ躇）く正ｄもＡ電圧（Ｖ
ＤＤ）の関係を満足するため寄生ＰＮＰ ）ジンジスタ
は遮断動作域にあり、その作用が殺されている。しかる
に４１、源に事故が発生して正電−源醜圧（ｖＤＤ）が
低下しＶＩＮ＞ＶＤＤの条件が満たされると寄生１３Ｎ
Ｐ）ランジスタは活性動作域に入り、入力端子１がら負
′ｉｔ、 Ｑｉｉ端子４に向がって箱、流を引き込む。
（Ｂ）に１ｑ・価回路で示す如く、入力端子１をエミ
ッタとし、正Ｔ１３；源端子２をベースとし、負電源端
子４をコレクタとするＰＮＰトランジスタが寄生してい
る。一般に、正常な値のｔｉＬυ１（を圧が印加されて
いる場合は、人力［ｌＬ圧（Ｖ躇）く正ｄもＡ電圧（Ｖ
ＤＤ）の関係を満足するため寄生ＰＮＰ ）ジンジスタ
は遮断動作域にあり、その作用が殺されている。しかる
に４１、源に事故が発生して正電−源醜圧（ｖＤＤ）が
低下しＶＩＮ＞ＶＤＤの条件が満たされると寄生１３Ｎ
Ｐ）ランジスタは活性動作域に入り、入力端子１がら負
′ｉｔ、 Ｑｉｉ端子４に向がって箱、流を引き込む。
このとき入力端子１に流れるＩｑ電流値、寄生ＰＮＰ
）ランジスタのエミッタ接地電流増幅度をβＰＮＦ 、
正正源と負↑ｆｉｌ原間のインピーダンスをｚオーム、
入力端子に印加されている電圧をＶＩＮボルト、負電源
電圧を■ＥＥボルトとすれば（１＋βｉ＋Ｎｐ） （Ｖ
ｒＮ−Ｖｇｇ−ＶＦ）／Ｚアテロワサレる。ただしｖ、
Ｈ寄生ＰＮＰ ）ランジスタのエミッタ・ベース間順方
向箱、位降下値で通常０．７ボルト程度の値をとる。又
、埋込層を有する通常の集積回路素子構造ではβＰＮＰ
は１〜４程度の値をもつ。
）ランジスタのエミッタ接地電流増幅度をβＰＮＦ 、
正正源と負↑ｆｉｌ原間のインピーダンスをｚオーム、
入力端子に印加されている電圧をＶＩＮボルト、負電源
電圧を■ＥＥボルトとすれば（１＋βｉ＋Ｎｐ） （Ｖ
ｒＮ−Ｖｇｇ−ＶＦ）／Ｚアテロワサレる。ただしｖ、
Ｈ寄生ＰＮＰ ）ランジスタのエミッタ・ベース間順方
向箱、位降下値で通常０．７ボルト程度の値をとる。又
、埋込層を有する通常の集積回路素子構造ではβＰＮＰ
は１〜４程度の値をもつ。
一方、電子機器に於ては電源ラインには多数の集）、！
を回路が並列に接続されているのがＩｆ ）ｉｊｉであ
るから、正ｔｌＸ諒（ＶＤＤ ）と負電源（ＶＦ、Ｅ）
間の等価インピーダンス２は各々の回路のインピーダン
スｅＺ１４Ｚ８・・・・・・とすれば１／Ｚ＝ （１／
Ｚ、 ＋ １／Ｚ、＋・・・・・・）とあられされ一般
にかなり低い値をとる。今、かりに１００の等価インピ
ーダンスをもつ電子機器に事故が発生し、正電源のみが
切れ、−５ボルトの負’ｒ［；、源及び０ボルトの入力
端子は正常に印加されている場合を想定すると、このと
き集積回路の入力端子に流れ込む最大電流値はβＰＮＰ
の値に依存して約０．９アンペアから２アンペアに至る
過犬賊流が流れるとどｒなる。このように電子機器に於
ては一般に電源ラインのインピーダンスがかなり低い値
をもつために電源事故により過大１五流が流れ集積回路
内の金属配線路を溶断することがしばしばみられる。
を回路が並列に接続されているのがＩｆ ）ｉｊｉであ
るから、正ｔｌＸ諒（ＶＤＤ ）と負電源（ＶＦ、Ｅ）
間の等価インピーダンス２は各々の回路のインピーダン
スｅＺ１４Ｚ８・・・・・・とすれば１／Ｚ＝ （１／
Ｚ、 ＋ １／Ｚ、＋・・・・・・）とあられされ一般
にかなり低い値をとる。今、かりに１００の等価インピ
ーダンスをもつ電子機器に事故が発生し、正電源のみが
切れ、−５ボルトの負’ｒ［；、源及び０ボルトの入力
端子は正常に印加されている場合を想定すると、このと
き集積回路の入力端子に流れ込む最大電流値はβＰＮＰ
の値に依存して約０．９アンペアから２アンペアに至る
過犬賊流が流れるとどｒなる。このように電子機器に於
ては一般に電源ラインのインピーダンスがかなり低い値
をもつために電源事故により過大１五流が流れ集積回路
内の金属配線路を溶断することがしばしばみられる。
このような過電流を防止するために縛二人力瑞子に保詐
抵抗を直列に接続してやればよいわけであるが、前述の
如く通常の集積回路１７り成性では置市電位を供給する
電源が切れた場合にはもはや抵抗体としては動作せず、
ＰＮＰ）ランジスタのエミッタ領域を提供することとな
シ、伺らの採機効果を持たない。したがって装置側を保
護するためには集積回路の入力端らに抵抗体金外伺接続
する必要がある。しかるに各入力端子に保護抵抗体を外
）５１＋接続することは電子機器の構成上極めて手数の
かかるものであり、かつ実装密度を著るしく低下させる
ものである。
抵抗を直列に接続してやればよいわけであるが、前述の
如く通常の集積回路１７り成性では置市電位を供給する
電源が切れた場合にはもはや抵抗体としては動作せず、
ＰＮＰ）ランジスタのエミッタ領域を提供することとな
シ、伺らの採機効果を持たない。したがって装置側を保
護するためには集積回路の入力端らに抵抗体金外伺接続
する必要がある。しかるに各入力端子に保護抵抗体を外
）５１＋接続することは電子機器の構成上極めて手数の
かかるものであり、かつ実装密度を著るしく低下させる
ものである。
さらに、人力保険抵抗を集積回路チップの内部に設ける
ことを考えられるが、これを単に集１ノ？化しただけで
は人力保護抵抗自体の耐圧を十分得ることかでＩへその
結果人力トランジスタを破壊することになる。
ことを考えられるが、これを単に集１ノ？化しただけで
は人力保護抵抗自体の耐圧を十分得ることかでＩへその
結果人力トランジスタを破壊することになる。
本発明は外部回路に接続される入力端子と内部集積回路
との間に高耐圧の採機抵抗を新規な構造にて設けて、外
部から印加される過大電圧に対して有効な保護効果を得
るようにしたものである。
との間に高耐圧の採機抵抗を新規な構造にて設けて、外
部から印加される過大電圧に対して有効な保護効果を得
るようにしたものである。
従って、保護抵抗体の外付けは不安で、また単一１ｕ諒
用の集積回路のみならず多′亀源駆動の集積回路におい
ても、十分な保護効果が得られる。
用の集積回路のみならず多′亀源駆動の集積回路におい
ても、十分な保護効果が得られる。
本発明による半導体集積回路装置は、内部集積回路が形
成されている一導電型の半導体基板と、該半導体基板の
一部に形成された逆導電型の第１の領域と、該第１の領
域内に形成された一導電型の第２の領域とを有し、該第
２の領域を抵抗素子とした半導体集積回路において、該
抵抗素子の第１の端子を外部入力端子に接続するととも
に該第１の端子を前記第１の領域に短絡させ、前記抵抗
素子の第２の端子を前記半導体基板上に形成された内部
集積回路に接続したことを特徴とする。
成されている一導電型の半導体基板と、該半導体基板の
一部に形成された逆導電型の第１の領域と、該第１の領
域内に形成された一導電型の第２の領域とを有し、該第
２の領域を抵抗素子とした半導体集積回路において、該
抵抗素子の第１の端子を外部入力端子に接続するととも
に該第１の端子を前記第１の領域に短絡させ、前記抵抗
素子の第２の端子を前記半導体基板上に形成された内部
集積回路に接続したことを特徴とする。
本発明においては外部からの人力信号を第１の領域と短
絡され水抵抗素子の第１の端子に印加している。このた
め外部入力端子と直結された第１の端子に静電気等によ
る異常電圧が印加されてもこの異常電圧は第１の領域と
半導体基板とによって形成されるＰＮ接合ダイオードに
よって吸収されてしまい、異常電圧が抵抗素子に印加さ
れることはない。かつ基板と第１の領域によって形成さ
れるダイオードは耐圧が高く、さらに破壊に至る熱容量
も大きいため、このダイオード自体が異常電圧によって
破壊されることはない。ここで仮に抵抗素子の上記第２
の端子に入力信号が印加されていたとすると、異常１ζ
、圧はほぼそのまま抵抗素子に印加され、抵抗素子の破
壊、抵抗素子と第１の領域との間の接合の破壊を容易に
発生されてしまうこととなる。また本ｉｆ＋Ｑ発明では
第１の領域は抵抗素子の第１の端子に接続されているた
めほぼ入力信号電圧となっている。このために基板と第
１の領域との間の接合が順バイアスになることを効果的
に阻止することができる。もし第１の領域が抵抗素子の
第２の端子に接続されていたとすると、第２の端子は抵
抗素子による電圧降下によって人力信号電圧より小さく
六っているために、基板と第１の領域とを充分に逆バイ
アスすることはできない。
絡され水抵抗素子の第１の端子に印加している。このた
め外部入力端子と直結された第１の端子に静電気等によ
る異常電圧が印加されてもこの異常電圧は第１の領域と
半導体基板とによって形成されるＰＮ接合ダイオードに
よって吸収されてしまい、異常電圧が抵抗素子に印加さ
れることはない。かつ基板と第１の領域によって形成さ
れるダイオードは耐圧が高く、さらに破壊に至る熱容量
も大きいため、このダイオード自体が異常電圧によって
破壊されることはない。ここで仮に抵抗素子の上記第２
の端子に入力信号が印加されていたとすると、異常１ζ
、圧はほぼそのまま抵抗素子に印加され、抵抗素子の破
壊、抵抗素子と第１の領域との間の接合の破壊を容易に
発生されてしまうこととなる。また本ｉｆ＋Ｑ発明では
第１の領域は抵抗素子の第１の端子に接続されているた
めほぼ入力信号電圧となっている。このために基板と第
１の領域との間の接合が順バイアスになることを効果的
に阻止することができる。もし第１の領域が抵抗素子の
第２の端子に接続されていたとすると、第２の端子は抵
抗素子による電圧降下によって人力信号電圧より小さく
六っているために、基板と第１の領域とを充分に逆バイ
アスすることはできない。
このように、保護抵抗素子のこの半導体集積回路装置入
力端子に接続されない側を内部集積回路に接続する構成
は、本発明に好適なものである。
力端子に接続されない側を内部集積回路に接続する構成
は、本発明に好適なものである。
寸た、第１の領域には保護抵抗素子だけを形成する方が
よい。第４図に本願の一実施例の断面構造を示す。保護
抵抗素子は半導体内ｆｓｌｓ集稍回路と外部入力端子と
の間に接続される。この保護抵抗素子は通常の集積回路
技術を用いて他のトランジスタ、及び抵抗素子と同時に
製造されるが、通常の抵抗素子と異なり、各々の保護抵
抗素子が各々独立して分離絶縁された構造をとる点に特
徴がある。
よい。第４図に本願の一実施例の断面構造を示す。保護
抵抗素子は半導体内ｆｓｌｓ集稍回路と外部入力端子と
の間に接続される。この保護抵抗素子は通常の集積回路
技術を用いて他のトランジスタ、及び抵抗素子と同時に
製造されるが、通常の抵抗素子と異なり、各々の保護抵
抗素子が各々独立して分離絶縁された構造をとる点に特
徴がある。
すなわち、Ｐ型基板に形成されたーっのＮ型分離領域８
の中にたソ一つのＰ型抵抗領域９を設け、その表面に端
子１１および１２を接続したものである。これら領域８
．９と隔離して半導体基板７内に所定の集積回路、水と
えば第１．ｚ回国、（Ｂ）に示したような回路、が通常
の集積回路技術を用いて形成され、一方の抵抗端子１２
がその多電源回路の人力に接続され、他方の抵抗端子１
１が外部入力端子に接続される。そして、さらに、唯一
つの保護抵抗素子９を包含するＮ形分離領域８は保護抵
抗素子の入力端子１１と短絡して使用される。これは、
保護抵抗素子とＮ形分２ＩＣ領域との間のＰＮ接合によ
るコンデン°りに電荷が蓄積されるとこの保護抵抗素子
が不安定になるためである。
の中にたソ一つのＰ型抵抗領域９を設け、その表面に端
子１１および１２を接続したものである。これら領域８
．９と隔離して半導体基板７内に所定の集積回路、水と
えば第１．ｚ回国、（Ｂ）に示したような回路、が通常
の集積回路技術を用いて形成され、一方の抵抗端子１２
がその多電源回路の人力に接続され、他方の抵抗端子１
１が外部入力端子に接続される。そして、さらに、唯一
つの保護抵抗素子９を包含するＮ形分離領域８は保護抵
抗素子の入力端子１１と短絡して使用される。これは、
保護抵抗素子とＮ形分２ＩＣ領域との間のＰＮ接合によ
るコンデン°りに電荷が蓄積されるとこの保護抵抗素子
が不安定になるためである。
また、このようにＮ形分離領域を保護抵抗素子と接続す
ることにより、静電気に対する耐性も向上する。
ることにより、静電気に対する耐性も向上する。
以上のように、か＼る（１゛４造の沫ｉｆ！’！抵抗素
子は電源電圧とは無関係に常に一定の値の抵抗値全保有
する。本発明の果Ｋｉｔ回路装置を使用した電子１便器
に於ては事故発生時に入力端子に流れ込む最大電流値は
、保護抵抗値ｋＲオームとして（ＶＩＮ−ＶＥＥ−ＶＦ
）／Ｒであられされ、Ｒ＝１００Ω８度の値で心っても
前述の条件下で最大電流値を高々５０ ミリアンペア程
度におさえることができる。
子は電源電圧とは無関係に常に一定の値の抵抗値全保有
する。本発明の果Ｋｉｔ回路装置を使用した電子１便器
に於ては事故発生時に入力端子に流れ込む最大電流値は
、保護抵抗値ｋＲオームとして（ＶＩＮ−ＶＥＥ−ＶＦ
）／Ｒであられされ、Ｒ＝１００Ω８度の値で心っても
前述の条件下で最大電流値を高々５０ ミリアンペア程
度におさえることができる。
以上にこへ発明につき説明したが、この発明の主たる部
分は市源屯圧が正常な値からずれた場合に、過電流が流
れる可能性のある集積回路哨子に直列に、単独分離され
た保進抵抗素子を半導体集積回路の内部に於てい接続し
、かつ保設抵抗素子の外部入力端子接続側を分Ｐａｔ領
域を短絡することにあり、この発明の大きな効果は、過
電流による半２７％体集積回路装置の破損を防止できる
ことにある。
分は市源屯圧が正常な値からずれた場合に、過電流が流
れる可能性のある集積回路哨子に直列に、単独分離され
た保進抵抗素子を半導体集積回路の内部に於てい接続し
、かつ保設抵抗素子の外部入力端子接続側を分Ｐａｔ領
域を短絡することにあり、この発明の大きな効果は、過
電流による半２７％体集積回路装置の破損を防止できる
ことにある。
また本発明のｔ１１成の保護抵抗をよ上記の場合に限ら
ず、過大な人力１１に圧に対する採種抵抗としても用い
て効果がある。すなわち、＞１２図（１３）のよりな１
１７成の抵抗の場合、回路が多電源でなく−・′電蝕で
あっても、分離領域にかかる同電位２よりも端子１の電
位が高くなると、やは９過曳流が流れるが、εα４図の
ような＋１ｑ成にすれば、抵抗領域９は他と分？ｊ：ｔ
されているので、入力端子１１に過大な人力電圧がかか
っても回路を保６葎することができる。
ず、過大な人力１１に圧に対する採種抵抗としても用い
て効果がある。すなわち、＞１２図（１３）のよりな１
１７成の抵抗の場合、回路が多電源でなく−・′電蝕で
あっても、分離領域にかかる同電位２よりも端子１の電
位が高くなると、やは９過曳流が流れるが、εα４図の
ような＋１ｑ成にすれば、抵抗領域９は他と分？ｊ：ｔ
されているので、入力端子１１に過大な人力電圧がかか
っても回路を保６葎することができる。
以上のように、本願は多電源、駆動のみならず単一１罷
源駆旬の集積回路においても十分の保護効果が得られる
。
源駆旬の集積回路においても十分の保護効果が得られる
。
第１図（４）、（Ｂ）は従来の問題点を説明するための
回路概略図、第２南（Ａ） 、 （Ｂ）は各々第１図（
５）、（Ｂ）に示した回路を集積化した場合の人力素子
部分の断面構造図、第３図囚、 （Ｂ）は各々第２図回
国（Ｂ）に示した人力素子部分の等価回路図、第４図は
本発明の一実施例による半導体集積回路装置の人力保護
抵抗素子部分の断面構造図、である。 なお図において、１．１１・・・・・・入力端子、２・
・・・・・回路の最高′電圧の′電蝕端子、８・・・・
・・接地端子、４・・・・・・回路の最低′電位の′亀
？）わ１Ｍ子、５・・・・・・ＮＰＮトランジスタのエ
ミッタ、６・・・・・・抵抗のブロック２１へ接４元さ
れる側、７・・・・・・Ｐ型半専体基板、８・・・・・
・Ｎ型領域、９・・・・・・Ｐ型領域、１２・・川・抵
抗の電流切替型論理回路へ接続される側、２０．２１・
・・・・・回路の主要ブロックである。 竿 Ｉ 已 茅 ２ 日 第 ３ 目 乙４ノ （Ｂ） 角ζ ４− Ｉ４
回路概略図、第２南（Ａ） 、 （Ｂ）は各々第１図（
５）、（Ｂ）に示した回路を集積化した場合の人力素子
部分の断面構造図、第３図囚、 （Ｂ）は各々第２図回
国（Ｂ）に示した人力素子部分の等価回路図、第４図は
本発明の一実施例による半導体集積回路装置の人力保護
抵抗素子部分の断面構造図、である。 なお図において、１．１１・・・・・・入力端子、２・
・・・・・回路の最高′電圧の′電蝕端子、８・・・・
・・接地端子、４・・・・・・回路の最低′電位の′亀
？）わ１Ｍ子、５・・・・・・ＮＰＮトランジスタのエ
ミッタ、６・・・・・・抵抗のブロック２１へ接４元さ
れる側、７・・・・・・Ｐ型半専体基板、８・・・・・
・Ｎ型領域、９・・・・・・Ｐ型領域、１２・・川・抵
抗の電流切替型論理回路へ接続される側、２０．２１・
・・・・・回路の主要ブロックである。 竿 Ｉ 已 茅 ２ 日 第 ３ 目 乙４ノ （Ｂ） 角ζ ４− Ｉ４
Claims (1)
- 外部入力端子と、これから人力される人力信号をうける
内部集積回路とを含む半導体集積回路装置において、前
記内部集積回路が形成されている一導電型の半導体基板
と、該半導体基板に形成された逆導電型の第１の領域と
、該第１の領域内に形成された一導電型の第２の領域と
を有し、該第２の領域を抵抗素子として使用し、該抵抗
素子の第１の端子に前記外部入力端子からの人力信号を
供給するとともに該第１の端子を前記第１の領域に短絡
させ、前記抵抗素子の第２の端子から前記半導体基板上
に形成された前記内部集積回路に供給される信号を取り
出すようにしたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017584A JPS6035555A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017584A JPS6035555A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100828A Division JPS5937582B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035555A true JPS6035555A (ja) | 1985-02-23 |
| JPS6361783B2 JPS6361783B2 (ja) | 1988-11-30 |
Family
ID=14528948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11017584A Granted JPS6035555A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111068A (en) * | 1987-03-31 | 1992-05-05 | Kabushiki Kaisha Toshiba | Diffusion resistor circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5582154B2 (ja) * | 2012-02-22 | 2014-09-03 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1984
- 1984-05-30 JP JP11017584A patent/JPS6035555A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111068A (en) * | 1987-03-31 | 1992-05-05 | Kabushiki Kaisha Toshiba | Diffusion resistor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361783B2 (ja) | 1988-11-30 |
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