JPH03201473A - 保護回路と集積回路 - Google Patents
保護回路と集積回路Info
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- JPH03201473A JPH03201473A JP2189272A JP18927290A JPH03201473A JP H03201473 A JPH03201473 A JP H03201473A JP 2189272 A JP2189272 A JP 2189272A JP 18927290 A JP18927290 A JP 18927290A JP H03201473 A JPH03201473 A JP H03201473A
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- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 241000283899 Gazella Species 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Logic Circuits (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
〈産業」二の利用性TP〉
本発明は、静電放電によって生じる損傷から保護するた
めの回路に関し、特に供給電圧レベルより高い選択可能
なトリガ閾値を供給する回路に関する。
めの回路に関し、特に供給電圧レベルより高い選択可能
なトリガ閾値を供給する回路に関する。
く従来の技術〉
静電放電パルスは周知の現象であり、様々な多《の要因
によって発生する。この数千Vにもなり得るパルスが集
積回路、特に電界効果トランジスタ(F E,T)を組
み込んだ集積回路を破壊することが知られている。この
ため、集積回路には、入力パッドに印加される高電圧が
入力バッファのような保護されるべきデバイスへの入力
に到達するのを妨げる或る秤の保護回路を設けることが
多くある。
によって発生する。この数千Vにもなり得るパルスが集
積回路、特に電界効果トランジスタ(F E,T)を組
み込んだ集積回路を破壊することが知られている。この
ため、集積回路には、入力パッドに印加される高電圧が
入力バッファのような保護されるべきデバイスへの入力
に到達するのを妨げる或る秤の保護回路を設けることが
多くある。
静電放電から保護するための従来回路の実施例が第1図
に示されており、ダイオードDI、D2によって電源電
圧VDDより実質的に大きい、または大地電位より実質
的に低い電圧が入力バッファに印加されることが防止さ
れる。第1図の実施例では、正の静電パルスが入力パッ
ド10に印加された場合に、この高電圧がダイオードD
iを介して供給電圧に分圧することによって、ノードl
に現れる最大電圧が概ね供給電圧にダイオードDiのダ
イオード電圧降下を加えた大きさになる。ノード1と入
力パッド10との問に接続されている祇抗R1が、ダイ
オードD{を通過する電流を制限する働きをする。入力
パッド1に印加される全ての負の電圧は、ダイオードD
2を介して大地に分圧される。
に示されており、ダイオードDI、D2によって電源電
圧VDDより実質的に大きい、または大地電位より実質
的に低い電圧が入力バッファに印加されることが防止さ
れる。第1図の実施例では、正の静電パルスが入力パッ
ド10に印加された場合に、この高電圧がダイオードD
iを介して供給電圧に分圧することによって、ノードl
に現れる最大電圧が概ね供給電圧にダイオードDiのダ
イオード電圧降下を加えた大きさになる。ノード1と入
力パッド10との問に接続されている祇抗R1が、ダイ
オードD{を通過する電流を制限する働きをする。入力
パッド1に印加される全ての負の電圧は、ダイオードD
2を介して大地に分圧される。
集積回路の製造者または使用者にとっては、通常の入力
レベルを入力パッドに印加することによってはアクセス
することができない集積回路の様々なテスト機能を可能
にするために、実質的に電源電圧より大きい電圧を入力
パッドに印加させたい場合がある。この場合には、実質
的に電源電圧VDD以上の電圧であればダイオードD1
を順方向にバイアスして、ノード1が実質的に電源電圧
VDD以上に昇圧するのを防止するので、集積回路に第
1図に於ける第1静電放電保護回路を使用することがで
きない。
レベルを入力パッドに印加することによってはアクセス
することができない集積回路の様々なテスト機能を可能
にするために、実質的に電源電圧より大きい電圧を入力
パッドに印加させたい場合がある。この場合には、実質
的に電源電圧VDD以上の電圧であればダイオードD1
を順方向にバイアスして、ノード1が実質的に電源電圧
VDD以上に昇圧するのを防止するので、集積回路に第
1図に於ける第1静電放電保護回路を使用することがで
きない。
〈発明が解決しようとする課題〉
上述した従来の問題点に鑑み、他のテス1・モードが可
能となるように入力レベルを電源電圧VDDより十分高
く駆動することができ、かつ入力に印加される正の静電
放電パルスから十分に保護することができる別の構造が
必要となっている。
能となるように入力レベルを電源電圧VDDより十分高
く駆動することができ、かつ入力に印加される正の静電
放電パルスから十分に保護することができる別の構造が
必要となっている。
[発明の構成]
〈課題を解決するための手段〉
本発明は、電源電圧より実質的に高い電圧を集積回路内
の保護されるべきデバイスに印加できるようにするため
の静電放電保護回路である。本発明の或る実施例では、
静電放電保護回路の閾値電圧を、直列に接続された複数
のダイオードを電源電圧と放電基準レールとの間に接続
することによって選択的に電源電圧以上に増大させるこ
とができる。これらの直列ダイオードは、前記放電基準
レールに印加される電圧が前記直列ダイオードの両端に
於ける様々な電圧量子の合計と等しい電圧だけ電源電圧
より高いと、順方向にバイアスされる。
の保護されるべきデバイスに印加できるようにするため
の静電放電保護回路である。本発明の或る実施例では、
静電放電保護回路の閾値電圧を、直列に接続された複数
のダイオードを電源電圧と放電基準レールとの間に接続
することによって選択的に電源電圧以上に増大させるこ
とができる。これらの直列ダイオードは、前記放電基準
レールに印加される電圧が前記直列ダイオードの両端に
於ける様々な電圧量子の合計と等しい電圧だけ電源電圧
より高いと、順方向にバイアスされる。
集積回路の各入力パッドが関連するダイオードのアノー
ドに接続されており、該ダイオードのカソードが従来技
術に於ける電源電圧VDDに直接ではなく、放電基準レ
ールに接続されている。これら各ダイオードのアノード
は、集積回路内で保護されるべきデバイスに接続されて
いる。従って、入力パッドに印加される電圧が放電基準
レールより大きな1ダイオード電圧降下分だけ高い場合
には、前記入力パッドに於ける電圧が前記直列ダイオー
ドによって電源電圧発生器に分圧される。
ドに接続されており、該ダイオードのカソードが従来技
術に於ける電源電圧VDDに直接ではなく、放電基準レ
ールに接続されている。これら各ダイオードのアノード
は、集積回路内で保護されるべきデバイスに接続されて
いる。従って、入力パッドに印加される電圧が放電基準
レールより大きな1ダイオード電圧降下分だけ高い場合
には、前記入力パッドに於ける電圧が前記直列ダイオー
ドによって電源電圧発生器に分圧される。
或る実施例では、入力パッドとその関連するダイオード
のアノードとの間に1氏抗が接続されており、該ダイオ
ードへの電流を制限している。更に、この実施例では、
第2の関連するダイオードのカソードが前記抵抗に接続
されており、かつこのダイオードのアノードが接地され
て、入力パッド10に印加される全ての工’tの電圧を
接地するように分圧している。
のアノードとの間に1氏抗が接続されており、該ダイオ
ードへの電流を制限している。更に、この実施例では、
第2の関連するダイオードのカソードが前記抵抗に接続
されており、かつこのダイオードのアノードが接地され
て、入力パッド10に印加される全ての工’tの電圧を
接地するように分圧している。
〈作用〉
このように、本発明を用いることによって、様々な入力
パッドに印加される電圧を電源電圧より実質的に高くし
て、集積口路内に静電放電保護回路を組み込むことかで
きる。
パッドに印加される電圧を電源電圧より実質的に高くし
て、集積口路内に静電放電保護回路を組み込むことかで
きる。
〈実施例〉
以下、本発明の好適実施例を添付の図計について詳しく
説明する。
説明する。
第2図は本発明の一実施例を示しており、入力パッド1
が直列抵抗RLを介して関連する入カバッファエに接続
されている。また、同図に示されるように、入力パッド
2が直列抵抗R2を介して入力バッファ2に接続されて
いる。第2図に示される本発明の実施例によれば、ノー
ド1に於ける電圧が放電基準レール15に於ける電圧よ
り1ダイオード電圧降下分だけ高い電圧に増大すること
が防止され、それによって全ての好ま(7くない高電圧
が前記入力バッファに印加されることが防止される。第
1図の従来の保護回路について説明したように、第2図
の保護回路のノード1に於ける電圧がダイオードD1を
順方向にバイアスする程度の十分な大きさになると、ノ
ード1からの電流がダイオードDIを介して流れ、かつ
入力バッファ1を高電圧から保護するために入力バッフ
ァ1から分圧される。
が直列抵抗RLを介して関連する入カバッファエに接続
されている。また、同図に示されるように、入力パッド
2が直列抵抗R2を介して入力バッファ2に接続されて
いる。第2図に示される本発明の実施例によれば、ノー
ド1に於ける電圧が放電基準レール15に於ける電圧よ
り1ダイオード電圧降下分だけ高い電圧に増大すること
が防止され、それによって全ての好ま(7くない高電圧
が前記入力バッファに印加されることが防止される。第
1図の従来の保護回路について説明したように、第2図
の保護回路のノード1に於ける電圧がダイオードD1を
順方向にバイアスする程度の十分な大きさになると、ノ
ード1からの電流がダイオードDIを介して流れ、かつ
入力バッファ1を高電圧から保護するために入力バッフ
ァ1から分圧される。
ダイオードDlを順方向バイアスするのに十分な閾値電
圧は、電源電圧VDDと放電基準レール15との間に電
流シンキングレベルシフタ20を接続することによって
、選択的に電源電圧VDDより高くすることができる。
圧は、電源電圧VDDと放電基準レール15との間に電
流シンキングレベルシフタ20を接続することによって
、選択的に電源電圧VDDより高くすることができる。
電流シンキングレベルシフタ20は、効果的に放電基準
レール15に於ける基準電圧を選択的に電源電圧VDD
より高<工17大させるように作用して、ノード1に於
ける閾1直電圧を選択的に電源電圧VDDより十分に高
く増大させる。
レール15に於ける基準電圧を選択的に電源電圧VDD
より高<工17大させるように作用して、ノード1に於
ける閾1直電圧を選択的に電源電圧VDDより十分に高
く増大させる。
ノード1と大地型f)γとの間に接続されたダイオード
D2は、入力パッド1に印加される電圧が犬地電拉より
約0.7V低いfLの電圧になると、電流を接地するよ
うに作用する。
D2は、入力パッド1に印加される電圧が犬地電拉より
約0.7V低いfLの電圧になると、電流を接地するよ
うに作用する。
入力パッド2に関連するダイオードD3 、D4は、そ
れぞれダイオードDi 、 D2’と同様の働きをする
。入力パッドとその関連する人カバ・ソファとの間に接
続された抵抗R1、R2は、ダイオードを流れる電流を
制限するのに好適であるにも拘らず、任意的なものであ
る。
れぞれダイオードDi 、 D2’と同様の働きをする
。入力パッドとその関連する人カバ・ソファとの間に接
続された抵抗R1、R2は、ダイオードを流れる電流を
制限するのに好適であるにも拘らず、任意的なものであ
る。
第3図には電流シンキングレベルシフタ20の実施例が
示されており、シフタ20はダイオードDnのアノード
が放電基準レール15に接続され、かつダイオードDa
のカソードが電源電圧VDDに接続されているような直
列接続のダイオードDa〜Dnを有する。従って、ノー
ド1に於けるダイオードDlを順方向にバイアスするた
めに必要な電圧は、ダイオードDa−Dn及びDIの両
端に於ける電圧降下の合計を電源電圧VDDに足したも
のと実質的に等しい。
示されており、シフタ20はダイオードDnのアノード
が放電基準レール15に接続され、かつダイオードDa
のカソードが電源電圧VDDに接続されているような直
列接続のダイオードDa〜Dnを有する。従って、ノー
ド1に於けるダイオードDlを順方向にバイアスするた
めに必要な電圧は、ダイオードDa−Dn及びDIの両
端に於ける電圧降下の合計を電源電圧VDDに足したも
のと実質的に等しい。
入力パッドがダイA−ドD3を介して放電f+”−9−
レール15に接続されているので、入力バッファ2に接
続されたノード2はノード1と同一の閾値電圧を有する
。
レール15に接続されているので、入力バッファ2に接
続されたノード2はノード1と同一の閾値電圧を有する
。
ダイオードD2及びD4によって、それぞれノード1及
び2に於ける電圧が実質的に大地型f)γ以下になるの
が防止される。
び2に於ける電圧が実質的に大地型f)γ以下になるの
が防止される。
第3図に於て、電源電圧VDDに接続されたアノードと
放電基準レール15に接続されたカソードとを有するダ
イオードD5が、放電県準レール15が低位に浮動する
のを防止し、かつ前記回路の通常動作に於て(即ち、入
力パッド1.2に於ける電圧が電源電圧VDDと大地型
(1’Lとの間にある)ダイオードDI及びD3の順方
向にバイアスを防止するために、前記集積回路の通常動
作に於て放電基準レール15を電源電圧VDDより1ダ
イオード電圧降下分だけ低い値に維持するように機能す
る。
放電基準レール15に接続されたカソードとを有するダ
イオードD5が、放電県準レール15が低位に浮動する
のを防止し、かつ前記回路の通常動作に於て(即ち、入
力パッド1.2に於ける電圧が電源電圧VDDと大地型
(1’Lとの間にある)ダイオードDI及びD3の順方
向にバイアスを防止するために、前記集積回路の通常動
作に於て放電基準レール15を電源電圧VDDより1ダ
イオード電圧降下分だけ低い値に維持するように機能す
る。
このレベルシフタ20について他の型式の1ノベルシフ
ト手段を使用し得ることは、当業者にとって容易に理解
することができる。第4図に示される別の実施例では、
1個または2個以上のツェナーダイオードD:Zl−D
Znが、第2図のノード1またはノード2に於ける電圧
が前記ツェナーダイオードの電圧にダイオードDiまた
はD3の両端に於ける順方向電圧降下を合計した値と等
しい電圧を超えるとブレイクダウン即ち放電するように
、直列に接続することができる。
ト手段を使用し得ることは、当業者にとって容易に理解
することができる。第4図に示される別の実施例では、
1個または2個以上のツェナーダイオードD:Zl−D
Znが、第2図のノード1またはノード2に於ける電圧
が前記ツェナーダイオードの電圧にダイオードDiまた
はD3の両端に於ける順方向電圧降下を合計した値と等
しい電圧を超えるとブレイクダウン即ち放電するように
、直列に接続することができる。
第2図乃至第41謂の保護回路の実施例に於て、レベル
シフタ20によって約5V〜15Vの電圧降下が生じる
。
シフタ20によって約5V〜15Vの電圧降下が生じる
。
第5図は、本発門による保護回路を組み込んだ集積回路
を好適な実施例を示している。第5図では、入力パッド
1が並列ダイオードDla−Dinのアノードに導体2
5を介して接続されており、これら並列ダイオードの共
通のカソードが、その」−に重ねるようにダイオードD
la−Dlnを形成した収電基準レール15に接続され
ている。ダイオードDla−Dlnは、第3図のダイオ
ードD1と同様の機能を発揮する。
を好適な実施例を示している。第5図では、入力パッド
1が並列ダイオードDla−Dinのアノードに導体2
5を介して接続されており、これら並列ダイオードの共
通のカソードが、その」−に重ねるようにダイオードD
la−Dlnを形成した収電基準レール15に接続され
ている。ダイオードDla−Dlnは、第3図のダイオ
ードD1と同様の機能を発揮する。
同様に、入力パッド1が、導体25を介して大地電位レ
ール30の下側に形成された並列ダイオードD2a−D
2nのカソードに接続されており、かつダイオードD2
a−D2nの共通のアノードが大地電位レール30に接
続されている。ダイオードD2a−D2nは、第3図に
於けるダイオードD2と同様の機能を発揮する。
ール30の下側に形成された並列ダイオードD2a−D
2nのカソードに接続されており、かつダイオードD2
a−D2nの共通のアノードが大地電位レール30に接
続されている。ダイオードD2a−D2nは、第3図に
於けるダイオードD2と同様の機能を発揮する。
入力パッド1から延出する導体32が、人ツノパッド1
を関連する入力バッファ(図示せず)に接続している。
を関連する入力バッファ(図示せず)に接続している。
同様のコンフィグレーションが、他の各入力パッドにつ
いて、該パッドを関連する2個のダイオードを介してレ
ール15.30及びその関連する入力バッファに接続す
るように使用される。
いて、該パッドを関連する2個のダイオードを介してレ
ール15.30及びその関連する入力バッファに接続す
るように使用される。
第5図に示されるように、放電基準レール15と入力パ
ッド31を介して大地電f1°)、VSSに接続された
大地電位レール30とが、静電放電保護回路によって保
護される集積回路の部分を効果的に彼包している。
ッド31を介して大地電f1°)、VSSに接続された
大地電位レール30とが、静電放電保護回路によって保
護される集積回路の部分を効果的に彼包している。
また、第5図に於ては、第3図に示される電流シンキン
グレベルシフタ20の好適実施例が集積回路に組み込ま
れている。第5図では、入力パッド35が、電源電圧V
DDを供給する外部電圧源に接続されている。入力パッ
ド35は、第3図に於けるダイオードD5と等価である
1lf2列ダイオードD5a−D5nのアノードに導体
38を介して接続されている。ダイオードD5a−D5
nの共通のカソードが放電基準レール15に接続される
ことによって、放電基準レール15が電源電圧VDDよ
り実質的低い値に浮動することを防止している。
グレベルシフタ20の好適実施例が集積回路に組み込ま
れている。第5図では、入力パッド35が、電源電圧V
DDを供給する外部電圧源に接続されている。入力パッ
ド35は、第3図に於けるダイオードD5と等価である
1lf2列ダイオードD5a−D5nのアノードに導体
38を介して接続されている。ダイオードD5a−D5
nの共通のカソードが放電基準レール15に接続される
ことによって、放電基準レール15が電源電圧VDDよ
り実質的低い値に浮動することを防止している。
第3図に於けるダイオードDa−Dnと同一の機能を発
揮する直列ダイオードDa−Dnが、ダイオードDaの
カソードを電源電圧レール42に接続し、かつダイオー
ドDnのアノードを放電基準レール15に接続させた状
態で示されている。
揮する直列ダイオードDa−Dnが、ダイオードDaの
カソードを電源電圧レール42に接続し、かつダイオー
ドDnのアノードを放電基準レール15に接続させた状
態で示されている。
直列ダイオードDa−Dnは、前記電流シンキングレベ
ルシフタの電流処理能力を向上させるために直列ダイオ
ードDa’〜Dn’と81k列に接続されている。
ルシフタの電流処理能力を向上させるために直列ダイオ
ードDa’〜Dn’と81k列に接続されている。
大地電位レール30は、大地接続を必要とする他の内部
回路と、該回路を第1導体5oに接続することによって
共朽することができる。また、電源電圧VDDを放電基
準レール15に接続する電流シンキングレベルシフタは
、多くの入力パッドによって共有される。従って、1個
の入力パッドに関連する各入力バッファに静電放電保護
を与えるためには非常に小さなダイ面積が必要なだけで
ある。
回路と、該回路を第1導体5oに接続することによって
共朽することができる。また、電源電圧VDDを放電基
準レール15に接続する電流シンキングレベルシフタは
、多くの入力パッドによって共有される。従って、1個
の入力パッドに関連する各入力バッファに静電放電保護
を与えるためには非常に小さなダイ面積が必要なだけで
ある。
このように図示されるように、選択的に正の電源電圧よ
り高い閾値電圧を供給するための新規な静電放電保護回
路は、低価格でかつ大きなダイ面積を必要とすることな
く製造することができる。
り高い閾値電圧を供給するための新規な静電放電保護回
路は、低価格でかつ大きなダイ面積を必要とすることな
く製造することができる。
全ダイオードがショットキーダイオードであってよく、
または他の様々なダイオード手段で構成することができ
る。また、第2図に示される電流シンキングレベルシフ
タ20は、当業者であれば使用するであろう電圧降下を
生じさせるための他の様々な型式の手段で+R1成する
ことができる。
または他の様々なダイオード手段で構成することができ
る。また、第2図に示される電流シンキングレベルシフ
タ20は、当業者であれば使用するであろう電圧降下を
生じさせるための他の様々な型式の手段で+R1成する
ことができる。
当業者にとって明らかなように、本発明は−1一連した
実施例に限定されるものではなく、その技術範囲内に於
て他の様々な変形・変更を加えて実施することができる
。
実施例に限定されるものではなく、その技術範囲内に於
て他の様々な変形・変更を加えて実施することができる
。
第1図は、従来の静電放電保護回路の実施例を示す概略
回路図である。 第2図は、本発明による静電放電保護回路の1実施例を
示す回路図である。 第3因は、直列ダイオードによって選択された閾値電圧
を供給する本発明による静電族′市保護回路の実施例を
示す回路図である。 第4図は、直列ツェナーダイオードによって選択された
閾値電圧を供給する本発明の別の実施例を示す回路図で
ある。 第5図は、本発明による静電放電保護回路を組み込んだ
集積回路構造を平面的に示す概略構成因である。 10・・・入力パッド 15・・・放電基準レール2
0・・・電流シンキレダレベルシフタ25・・・導体
30・・・大地電0’t、レール31・・・入
力パッド 32・・・導体35・・・入カバ・ソド
38・・・導体42・・・電源電圧レール50・・・
大地導体特許出廓人 ガゼル・マイクロサーキッッ・
インコーホレイテッド
回路図である。 第2図は、本発明による静電放電保護回路の1実施例を
示す回路図である。 第3因は、直列ダイオードによって選択された閾値電圧
を供給する本発明による静電族′市保護回路の実施例を
示す回路図である。 第4図は、直列ツェナーダイオードによって選択された
閾値電圧を供給する本発明の別の実施例を示す回路図で
ある。 第5図は、本発明による静電放電保護回路を組み込んだ
集積回路構造を平面的に示す概略構成因である。 10・・・入力パッド 15・・・放電基準レール2
0・・・電流シンキレダレベルシフタ25・・・導体
30・・・大地電0’t、レール31・・・入
力パッド 32・・・導体35・・・入カバ・ソド
38・・・導体42・・・電源電圧レール50・・・
大地導体特許出廓人 ガゼル・マイクロサーキッッ・
インコーホレイテッド
Claims (20)
- (1)入力端子と第1回路との間に接続され、前記入力
端子に印加される或る電圧から前記第1回路を保護する
ための保護回路であって、 前記入力端子に接続されたアノードと放電基準レールに
接続されたカソードとを有する第1ダイオード手段と、 前記放電基準レールと第1電位を供給する第1端子との
間に接続され、選択された大きさだけ前記第1電位より
高い正の電圧である前記入力端子への印加電圧によって
前記第1ダイオード手段が順方向にバイアスされるよう
にした電流シンキングレベルシフト手段とを備えること
を特徴とする保護回路。 - (2)前記入力端子に接続されたカソードと第2電位を
供給する第2端子に接続されたアノードとを有する第2
ダイオード手段を更に備えることを特徴とする第1請求
項に記載の保護回路。 - (3)前記電流シンキングレベルシフト手段が、前記第
1端子と前記放電基準レールとの間に直列に接続された
1個または2個以上のダイオードからなり、かつ前記ダ
イオードが、前記第1電位よりも前記ダイオードと前記
第1ダイオード手段との間に於ける結合電圧降下だけ高
い電圧を前記入力端子への印加電圧が超えると、順方向
にバイアスされるようになっていることを特徴とする第
1請求項に記載の保護回路。 - (4)前記電流シンキングレベルシフト手段が、前記第
1端子と前記放電基準レールとの間に直列に接続された
1個または2個以上のツェナーダイオードからなり、前
記入力端子への印加電圧が前記ツェナーダイオードの破
壊電圧と前記1ダイオード手段の電圧降下とを結合した
電圧だけ前記第1電位より高い電圧を超えると、前記入
力端子への印加電圧が前記第1端子に分圧されることを
特徴とする第1請求項に記載の保護回路。 - (5)前記電流シンキングレベルシフト手段が、前記第
1端子に接続されたアノードと前記放電基準レールに接
続されたカソードとを有するダイオード手段を更に有す
ることを特徴とする第3請求項に記載の保護回路。 - (6)前記電流シンキングレベルシフト手段が、前記第
1端子に接続されたアノードと前記放電基準レールに接
続されたカソードとを有するダイオード手段を更に有す
ることを特徴とする第4請求項に記載の保護回路。 - (7)前記入力端子を前記第1ダイオード手段の前記ア
ノードに接続する抵抗を更に有することを特徴とする第
5請求項に記載の保護回路。 - (8)前記入力端子を前記第1ダイオード手段の前記ア
ノードに接続する抵抗を更に有することを特徴とする第
6請求項に記載の保護回路。 - (9)その内部の電気回路に接続された1個または2個
以上の入力ボンディングパッドを有する集積回路であっ
て、 前記入力ボンディングパッドに接続された静電放電保護
回路を有し、かつ、 前記静電放電保護回路が、 それぞれに前記各入力ボンディングパッドに関連し、か
つその関連する前記入力ボンディングパッドに接続され
たアノードと放電基準レールに接続されたカソードとを
有する第1ダイオード手段と、 前記放電基準レールと第1電位を供給する第1端子との
間に接続され、入力ボンディングパッドに関連する前記
第1ダイオード手段が、その関連する前記入力ボンディ
ングパッドへの選択された大きさだけ前記第1電位より
高い正の電圧である印加電圧によって、順方向にバイア
スされるようにした電流シンキングレベルシフト手段と
を有することを特徴とする集積回路。 - (10)それぞれに前記各入力ボンディングパッドに関
連し、その関連する前記入力ボンディングパッドに接続
されたカソードと第2電位を供給する第2端子に接続さ
れたアノードとを有する第2ダイオード手段を更に有す
ることを特徴とする第9請求項に記載の集積回路。 - (11)前記電流シンキングレベルシフト手段が、前記
第1端子と前記放電基準レールとの間に直列に接続され
た1個または2個以上のダイオードからなり、かつ、前
記ダイオードが、一方の前記入力ボンディングパッドに
印加される電圧が前記ダイオードと前記一方のボンディ
ングパッドに関連する前記第1ダイオードとの間に於け
る結合電圧降下だけ前記第1電位より高い電圧を超える
と、順方向にバイアスされるようになっていることを特
徴とする第9請求項に記載の集積回路。 - (12)前記電流シンキングレベルシフト手段が、前記
第1端子と前記放電基準レールとの間に直列に接続され
た1個または2個以上のツェナーダイオードからなり、
前記一方の入力ボンディングパッドに印加される電圧が
、前記ツェナーダイオードの破壊電圧と前記一方のボン
ディングパッドに関連する前記第1ダイオードの電圧降
下との結合電圧だけ前記第1電位より高い電圧を超える
と、該入力ボンディングパッドへの印加電圧が前記第1
端子に分圧されるようになっていることを特徴とする第
9請求項に記載の保護回路。 - (13)前記電流シンキングレベルシフト手段が、前記
第1端子に接続されたアノードと前記放電基準レールに
接続されたカソードとを有するダイオード手段を更に有
することを特徴とする第11請求項に記載の集積回路。 - (14)前記電流シンキングレベルシフト手段が、前記
第1端子に接続されたアノードと前記放電基準レールに
接続されたカソードとを有するダイオード手段を更に有
することを特徴とする第12請求項に記載の集積回路。 - (15)前記各入力ボンディングパッドを該入力ボンデ
ィングパッドに関連する前記第1ダイオード手段の前記
アノードに接続する抵抗を更に有することを特徴とする
第13請求項に記載の集積回路。 - (16)前記各入力ボンディングパッドを該入力ボンデ
ィングパッドに関連する前記第1ダイオード手段の前記
アノードに接続する抵抗を更に有することを特徴とする
第14請求項に記載の集積回路。 - (17)前記第1電位が正の電源によって供給されるこ
とを特徴とする第1乃至第8請求項のいずれかに記載の
保護回路。 - (18)前記第1電位が正の電源によって供給されるこ
とを特徴とする第9乃至第16請求項のいずれかに記載
の集積回路。 - (19)前記第2電位が大地電位であることを特徴とす
る第2請求項に記載の保護回路。 - (20)前記第2電位が大地電位であることを特徴とす
る第10請求項に記載の保護回路。
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