JPH03201473A - 保護回路と集積回路 - Google Patents

保護回路と集積回路

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JPH03201473A
JPH03201473A JP2189272A JP18927290A JPH03201473A JP H03201473 A JPH03201473 A JP H03201473A JP 2189272 A JP2189272 A JP 2189272A JP 18927290 A JP18927290 A JP 18927290A JP H03201473 A JPH03201473 A JP H03201473A
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JP
Japan
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diode
voltage
input
terminal
potential
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Application number
JP2189272A
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English (en)
Inventor
Andrew C Graham
アンドリュ・シー・グラハム
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Gazelle Microcircuits Inc
Original Assignee
Gazelle Microcircuits Inc
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Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements

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  • Logic Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ 〈産業」二の利用性ＴＰ〉 本発明は、静電放電によって生じる損傷から保護するた
めの回路に関し、特に供給電圧レベルより高い選択可能
なトリガ閾値を供給する回路に関する。
く従来の技術〉 静電放電パルスは周知の現象であり、様々な多《の要因
によって発生する。この数千Ｖにもなり得るパルスが集
積回路、特に電界効果トランジスタ（Ｆ　Ｅ，Ｔ）を組
み込んだ集積回路を破壊することが知られている。この
ため、集積回路には、入力パッドに印加される高電圧が
入力バッファのような保護されるべきデバイスへの入力
に到達するのを妨げる或る秤の保護回路を設けることが
多くある。
静電放電から保護するための従来回路の実施例が第１図
に示されており、ダイオードＤＩ、Ｄ２によって電源電
圧ＶＤＤより実質的に大きい、または大地電位より実質
的に低い電圧が入力バッファに印加されることが防止さ
れる。第１図の実施例では、正の静電パルスが入力パッ
ド１０に印加された場合に、この高電圧がダイオードＤ
ｉを介して供給電圧に分圧することによって、ノードｌ
に現れる最大電圧が概ね供給電圧にダイオードＤｉのダ
イオード電圧降下を加えた大きさになる。ノード１と入
力パッド１０との問に接続されている祇抗Ｒ１が、ダイ
オードＤ｛を通過する電流を制限する働きをする。入力
パッド１に印加される全ての負の電圧は、ダイオードＤ
２を介して大地に分圧される。
集積回路の製造者または使用者にとっては、通常の入力
レベルを入力パッドに印加することによってはアクセス
することができない集積回路の様々なテスト機能を可能
にするために、実質的に電源電圧より大きい電圧を入力
パッドに印加させたい場合がある。この場合には、実質
的に電源電圧ＶＤＤ以上の電圧であればダイオードＤ１
を順方向にバイアスして、ノード１が実質的に電源電圧
ＶＤＤ以上に昇圧するのを防止するので、集積回路に第
１図に於ける第１静電放電保護回路を使用することがで
きない。
〈発明が解決しようとする課題〉 上述した従来の問題点に鑑み、他のテス１・モードが可
能となるように入力レベルを電源電圧ＶＤＤより十分高
く駆動することができ、かつ入力に印加される正の静電
放電パルスから十分に保護することができる別の構造が
必要となっている。
［発明の構成］ 〈課題を解決するための手段〉 本発明は、電源電圧より実質的に高い電圧を集積回路内
の保護されるべきデバイスに印加できるようにするため
の静電放電保護回路である。本発明の或る実施例では、
静電放電保護回路の閾値電圧を、直列に接続された複数
のダイオードを電源電圧と放電基準レールとの間に接続
することによって選択的に電源電圧以上に増大させるこ
とができる。これらの直列ダイオードは、前記放電基準
レールに印加される電圧が前記直列ダイオードの両端に
於ける様々な電圧量子の合計と等しい電圧だけ電源電圧
より高いと、順方向にバイアスされる。
集積回路の各入力パッドが関連するダイオードのアノー
ドに接続されており、該ダイオードのカソードが従来技
術に於ける電源電圧ＶＤＤに直接ではなく、放電基準レ
ールに接続されている。これら各ダイオードのアノード
は、集積回路内で保護されるべきデバイスに接続されて
いる。従って、入力パッドに印加される電圧が放電基準
レールより大きな１ダイオード電圧降下分だけ高い場合
には、前記入力パッドに於ける電圧が前記直列ダイオー
ドによって電源電圧発生器に分圧される。
或る実施例では、入力パッドとその関連するダイオード
のアノードとの間に１氏抗が接続されており、該ダイオ
ードへの電流を制限している。更に、この実施例では、
第２の関連するダイオードのカソードが前記抵抗に接続
されており、かつこのダイオードのアノードが接地され
て、入力パッド１０に印加される全ての工’ｔの電圧を
接地するように分圧している。
〈作用〉 このように、本発明を用いることによって、様々な入力
パッドに印加される電圧を電源電圧より実質的に高くし
て、集積口路内に静電放電保護回路を組み込むことかで
きる。
〈実施例〉 以下、本発明の好適実施例を添付の図計について詳しく
説明する。
第２図は本発明の一実施例を示しており、入力パッド１
が直列抵抗ＲＬを介して関連する入カバッファエに接続
されている。また、同図に示されるように、入力パッド
２が直列抵抗Ｒ２を介して入力バッファ２に接続されて
いる。第２図に示される本発明の実施例によれば、ノー
ド１に於ける電圧が放電基準レール１５に於ける電圧よ
り１ダイオード電圧降下分だけ高い電圧に増大すること
が防止され、それによって全ての好ま（７くない高電圧
が前記入力バッファに印加されることが防止される。第
１図の従来の保護回路について説明したように、第２図
の保護回路のノード１に於ける電圧がダイオードＤ１を
順方向にバイアスする程度の十分な大きさになると、ノ
ード１からの電流がダイオードＤＩを介して流れ、かつ
入力バッファ１を高電圧から保護するために入力バッフ
ァ１から分圧される。
ダイオードＤｌを順方向バイアスするのに十分な閾値電
圧は、電源電圧ＶＤＤと放電基準レール１５との間に電
流シンキングレベルシフタ２０を接続することによって
、選択的に電源電圧ＶＤＤより高くすることができる。
電流シンキングレベルシフタ２０は、効果的に放電基準
レール１５に於ける基準電圧を選択的に電源電圧ＶＤＤ
より高＜工１７大させるように作用して、ノード１に於
ける閾１直電圧を選択的に電源電圧ＶＤＤより十分に高
く増大させる。
ノード１と大地型ｆ）γとの間に接続されたダイオード
Ｄ２は、入力パッド１に印加される電圧が犬地電拉より
約０．７Ｖ低いｆＬの電圧になると、電流を接地するよ
うに作用する。
入力パッド２に関連するダイオードＤ３　、Ｄ４は、そ
れぞれダイオードＤｉ　、　Ｄ２’と同様の働きをする
。入力パッドとその関連する人カバ・ソファとの間に接
続された抵抗Ｒ１、Ｒ２は、ダイオードを流れる電流を
制限するのに好適であるにも拘らず、任意的なものであ
る。
第３図には電流シンキングレベルシフタ２０の実施例が
示されており、シフタ２０はダイオードＤｎのアノード
が放電基準レール１５に接続され、かつダイオードＤａ
のカソードが電源電圧ＶＤＤに接続されているような直
列接続のダイオードＤａ〜Ｄｎを有する。従って、ノー
ド１に於けるダイオードＤｌを順方向にバイアスするた
めに必要な電圧は、ダイオードＤａ−Ｄｎ及びＤＩの両
端に於ける電圧降下の合計を電源電圧ＶＤＤに足したも
のと実質的に等しい。
入力パッドがダイＡ−ドＤ３を介して放電ｆ＋”−９−
レール１５に接続されているので、入力バッファ２に接
続されたノード２はノード１と同一の閾値電圧を有する
。
ダイオードＤ２及びＤ４によって、それぞれノード１及
び２に於ける電圧が実質的に大地型ｆ）γ以下になるの
が防止される。
第３図に於て、電源電圧ＶＤＤに接続されたアノードと
放電基準レール１５に接続されたカソードとを有するダ
イオードＤ５が、放電県準レール１５が低位に浮動する
のを防止し、かつ前記回路の通常動作に於て（即ち、入
力パッド１．２に於ける電圧が電源電圧ＶＤＤと大地型
（１’Ｌとの間にある）ダイオードＤＩ及びＤ３の順方
向にバイアスを防止するために、前記集積回路の通常動
作に於て放電基準レール１５を電源電圧ＶＤＤより１ダ
イオード電圧降下分だけ低い値に維持するように機能す
る。
このレベルシフタ２０について他の型式の１ノベルシフ
ト手段を使用し得ることは、当業者にとって容易に理解
することができる。第４図に示される別の実施例では、
１個または２個以上のツェナーダイオードＤ：Ｚｌ−Ｄ
Ｚｎが、第２図のノード１またはノード２に於ける電圧
が前記ツェナーダイオードの電圧にダイオードＤｉまた
はＤ３の両端に於ける順方向電圧降下を合計した値と等
しい電圧を超えるとブレイクダウン即ち放電するように
、直列に接続することができる。
第２図乃至第４１謂の保護回路の実施例に於て、レベル
シフタ２０によって約５Ｖ〜１５Ｖの電圧降下が生じる
。
第５図は、本発門による保護回路を組み込んだ集積回路
を好適な実施例を示している。第５図では、入力パッド
１が並列ダイオードＤｌａ−Ｄｉｎのアノードに導体２
５を介して接続されており、これら並列ダイオードの共
通のカソードが、その」−に重ねるようにダイオードＤ
ｌａ−Ｄｌｎを形成した収電基準レール１５に接続され
ている。ダイオードＤｌａ−Ｄｌｎは、第３図のダイオ
ードＤ１と同様の機能を発揮する。
同様に、入力パッド１が、導体２５を介して大地電位レ
ール３０の下側に形成された並列ダイオードＤ２ａ−Ｄ
２ｎのカソードに接続されており、かつダイオードＤ２
ａ−Ｄ２ｎの共通のアノードが大地電位レール３０に接
続されている。ダイオードＤ２ａ−Ｄ２ｎは、第３図に
於けるダイオードＤ２と同様の機能を発揮する。
入力パッド１から延出する導体３２が、人ツノパッド１
を関連する入力バッファ（図示せず）に接続している。
同様のコンフィグレーションが、他の各入力パッドにつ
いて、該パッドを関連する２個のダイオードを介してレ
ール１５．３０及びその関連する入力バッファに接続す
るように使用される。
第５図に示されるように、放電基準レール１５と入力パ
ッド３１を介して大地電ｆ１°）、ＶＳＳに接続された
大地電位レール３０とが、静電放電保護回路によって保
護される集積回路の部分を効果的に彼包している。
また、第５図に於ては、第３図に示される電流シンキン
グレベルシフタ２０の好適実施例が集積回路に組み込ま
れている。第５図では、入力パッド３５が、電源電圧Ｖ
ＤＤを供給する外部電圧源に接続されている。入力パッ
ド３５は、第３図に於けるダイオードＤ５と等価である
１ｌｆ２列ダイオードＤ５ａ−Ｄ５ｎのアノードに導体
３８を介して接続されている。ダイオードＤ５ａ−Ｄ５
ｎの共通のカソードが放電基準レール１５に接続される
ことによって、放電基準レール１５が電源電圧ＶＤＤよ
り実質的低い値に浮動することを防止している。
第３図に於けるダイオードＤａ−Ｄｎと同一の機能を発
揮する直列ダイオードＤａ−Ｄｎが、ダイオードＤａの
カソードを電源電圧レール４２に接続し、かつダイオー
ドＤｎのアノードを放電基準レール１５に接続させた状
態で示されている。
直列ダイオードＤａ−Ｄｎは、前記電流シンキングレベ
ルシフタの電流処理能力を向上させるために直列ダイオ
ードＤａ’〜Ｄｎ’と８１ｋ列に接続されている。
大地電位レール３０は、大地接続を必要とする他の内部
回路と、該回路を第１導体５ｏに接続することによって
共朽することができる。また、電源電圧ＶＤＤを放電基
準レール１５に接続する電流シンキングレベルシフタは
、多くの入力パッドによって共有される。従って、１個
の入力パッドに関連する各入力バッファに静電放電保護
を与えるためには非常に小さなダイ面積が必要なだけで
ある。
このように図示されるように、選択的に正の電源電圧よ
り高い閾値電圧を供給するための新規な静電放電保護回
路は、低価格でかつ大きなダイ面積を必要とすることな
く製造することができる。
全ダイオードがショットキーダイオードであってよく、
または他の様々なダイオード手段で構成することができ
る。また、第２図に示される電流シンキングレベルシフ
タ２０は、当業者であれば使用するであろう電圧降下を
生じさせるための他の様々な型式の手段で＋Ｒ１成する
ことができる。
当業者にとって明らかなように、本発明は−１一連した
実施例に限定されるものではなく、その技術範囲内に於
て他の様々な変形・変更を加えて実施することができる
。
【図面の簡単な説明】
第１図は、従来の静電放電保護回路の実施例を示す概略
回路図である。 第２図は、本発明による静電放電保護回路の１実施例を
示す回路図である。 第３因は、直列ダイオードによって選択された閾値電圧
を供給する本発明による静電族′市保護回路の実施例を
示す回路図である。 第４図は、直列ツェナーダイオードによって選択された
閾値電圧を供給する本発明の別の実施例を示す回路図で
ある。 第５図は、本発明による静電放電保護回路を組み込んだ
集積回路構造を平面的に示す概略構成因である。 １０・・・入力パッド　　１５・・・放電基準レール２
０・・・電流シンキレダレベルシフタ２５・・・導体　
　　　　３０・・・大地電０’ｔ、レール３１・・・入
力パッド　　３２・・・導体３５・・・入カバ・ソド　
　３８・・・導体４２・・・電源電圧レール５０・・・
大地導体特許出廓人　　ガゼル・マイクロサーキッッ・
インコーホレイテッド

Claims (20)

    【特許請求の範囲】
  1. （１）入力端子と第１回路との間に接続され、前記入力
    端子に印加される或る電圧から前記第１回路を保護する
    ための保護回路であって、 前記入力端子に接続されたアノードと放電基準レールに
    接続されたカソードとを有する第１ダイオード手段と、 前記放電基準レールと第１電位を供給する第１端子との
    間に接続され、選択された大きさだけ前記第１電位より
    高い正の電圧である前記入力端子への印加電圧によって
    前記第１ダイオード手段が順方向にバイアスされるよう
    にした電流シンキングレベルシフト手段とを備えること
    を特徴とする保護回路。
  2. （２）前記入力端子に接続されたカソードと第２電位を
    供給する第２端子に接続されたアノードとを有する第２
    ダイオード手段を更に備えることを特徴とする第１請求
    項に記載の保護回路。
  3. （３）前記電流シンキングレベルシフト手段が、前記第
    １端子と前記放電基準レールとの間に直列に接続された
    １個または２個以上のダイオードからなり、かつ前記ダ
    イオードが、前記第１電位よりも前記ダイオードと前記
    第１ダイオード手段との間に於ける結合電圧降下だけ高
    い電圧を前記入力端子への印加電圧が超えると、順方向
    にバイアスされるようになっていることを特徴とする第
    １請求項に記載の保護回路。
  4. （４）前記電流シンキングレベルシフト手段が、前記第
    １端子と前記放電基準レールとの間に直列に接続された
    １個または２個以上のツェナーダイオードからなり、前
    記入力端子への印加電圧が前記ツェナーダイオードの破
    壊電圧と前記１ダイオード手段の電圧降下とを結合した
    電圧だけ前記第１電位より高い電圧を超えると、前記入
    力端子への印加電圧が前記第１端子に分圧されることを
    特徴とする第１請求項に記載の保護回路。
  5. （５）前記電流シンキングレベルシフト手段が、前記第
    １端子に接続されたアノードと前記放電基準レールに接
    続されたカソードとを有するダイオード手段を更に有す
    ることを特徴とする第３請求項に記載の保護回路。
  6. （６）前記電流シンキングレベルシフト手段が、前記第
    １端子に接続されたアノードと前記放電基準レールに接
    続されたカソードとを有するダイオード手段を更に有す
    ることを特徴とする第４請求項に記載の保護回路。
  7. （７）前記入力端子を前記第１ダイオード手段の前記ア
    ノードに接続する抵抗を更に有することを特徴とする第
    ５請求項に記載の保護回路。
  8. （８）前記入力端子を前記第１ダイオード手段の前記ア
    ノードに接続する抵抗を更に有することを特徴とする第
    ６請求項に記載の保護回路。
  9. （９）その内部の電気回路に接続された１個または２個
    以上の入力ボンディングパッドを有する集積回路であっ
    て、 前記入力ボンディングパッドに接続された静電放電保護
    回路を有し、かつ、 前記静電放電保護回路が、 それぞれに前記各入力ボンディングパッドに関連し、か
    つその関連する前記入力ボンディングパッドに接続され
    たアノードと放電基準レールに接続されたカソードとを
    有する第１ダイオード手段と、 前記放電基準レールと第１電位を供給する第１端子との
    間に接続され、入力ボンディングパッドに関連する前記
    第１ダイオード手段が、その関連する前記入力ボンディ
    ングパッドへの選択された大きさだけ前記第１電位より
    高い正の電圧である印加電圧によって、順方向にバイア
    スされるようにした電流シンキングレベルシフト手段と
    を有することを特徴とする集積回路。
  10. （１０）それぞれに前記各入力ボンディングパッドに関
    連し、その関連する前記入力ボンディングパッドに接続
    されたカソードと第２電位を供給する第２端子に接続さ
    れたアノードとを有する第２ダイオード手段を更に有す
    ることを特徴とする第９請求項に記載の集積回路。
  11. （１１）前記電流シンキングレベルシフト手段が、前記
    第１端子と前記放電基準レールとの間に直列に接続され
    た１個または２個以上のダイオードからなり、かつ、前
    記ダイオードが、一方の前記入力ボンディングパッドに
    印加される電圧が前記ダイオードと前記一方のボンディ
    ングパッドに関連する前記第１ダイオードとの間に於け
    る結合電圧降下だけ前記第１電位より高い電圧を超える
    と、順方向にバイアスされるようになっていることを特
    徴とする第９請求項に記載の集積回路。
  12. （１２）前記電流シンキングレベルシフト手段が、前記
    第１端子と前記放電基準レールとの間に直列に接続され
    た１個または２個以上のツェナーダイオードからなり、
    前記一方の入力ボンディングパッドに印加される電圧が
    、前記ツェナーダイオードの破壊電圧と前記一方のボン
    ディングパッドに関連する前記第１ダイオードの電圧降
    下との結合電圧だけ前記第１電位より高い電圧を超える
    と、該入力ボンディングパッドへの印加電圧が前記第１
    端子に分圧されるようになっていることを特徴とする第
    ９請求項に記載の保護回路。
  13. （１３）前記電流シンキングレベルシフト手段が、前記
    第１端子に接続されたアノードと前記放電基準レールに
    接続されたカソードとを有するダイオード手段を更に有
    することを特徴とする第１１請求項に記載の集積回路。
  14. （１４）前記電流シンキングレベルシフト手段が、前記
    第１端子に接続されたアノードと前記放電基準レールに
    接続されたカソードとを有するダイオード手段を更に有
    することを特徴とする第１２請求項に記載の集積回路。
  15. （１５）前記各入力ボンディングパッドを該入力ボンデ
    ィングパッドに関連する前記第１ダイオード手段の前記
    アノードに接続する抵抗を更に有することを特徴とする
    第１３請求項に記載の集積回路。
  16. （１６）前記各入力ボンディングパッドを該入力ボンデ
    ィングパッドに関連する前記第１ダイオード手段の前記
    アノードに接続する抵抗を更に有することを特徴とする
    第１４請求項に記載の集積回路。
  17. （１７）前記第１電位が正の電源によって供給されるこ
    とを特徴とする第１乃至第８請求項のいずれかに記載の
    保護回路。
  18. （１８）前記第１電位が正の電源によって供給されるこ
    とを特徴とする第９乃至第１６請求項のいずれかに記載
    の集積回路。
  19. （１９）前記第２電位が大地電位であることを特徴とす
    る第２請求項に記載の保護回路。
  20. （２０）前記第２電位が大地電位であることを特徴とす
    る第１０請求項に記載の保護回路。
JP2189272A 1989-07-18 1990-07-17 保護回路と集積回路 Pending JPH03201473A (ja)

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