JPS61501735A - エピタキシャル層にバイアスをかける集積回路および方法 - Google Patents

エピタキシャル層にバイアスをかける集積回路および方法

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JPS61501735A JP60500899A JP50089985A JPS61501735A JP S61501735 A JPS61501735 A JP S61501735A JP 60500899 A JP60500899 A JP 60500899A JP 50089985 A JP50089985 A JP 50089985A JP S61501735 A JPS61501735 A JP S61501735A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 エピタキシャル層にバイアスを かける集積回路および方法 発明の背景 本発明は、一般に、集積回路構造の不純物領域にバイアスをかける集積回路と方 法とに関する。更に特定すれば、本発明は、エピタキシャル（ＥＰＩ）層に実質 上電源電圧（ＶＣＣ）に等しいレベルにまでバイアスをかけ、しかもなお電源Ｖ ｃｃの負性過渡電圧に対して高い逆方向ブレークダウン電圧を示すようにする集 積回路と方法とに関する。
従来、バイポーラ集積回路のＥＰＩタブにバイアスをかける方法として受入れら れているものは、ＥＰＩタブに集積回路の用途においてはＶＣＣ電源線に負性過 渡電圧を受けることがある。たとえば、自動車のある用途では、電源インピーダ ンスが１０オームのように低く、最大±１２５ボルトの過渡電圧を受けることが ある。同様に、工業的雰囲気、ロボット用、その他の比較的長い電源線を有する 集積回路環境ではこのような負性過渡電圧を受けることがある。
ＶＣＣ線に負性過渡電圧がか）ると、ＥＰＩタブが直接バイアスされて、普通は 回路のグランド電位に接続されているＰ形の基板からＥＰＩ領域へ順バイアスさ れるダイオードができる。したがって、Ｖｃｃ線に大きな負性過渡電圧がか・る と、ＥＰＩ基板の接合あるいは接続用金属部が破壊されることがある。
負性過渡電圧を処理するため以前利用された１つの方法は、この順方向バイアス されたダイオードにＥＰＩ基板接合から電流が流れる可能性を、Ｐ領域にＶｃｃ を加えてＶｃｃからＥＰＩ領域を逆方向ブレークダウン電圧の大きいダイオード とすることによって、除くことであった。しかしながら、多くの用途では、ＥＰ Ｉ領域をＶｃｃから１ダイオード電圧少ない電圧に保っておく必要があり、たと えば、電力用ＢＩＭＯ３回路では基板は本質的にｖｏＵ王になっており、Ｖｃｃ のレベルにまで上る可能性がある。
このような回路は、基板がＶｃｃとなり、ＥＰＩの中の信号径路のＰ領域に集め られるときＶＣＣ以下にバイアスされているＥＰＩ領域にホールが注入されれば 、ラッチしやすくなる。ラッチは、このＰ領域の集中が出力に対して正の位相を 有する場合、すなわち、集中した電流が出力をターンオンし基板をより高いレベ ルに上げる場合に、発生する。
発明の概要 したがって本発明の目的は、エピタキシャル層にバイアスをかける改良された集 積回路と方法とを提供することである。
本発明のもう１つの目的は、１チツプ内の最小面積を使用して容易に製造できる エピタキシャル層にバイアスをかける改良された集積回路と方法とを提供するこ とである。
本発明の更に他の目的は、゛エピタキシャル層に実質上■ｃｃに等しいレベルに までバイアスをかけ、しかもなおＶｃｃの負性過渡電圧に対して非常に高い逆方 向ブレークダウン電圧を有するようにした改良された集積回路と方法とを提供す ることである。
前述のおよび他の目的は、集積回路の不純物領域の第１の部分に、実質的に電源 電圧に等しい電圧レベルにまでバイアスをかけ、しかも電源電圧レベルの負性過 渡電圧に対して高い逆方向ブレークダウン電圧を与えるようにする回路を含む集 積回路と方法とを提供する本発明によって達成される。集積回路の不純物領域の 第２の、分離された部分に接続用トランジスタが形成され、これに対して第１、 第２、および第３の接続リードが設けられ、第１の接続リードは電源電圧線に結 合されており、第２の接続リードはバイアス電圧線に結合されてあり、第３の接 続リードは不純物領域の第１の部分に接続されている。本発明による集積回路と 方法とは更に陽極端子と陰極端子とを備える分流ダイオード頁５ｈｕｎｔ　ｄｉ ｏｄｅ）を含んでおり陽極端子と陰極端子とはそれぞれ接続用トランジスタの第 １および第３の接続リードに接続されている。本発明による、ある実施例におい ては、分流ダイオードはそれぞれ第１、第２、および第３の分流リードを備える 分流トランジスタを具備し、第１の分流リードは陽極端子を形成してあり、第２ と第３の分流リードは共通に接続されて陰極端子を形成している。
図面の簡単な説明 本発明の上述のおよびその他の特徴と目的、およびこれらを達成する方法は、付 属図面と関連して述べる本発明の詳細な説明を参照することにより、一層間瞭に なるとともに、発明そのものも最も良く理解できるであろう。
第１図はエピタキシャル層にバイアスをかける２つの先行技術を示す集積回路の 簡略断面図である。
第２図は第１図の部分による先行技術の装置に特有なラッチの問題を図解する集 積回路の簡略断面図であり、その基板はｖｃｃ、ＥＰＩ領域はＶｃｃ−ＶＢＥに なっており、信号径路Ｐ領域はコレクタとして作用している。
第３Ａ図および第３Ｂ図はそれぞれ本発明によるバイアス回路の簡略断面図およ び部分概要図であり、接続用トランジスタとして動く飽和ＰＮＰ電流源を用いて 、不純物領域、たとえばエピタキシャル層にバイアスをかけるところを示してい る。
第４Ａ図および第４Ｂ図は本発明による集積回路の部分の部分概要図および断面 図であり、高圧ダイオード、特に、ＰＮＰダイオードが第３Ａ図および第３Ｂ図 の飽和ＰＮＰ電流源に並列に付加されているところを示している。
第５図は先行技術の８１Ｍ０３回路の一部を示す概要図であり、Ｐ型の抵抗と、 一定の状況の下で、負性過渡電圧を受けることがある電源電圧Ｖｃｃに結合して いるエピタキシャル層内に形成された接地点に結合しているＤＭＯ３装置ウェル との間に形成されたダイオードを示している。
第６図は第５図の８１Ｍ０３回路の概要図でおり、抵抗とＤＭＯ３装置とを含む エピタキシャル層とｖｃｃとが、スイッチドＰＮＰトランジスタで示したように 、基板がＶｃｃになっているとき高圧ダイオードを介して結合することを示して いる。
第７図は第６図の８１Ｍ０３回路のもう１つの概要図であり、抵抗とＤＭＯ８装 置とを含むエピタキシャル層とＶｃｃとが、スイッチドＰＮＰトランジスタで示 したように、基板がｖｃｃになっているとき接続用トランジスタおよび高圧ダイ オードとして働く飽和ＰＮＰ電流源を介して結合するところを示している。
好ましい実施例の説明 第１図を参照すると、先行技術の集積回路１ｏの一部が示されている。集積回路 １０は、主要部が、Ｐ基板１２と、複数の分離領域１８で分離されているＮエピ タキシャル層１４．１６とを具備する。Ｐ領域２０４．ｔ　Ｎエビタキシャルシ ャル層１４とＰ領域２０とに直接印加される。Ｐ基板１２は回路グランドに接続 されている。
バイポーラ集積回路のＥＰＩタブにバイアスをかける普通の方法はエピタキシャ ル層をｖｃｃに直接接続することによって行う。これをＮエピタキシャル層１４ と電源電圧■ｃｃとの接続によって示す。たずし、Ｎエピタキシャル層１４が直 接■ｃｃに接続され同時にＰ基板１２が回路グに順方向にバイアスされたダイオ ードができる。それで、大きな負性過渡電圧のためＮエピタキシャル層１４とＰ 基板１２との接合が破壊するか、あるいは集積回路１ｏに使用されている接続用 金属部がおそらく悪影響を受けることになる。
このダイオードが順方向にバイアスされるという可能性できる。このようにして 、Ｎエピタキシャル層１６がＰ領域２０を介して電源電圧ＶＣＣに接続され、そ の結果ｖｃｃの負性過渡電圧に対して逆方向にバイアスされるＰＮダイオードが 生ずる。
更に今度は第２図を参照すると、Ｎエピタ、キシャル層１６をｖｃｃのレベルに 非常に近く保たなければならない用途でのＰ領域２０の使用法が示されている。
こ）に示されている集積回路１０の部分では、Ｐ基板１２は、電力用８ＩＭＯ８ および他の装置において基板がｖｃｃまたはその近くになっていて■　として作 用している場合のよＵＴ うに、Ｖｃｃのレベルになっている。第２図の実施例では、第１図に関して上述 したと同様な構造は同じ番号が付けてあり、これに関する説明は前に述べたこと で充分であろう。
第２図に示す集積回路１０の部分に関しては、このような構造は、Ｐ基板１２が 電源電圧レベルＶｃｃまたはその近くにある場合ラッチを受けやすく、Ｎエピタ キシャル層１６にホールが注入されてＶｃｃより１ＶＢＥ下がり、信号径路が確 立してＰ領域２０がＰＮＰトランジスタのコレクタとして動作する。Ｐ領域２０ での集中が出力ＶＯＵ丁に関して正の位相である場合にラッチが発生する。すな わち、集中した電流のため出力がオンとなり、Ｐ基板１２のレベルを引き上げる ようになる。このようにして、Ｐ領域２０は集中した電流出力２２を基板１２か ら信号径路内に正のフィードバックとして供給することができる。
更に今度は第３Ａ図および第３Ｂ図を参照すると、本発明に従い集積回路３０の 一部が示されており、これでは高圧ダイオードか逆方向にバイアスされたま）に なっているがエピタキシャル層はＶｃｃに近い電圧レベルになることができる。
集積回路３０は、関連部分が、Ｐ基板１２と、複数の分離領域１８で分離されて いるＮエピタキシャル層３２．３４とを具備している。ＰＮＰトランジスタ２８ は、接続用トランジスタとして働くが、Ｎエピタキシャル層３４内に形成されて おり、こ）に示す実施例では、コレクタ３８とＶｃｃに接続されているエミッタ ３６とバイアス電圧源に接続されているベース４０とを有するマルチコレクタ飽 和デバイスを具備する。コレクタ３８はＮエピタキシャル層３２にバイアスをか けるのに使用される。ＰＮＰトランジスタ２８はＶｃｃよりＩＶＢＥ低いレベル になっているＮエピタキシャル＠３４に存在しているが、基板注入が高いためコ レクタ３８が関連のＮエピタキシャル層３２にバイアスをかける電流以上に多く 集めるので、上に述べたように問題は生じない。
更に今度は第４Ａ図と第４Ｂ図とを参照すると、Ｎエピタキシャル層３２にバイ アスをかける別の実施例が示されている。この実施例では、飽和ＰＮＰ電流源と して働くＰＮＰトランジスタ２８がこれと並列に接続されている付加的なダイオ ード４２を備えている。ダイオード４２はその陽極がエミッタ３６に、その陰極 がコレクタ３８の１つに接続されているように概要的に示されている。実際には 、ダイオード４２はそのエミッタがエミッタ３６に共通接続され、そのベースと コレクタとがコレクタ３８の１つと共通接続されているＰＮＰトランジスタでも よい。ダイオード４２は、過渡状態のもとで、Ｎエピタキシャル層３２を流れる 電流が通常洩れ電流より大きくなってもよく、ＰＮＰトランジスタ２８のコレク タ３８がラッチ状態が発生するのに必要な電流を供給することができなくなるよ うにするという事実のため有用でおる。このような可能な状況を発生しないよう にするためには、Ｎエピタキシャル層３２にバイアスを与えるのにＰＮ、Ｐトラ ンジスタ２８とダイオード４２との両方を使用することができる。
更に、回路が「オフ」の状態では、すなわち、Ｐ基板１２が低レベルのときは、 バイアス線をターンオフするのが望ましく、この場合、ダイオード４２なしでは Ｎエピタキシャル層３２が浮動状態のま）になる。このような状態のもとでは、 回路が使用可能（ｅｎａｂｌｅｄ）になると、Ｐ基板１２はバイアス線より速く 上昇し、ラッチ状態が発生する。
ダイオード４２はＮエピタキシャル層３２を高レベルに保持するように働き、こ れにより浮動状態が避けられる。
更に今度は第５図を参照すると、先行技術のＢＩＭＯ８回路６０の一部が示され ている。図解の目的で、ＢＩＭＯ３回路６０は直列接続された抵抗４４と電流源 ５２とを具備し、グランドとｖｃｃとの間に結合されている。同様に、ＭＯ３Ｆ ＥＴ４６はグランドとＶｃｃとの間で電流源５４と直列に接続されている。ＭＯ ３ＦＥＴ４６のゲートは電流源５２と抵抗４４との間に接続されている。
電流源５２と５４とは、ＰＮＰトランジスタとして示しであるが、Ｖｃｃに接続 されているエミッタ端子と、それぞれ抵抗器４４とＭＯ３ＦＥＴ４６とに接続さ れているコレクタ端子とを備えている。電流源５２と５４とのベース端子はバイ アス電圧源に接続されている。それぞれＰ型抵抗器４４とＭＯ３ＦＥＴ４６のウ ェルとからＮ型エピタキシャル層までの奇生ダイオード４８．５０も示しである 。このＮ型エピタキシャル層はｖｃｃに接続されているように示しである。
、動作時に、電源電圧Ｖｃｃが負性過渡電圧を受けると、奇生ダイオード４８． ５０がエピタキシャル層内に順方向にバイアスされて大電流が流れることができ るようになる。
このように、ＭＯ８ＦＥＴトランジスタ４６のＰウェルの他に抵抗４４のＰ領域 が、両者とも接地されているが、Ｖｃｃが負になるとき奇生ダイオード４８と５ ０とをグランドからＶｃｃへ順方向にバイアスすることが可能となる。
更に今度は第６図を参照すると、第５図のＢＩＭＯ３回路６０を更に拡張したも のが示されている。この用途では、ダイオード４２は、そのベースがそのコレク タに接続されているＰＮＰトランジスタとして示されているが、寄生ダイオード ４８と５０との陰極をＶｃｃに結合させている。
このような仕方で、逆方向にバイアスされたダイオードは、抵抗器４４とＭＯ８ ＦＥＴ４６とが形成されているエピタキシャル層をＶｃｃの負性過渡電圧から保 護するのに役立っている。たずし、特に第２図に関して先に述べたとうり、ＢＩ ＭＯ３回路６０の基板がスイッチドＰＮＰトランジスタを用いて示したようにＶ ｃｃになるときは問題を生ずることがある。このトランジスタのエミッタは基板 であり、ベースはエミッタよりｖＢＥ低い任意のＥＰＩ領域であり、コレクタは ＥＰＩの中の任意のＰ領域である。基板がＶｃｃのように高くなると、エピタキ シャル層がＶｃｃ−ｖＢＥのレベルになるとき、基板は基板からエピタキシャル 層まで順バイアスされ、抵抗器４４またはＭ　ＯＳ　Ｆ　Ｅ　Ｔ２ＣのＰウェル のようなＰ領域はＥＰＩ電流に対して基板のコレクタとなることができる。この 問題は、基板自身がＶｃｃに等しいレベルになることが可能なとき、ＥＰＩをｖ ｃｃよりｖＢＥ低くするダイオード４２を使用する場合には本質的なものでおる 。
更に今度は第７図を参照すると、そのエピタキシャル層が本発明によりバイアス されているＢＩＭＯ８回路６０が示されている。第５図および第６図のこの拡張 では、ダイオード４２はＰＮＰトランジスタ２８を具備する接続用トランジスタ として作用する飽和ＰＮＰ電流源と並列になっている。正常動作のもとでは、Ｐ ＮＰトランジスタ２８が導通すると、エピタキシャル１に印加される電圧はＶｃ ｃの飽和電圧内に引き込まれる。それで、事実上ダイオード４２は要因とはなら ない。その結果、基板、エピタキシャル層およびＰ領域を具備する基板ＰＮＰ装 置は、基板がＶＣＣのときエピタキシャル層は１ＶＢＥ下がらないので導通する ことができない。実際上は、エピタキシャル層はｖｃｃより約１００から２００ ミリボルトだけ低い。更に、ｖｃｃが負になると、ＰＮＰトランジスタ２８が逆 バイアスとなり断になる。このトランジスタは高圧トランジスタであるから、Ｖ ｃｃが負になれば逆方向に高いブレークダウン電圧を示す。ダイオード４２は、 エピタキシャル層が電流源が処理し得る以上の電流を必要とする場合に生ずる過 渡現象に際して働く。したがって、ＰＮＰトランジスタ２８と並列になっている ダイオード４２のため電圧は決して１　Ｖ　Ｂ　Ｅより低くなることはない。エ ピタキシャル層がｖｃｃよりＩＶＢＥ低いレベルに近づくと、ダイオード４２は 順方向にバイアスされ必要な量の電流を供給することになる。更に、ＰＮＰトラ ンジスタ２８にバイアスが加えられないときは、ダイオード４２はエピタキシャ ル層をＶｃｃの１　Ｖ　Ｂ　Ｅ以内だけ高く保持するように動作する。
したがって、最小限のチップ上面積を利用して容易に製造される、エピタキシャ ル層にバイアスをかける改良された集積回路と方法とが提供されることになる。
本発明の集積回路と方法とはエピタキシャル層を電源電圧■ｃｃのレベルに非常 に近くバイアスするがしかもＶｃｃの負性過渡電圧に対して高い逆破壊電圧を示 すようにする手段を提供するものである。
本発明の原理を特定の装置に関連して上に述べたが、この説明は例を示しただけ であり、本発明の範囲を限定するものではないことをはっきり理解すべきである 。
ＦＩ″Ｇ、４Ａ　ＦＩ″Ｇ−４Ｂ １彌　酪　１　審　報　牛

Claims (10)

    【特許請求の範囲】
  1. １．集積回路の不純物領域の第１の部分に実質的に電源電圧のレベルに等しい電 圧レベルにまでバイアスをかける回路であって、 前記不純物領域の第２の分離部分内に形成され、これに対する第１、第２、およ び第３の接続リードを備えている接続用トランジスタを具備しており、前記第１ の接続リードは電源電圧線に接続されており、前記第２の接続リードはバイアス 電圧線に接続されており、前記第３の接続リードは前記不純物領域の前記第１の 部分に接続されていることを特徴とするバイアス回路。
  2. ２．更に、 陽極端子および陰極端子を備える分流ダイオードを具備しており、前記陽極端子 および陰極端子はそれぞれ前記接続用トランジスタの前記第１および第３の接続 リードに接続されている特許請求の範囲第１項に記載のバイアス回路。
  3. ３．前記ダイオードはそれぞれ第１、第２および第３の分流リードを有する分流 トランジスタを備えており、前記第１の分流リードは前記陽極端子を形成し、前 記第２および第３の分流リードは前記陰極端子に共通に接続されている特許請求 の範囲第２項に記載のバイアス回路。
  4. ４．前記不純物領域はエピタキシャル層である特許請求の範囲第１項に記載のバ イアス回路。
  5. ５．集積回路の不純物領域の第１の部分に実質的に電源電圧に等しい電圧レベル にまでバイアスをかけ、同時に前記電源電圧レベルの負性過渡電圧に対して高い 逆方向ブレークダウン電圧を与える方法であって、第１、第２、および第３の接 続リードを備える接続用トランジスタを前記不純物領域の第２の分離部分に、形 成するステップと、 第１に前記第１の接続リードを電源電圧線に結合するステップと、 第２に前記第２の接続リードをバイアス電圧線に結合するステツプと、 前記第３の接続リードを前記不純物領域の前記第１の部分に接続するステップと 、 を具備することを特徴とする方法。
  6. ６．更に、 前記接続用トランジスタの前記第１および第３の接続リードに接続された陽極端 子および陰極端子を備えた分流ダイオードを設けるステップ、 を具備する特許請求の範囲第５項に記載の方法。
  7. ７．前記分流ダイオードを設けるステップはそれぞれ第１、第２、および第３の 分流リードを備えた分流トランジスタにより行われ、前記第１の分流リードは前 記陽極端子を形成しており、前記第２および第３の分流リードは共通に接続され て前記陰極端子を形成している特許請求の範囲第６項に記載の方法。
  8. ８．集積回路の不純物領域の第１の部分に実質的に電源電圧レベルに等しい電圧 レベルにまでバイアスをかけ、同時に前記電源電圧レベルの負性過渡電圧に対し て高い逆破壊電圧を与える回路を含む集積回路であって、前記集積回路の前記不 純物領域の第２の分離部分に設けられ且つ第１、第２、および第３の接続リード を備えた接続用トランジスタを具備しており、前記第１の接続リードは電源電圧 線に接続され、前記第２の接続リードはバイアス電圧線に接続され、前記第３の 接続リードは前記不純物領域の前記第１の部分に接続されていることを特徴とす る集積回路。
  9. ９．更に、 陽極端子および陰極端子を備えた分流ダイオードを具備しており、前記陽極端子 および陰極端子はそれぞれ前記接続用トランジスタの前記第１および第３の接続 リードに接続されている特許請求の範囲第８項に記載の集積回路。
  10. １０．前記ダイオードはそれぞれ第１、第２、および第３の分流リードを備えた 分流トランジスタを備えており、前記第１の分流リードは前記陽極端子を形成し 、前記第２および第３の分流リードは共通に接続されて前記陰極端子を形成して いる特許請求の範囲第９項に記載の集積回路。
JP60500899A 1984-04-02 1985-02-21 エピタキシャル層にバイアスをかける集積回路および方法 Pending JPS61501735A (ja)

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