JPS5877254A

JPS5877254A - 論理集積回路装置

Info

Publication number: JPS5877254A
Application number: JP17441081A
Authority: JP
Inventors: Keiji Murasawa; 村沢　啓次; Takafumi Shimizu; 隆文清水
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1981-11-02
Filing date: 1981-11-02
Publication date: 1983-05-10
Also published as: JPH0121632B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発側ハ＃ａ埋業槓回路装置に胸するものである。

第１図は従来技術を説明Ｔるための論理回路の一例であ
る。この図において、信号入力端子Ａはショットキーバ
リアダイオードＤｌ、　Ｄａのカソードに接続され、信
号入力端子ＢはショットキーツヤリアダイオードＤｓ　
、　Ｄａのカソードに接ｉＣされる。

ショットキーバリアダイオードＤｌ、　Ｄａのアノード
は接地端子Ｑｎｄに接続され、ショットキーノ１１ノア
ダイオードＩ）ｓ、Ｉ）４の７メードは抵抗）Ｌｔｋ介
して電源端子ＶＣＣに接続される。また、ショットキー
バリアダイオードＤ、　、　Ｄ、　ｖ）アノードはＮＰ
ＮトランジスタＱ１のベースに接続され、このトランジ
スタＱｓのエミッタはダイオードＩ）＋を介して接地端
子Ｑｎｄに接続される。一方、ＮＰＮ）ランソスタＱ１
のコレクタは、信号出力端子ＹＫ接枕されるとともに、
抵抗Ｒａｔ介して電源端子ＶＣＣＩｃ接続される。

第２図は、このように構成された論理回路を手導体集槓
回路に↓つて形成した場合の断面図でるり、特に瞬接し
て配置されたショットキーツヤリアダイオードＤ、とＮ
ＰＮトランジスタＱ１とｔ示している。この図において
、Ｐ型巣結晶シリコン基板からなるＰ型領賊ｌは接地端
子Ｑｎｄに接続されておυ、このＰＭ領域１の光面に形
成されたＮ型エピタキシャル領域２，３はＰ型分障領域
４，５゜６によって互いに分艦されている。エピタキシ
ャル領域２はショットキーバリアダイオードＤ、のカソ
ード１＊成するものでおり、その表面側所定個所に形成
されたＮ型不純物拡散領域７およびその上の電極８によ
って信号入力端子ＡＫ接続される。

また、エピタキシャル領域２の表向には、ショットキー
バリアダイオードＤ１のアノードとしてのショットキー
電極９が形成されており、この電極９は接地端子Ｑｎｄ
Ｋ接続される。エピタキシャル領域３ｕＮＰＮ）ランソ
スタＱ１のコレクタ全構成しており、その表面側所定個
所には、Ｎｌ’Ｎ　）２ンジスタＱ１のベースとしての
Ｐ型不純物拡散領域１０が形成ちれる。このＰ型不純物
拡散領域１０には、ＮＰＮ）ランジスタＱ１のエミッタ
としてのＮ型不純物拡散領域１１が形成される。エピタ
キシャル領域３内には、さらに、Ｎ型不純物拡散領域１
２が形成されている。このＮ型不純物拡散領域１２およ
び前記拡散領域１　ｉ　Ｉ’　１０上には、それぞれ電
極１３，１４．１５が形成されている。これら電極１３
，１４．１５および前記電極８．９以外のエピタキシャ
ル領域２，３衆而お工びＰｍ分嫉領域＋ｌ５１６の表面
は絶縁膜１６で覆われている。また、エピタキシャル領
域２，３とＰ型領域１間には、Ｎ型埋込み領域１７．１
８か形成ａれている。このＮ型埋込み領域１７，１８は
、信号入力端子ＡＩ）直夕１ｊ抵抗およびＮＰＮ）ラン
ジスタＱ１のコレクタ抵抗を低減するためのものである
。

以上のような論理回路は、ナンド−埋動作をする。すな
わち、信号入力端子Ａ、Ｂか共にｉｉ６１ｍの電圧レベ
ルの時は、トランジスタＱ１が導通して信号出力端子Ｙ
が低値の電圧レベルとなる。−万、信号入力端子Ａ、Ｂ
のうち少なくとも一つｄｉ低甑の電圧レベルになると、
トランジスタＱ１か連断して信号出力端子Ｙが尚値の電
圧レベルとなる。

このように、上記論理回路はナンド−板動作をするが、
いま、信号入力端千人の低値の電圧レベルが接地電位よ
り低下して約−０，６ｖの値になると、１１２図のＰ型
領域１とエピタキシャル領域２１３とをそれぞれベース
・エミッタ　コるを生ＮＰＮ　）ランジスタＱ３が活性動作状態となる
。したがって、第３図に示−ｊよりに、信号入力端千人
には、ショットキーツヤリアダイオードＤ１の電流１１
と、寄生ＮＰＮ　トランジスタＱｚのペースｔｉＬ流１
１％さらにはこの電流１．にを生ＮＰＮ　）ランジスタ
Ｑｓ［ｗ流増−半を乗じたコレクターかＣＩｓとが泥れ
、コレクタ電流１．は、ｉｍ理を司るＮＰＮ　）ランジ
スタＱ１のコレクタ電流Ｉ４とともに抵抗Ｒｓ’に流れ
る。この抵抗′ｋＬ、に剖配薔生ＮＰＮ　）、ｉ＋ンシ
スタＱｍのコレクタ電流ｔ流Ｉｓが流れると、その抵抗
島による電圧降下ｔｉｃよって信号出力端子ＹＯ電位か
低下し、信号出力端子Ｙか低値の電圧レベルとなる。

すなわち、従来は、信号入力端子の電位が低値の電圧レ
ベルのとき信号出力端子が高値の電圧レベルでめるよう
なｍ理ｌ！ｌ！ｌ＃！１で、信号入力端子の低・値の電
圧レベルがアンダーシュートによって接地電位より低下
すると、寄生ＮＰＮ）２ンジスタが動作し、そのコレク
タ電流Ｎ流が負荷抵抗ｋ　ｋれ、そ、　　の抵抗の電圧
降下によって信号出力端子の電位か低下し、信号出力端
子が低値の電圧レベルとなるために前記論理回路が赳動
作する欠点があった。

この発明は上ｂピの点に鑑みなされたもので、−理回路
ｖｉ−楕成する負荷抵抗手段に対して、寄生トランジス
タによって発生するを生コレクタ電流の細路を設けるこ
とにより、前記を生コレクタ％、流による論理回路の編
動作を防止した論理来槓Ｈ路ｉｋｉ提供することを目的
とする。

以下この発明の実施例を図面を参照して説明する。

第４図にこの発明の第１の実施例を示す図である。この
図において、Ｐ型領域２１はＰ型単結晶シリコン基板か
らなり、接地（負電源電位に結合）される。このＰ型領
域２１の表面にはＮａｌ！エピタキシャル餉域２２が形
成される。このＮ型エピ、タキシャル領域２２は、Ｐ型
分離領域２３，２４゜２５．２６によって各部に絶縁分
離される。よって、Ｐ型領域２１上には、互いに離間し
て第１゜第２．第３のＮ型エピタキシャル領域２７，２
８゜２９が形成される。第１のＮ型エピタキシャル領域
２７は、その表面側所定個所に設けたＮ型不純物拡散領
域３０と、その上の亀＠Ａ３１とによって舖埋個号の入
力端子ＡＫ接続される。第２のＮ型エピタキシャル領域
２８は、同様に設けたＮ型不純物拡散領域３２と篭悌３
３とによって接地（負′ａ豚−位に結合）される。第３
のＮ型エピタキシャル領域２９は、同様に収りだへ型不
純物拡散領域３４と亀憶３５とによって信号出力端子Ｙ
に結合８れる。さらに、第３のＮｑエピタキシャル領域
２９は、前装置ｉ１．極３５に接続した抵抗（負荷抵抗
手段）几を介して電源端子（正電源′ｔ４Ｌ位）　Ｖｃ
ｃに結合される。なお、エピタキシャル領域２２の表面
およびＰ製分１１１１！領域２３〜２６の表向は、罰紀
電憶３１，３３．３５部を除いて絶線層３６で憶われて
いる。また、第３のＮ型エピタキシャル領域２９は、第
１１７）Ｎ型エピタキシャル領域２７が論理信号によっ
て１い０〃の時、論理％ｌＩとなる領域である。　　　
　　　　　　　　　−このように構成された装置におい
ては、いま、入力端子Ａが接地電位より低１して、第１
ＯＮ型エピタキシヤル領域２７の電位が、Ｐ型導電形領
域（Ｐ型領域２１とＰ型分離領域２３．２４からなる）
とＮ型導電形領域（第１のＮ型エピタキシャル領域２７
からなる）とで形成されるＰＮ接合の順方向電圧より低
下すると、前記Ｎ型尋電形執域から前Ｈピア型導電形領
域へ少数キャリアか注入場れ前記ＰＮ接合に達するので
、前ＨｅＰ型尋箪形領域ヲペース、第１ＯＮ！エピタキ
シヤル領域２７ｔエミツタ、第２のＮ型エピタキシャル
領域２８をコレクタとする寄生ＮＰＮ　）ランジスタＱ
か尋通する。しかし、この寄生ＮＰＮ　）ランジスタＱ
のコレクタ電流は、Ｎ型不純物拡ｖ、ｔｉｊＩ域３２と
電極３３會流れて接地され、抵抗ＲＫは流れない。

したがって、信号出力端子Ｙは、前記コレクタ電流の影
曽全受けない。

以上説明したように、第１の実施−」では、接地された
第２のＮ型エピタキシャル領域２８か、抵抗Ｈに対する
寄生ＮＰＮ　）ランジスタＱのコレクタ電流の細路を構
成するために、信号出力端子Ｙの電位は前記コレクタ電
流の影ｖｔ受情ない。したがって、入力端子Ａがｔ値の
電圧レベルのときに悟号出力端子Ｙが高値の電圧レベル
でめる論理（ロ）路のｗ４ｋＪＪ作ｒ防止できる利点が
るる。

第１の実施例に、第２のＮ型エピタキシャル領域２８’
ｉｉ地シテ、抵抗ＲＫ）？ｊｊるを生ＮＰＮ）ランジス
タＱｖコレクタｔｔ流の細路を形成する場合を説明した
か、第５図の第２の実施例のようにしてもよい。

丁なわち、第２の＊ｍＮｒｉｒ、、第２ＣＯＮ’ｆｊｌ
：ｃヒタキシャル領域２８’ｋＮ型不純物拡散領域３２
と電極３３とで亀源鞠子（正電源電位）　ＶＣＣに接続
するとともに、第２のＮ型エピタキシャル領域２８の表
面に、ショットキーバリアダイオードＤｉ形成するショ
ットキー電極３７Ｔｈ形成して、これを接地（負電源電
位に結合）する。その他は、第１の実施例と同一である
。

この第２の実施例においては、寄生ＮＰＮ）ランジスタ
Ｑのコレクタ電流が電源端子Ｖｃｃに短絡され、かつシ
ョットキーバリアダイオードＤが、前記寄生ＮＰＮ）？
ンジスタＱのペース・コレクタ間ｔクランプして寄生Ｎ
ＰＮ）９ンジスタＱが飽和するの全防止するので％第１
ＣＤ実Ｍ例と同様に、入力端子Ａが低値の電圧レベルの
とぎ信号出力端子Ｙが＾値の電圧レベルであるｉｌｉ理
−路の一動作會防止する効呆が生じる。

以上詳述したように、この発明のＴ＠理巣槓回路装置に
おいては、論理回路に構成Ｔる負荷抵抗手段に対して、
寄生トランジスタ、によって尭生するを化コレクタ１［
流の一路を用け、論理１１２１路の田力電圧が前記を虎
の影Ｖ會受けないようにしたので、前記電流による＃ｌ
理回路の誤１作ｊ防止できる。

【図面の簡単な説明】

第１図は従来技術を説明するための論理画路園、第２図
は前記論理回路の一部を半導体来枳回路で構成した場合
のｗｒ面図、第３脂は削配論理回絡のを生ＮＰＮ）ラン
ジスタの動作ａ明図、第４図はこの発明つ論理集積回路
装置の第１の実施例を示す断ｉｉ１図、第５図はこの発
明の第２の実施例を示す断面図である。２１・・・Ｐ型領域、２７・・・第１のＮ型エピタキシ
ャルに域、２８・・・第２のＮ型エピタキシャル領域、
２９・・・第３のＮ製エピタ、キシャル領域、Ａ・・・
入力端子、Ｒ・・・抵抗、ＶＣＣ・・・ｋ源端子、３７
・・・ショット　キー１１【極。特許出願人　沖電気工業株式会社第２図第５図手続補正書昭和５７年４月７日特許庁長官島田春樹　殿１、事件の表示昭和５６年　特　許　願第　１７４４１０　　号２、発
ｖＡＯ名称論理集積回路装置３、補正をする者事件との関係　　　　　特　許　出願人（０！Ｇ）沖電
気工業株式会社４、代理人５、補正命令の日付　　昭和　　年　　月　　日（１斃
）６、補正の対象明細書ＯＩＩ明の詳細な説明の― ７、補正の内容別紙の通り７、補正の内容１）明細書９頁７行「前記ＰＮ接合」を［前記Ｐ型導電
形領域と第２のＮ型エピタキシャル領域２８とで形成さ
れるＰＮ接合」と訂正する。２）同１１頁９行「用」ｔ−「設」と訂正する。

Claims

【特許請求の範囲】

（１）負電源電位に結合されるＰ型単結晶シリコン基板
と、このシリコン基板表面に配置され、かつ論理信号が
入力される第１のＮ型エピタキシャル領域と、前記シリ
コン基板表面に前記組長のＮ型エピタキシャル領域と離
間して配置され、かつ前記負電源電位に結合される第２
のＮ型エピタキシャル領域と、前Ｕピシリコン基板表Ｍ
に前記第１、第２のＮ型エピタキシャル領域と離間して
配置され、かつ負荷抵抗手段を介して正電源電位に結合
され、前記第１のＮ型エピタキシャル領域が論理％０〃
であれば論理凧１１となる第３のＮＭエピタキシャル領
域と、前記第１、第２、第３のＮ型工″ピタキシャル領
域の各々を絶鰍分醸するＰ型分離領域と全具備してなる
論理集積−路装ｋ。柊）負電源電位に結合されるＰ型単結晶シリコン基板と
、このシリコン基板表面に配置され、かつ論理信号が入
力される第１Ｖ）Ｎ型エピタキシャル領域と、前記シリ
コン基板表面に前記第１のＮ型エピタキシャル領域七離
間して配置さ扛、かつ正電源電位に結合される第２のＮ
型エピタキシャル領域と、前記シリコン基板表面に前ｈ
ピ第１１第２のＮｕエピタキシャル領域とｍｒ＆１１ｔ
、、て配置され。かつ負荷抵抗手段を介して前ｉピ正［線電位に結合され
、前記１１！１（１）Ｎ型エピタキシャル領域に論理−
Ｏｌの信号が人、力てれると！に％ｌ〃の信号を出力す
る第３ＯＮ型エピタキシヤル領域と、前記第１％第２、
第３のＮ型エピタキシャル領域の各々ｋｌｅ縁分離する
Ｐ型分離領域と、前記第２のＮ型エピタキシャル領域我
囲に配ｍざｊＬ、かつ前記共電＃！電位に結合されるシ
ョットキー電極とを共儂してなる論理集積回路装置。