JPH0412033B2 - - Google Patents
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- JPH0412033B2 JPH0412033B2 JP56084032A JP8403281A JPH0412033B2 JP H0412033 B2 JPH0412033 B2 JP H0412033B2 JP 56084032 A JP56084032 A JP 56084032A JP 8403281 A JP8403281 A JP 8403281A JP H0412033 B2 JPH0412033 B2 JP H0412033B2
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- JP
- Japan
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- transistor
- collector
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- current
- emitter
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Description
【発明の詳細な説明】
本発明は定電流源を負荷として働く論理回路に
関する。
関する。
特に前記論理回路をI2L（Infegrated Injection
Logie）を用いて構成した回路に関するものであ
る。
Logie）を用いて構成した回路に関するものであ
る。
I2Lは同一半導体基板上に形成された単一の島
状領域内にスイツチングトランジスタと、該るス
イツチングトランジスタに多数キヤリアを注入し
つつ上記スイツチングトランジスタのベース入力
によりスイツチングトランジスタのコレクタ出力
を制御するものである。
状領域内にスイツチングトランジスタと、該るス
イツチングトランジスタに多数キヤリアを注入し
つつ上記スイツチングトランジスタのベース入力
によりスイツチングトランジスタのコレクタ出力
を制御するものである。
第１図は従来より提案されているI2Lと周辺回
路との基本的なインターフエース回路であり、ベ
ースが接地された横形PNPトランジスタにより
構成される定電流源４は、１端を電流端子７に、
他端をエミツタが接地された縦形NPNトランジ
スタ５のベースに接続される。
路との基本的なインターフエース回路であり、ベ
ースが接地された横形PNPトランジスタにより
構成される定電流源４は、１端を電流端子７に、
他端をエミツタが接地された縦形NPNトランジ
スタ５のベースに接続される。
縦形NPNトランジスタ５のコレクタは、イン
ターフエース回路を構成するエミツタが接地端子
２に接続されたNPNトランジスタ６のベース及
び１端が電源端子１に接続された抵抗８に接がれ
る。電源端子１に接がれた抵抗９の他端は、
NPNトランジスタ６のコレクタに接続される。
ターフエース回路を構成するエミツタが接地端子
２に接続されたNPNトランジスタ６のベース及
び１端が電源端子１に接続された抵抗８に接がれ
る。電源端子１に接がれた抵抗９の他端は、
NPNトランジスタ６のコレクタに接続される。
第１図従来例の動作は以下の通りである。
即ち第１図において、定電流源４をベースに持
つスイツチングトランジスタ５が導通状態にある
と仮定すると、スイツチングトランジスタ５のコ
レクタエミツタ間の電圧はほぼ零となり、次段の
トランジスタ６は非導通状態となる。
つスイツチングトランジスタ５が導通状態にある
と仮定すると、スイツチングトランジスタ５のコ
レクタエミツタ間の電圧はほぼ零となり、次段の
トランジスタ６は非導通状態となる。
逆にスイツチングトランジスタ５が非導通状態
にあるとトランジスタ５のコレクタは高インピー
ダンスとなり、抵抗８を介してトランジスタ６の
ベースにベース電流が流入し、トランジスタ６は
導通状態となる。
にあるとトランジスタ５のコレクタは高インピー
ダンスとなり、抵抗８を介してトランジスタ６の
ベースにベース電流が流入し、トランジスタ６は
導通状態となる。
今I2Lの定電流源４がスイツチングトランジス
タ５に流すベース電流をIB5、スイツチングトラ
ンジスタ５の電流増幅率をhFE5、抵抗８，９の抵
抗値をそれぞれR8、R9、トランジスタ６の電流
増幅率をhFE6、電源端子１の電圧をV1とし、トラ
ンジスタ５及び６のエミツタコレクタ飽和電圧を
それぞれVCE5及びVCE6とすると、次の関係式が成
り立つ。
タ５に流すベース電流をIB5、スイツチングトラ
ンジスタ５の電流増幅率をhFE5、抵抗８，９の抵
抗値をそれぞれR8、R9、トランジスタ６の電流
増幅率をhFE6、電源端子１の電圧をV1とし、トラ
ンジスタ５及び６のエミツタコレクタ飽和電圧を
それぞれVCE5及びVCE6とすると、次の関係式が成
り立つ。
即ち、スイツチングトランジスタ５が導通状態
であるとトランジスタ５に流れるコレクタ電流
IC5は、 IC5＝（V1−VCE5）／R8 ……(1) IC5＝IB5・hFE5 ……(2) となり、VCE5は、次段のトランジスタ６が非導通
状態を保つために十分小さくしなければならな
い。
であるとトランジスタ５に流れるコレクタ電流
IC5は、 IC5＝（V1−VCE5）／R8 ……(1) IC5＝IB5・hFE5 ……(2) となり、VCE5は、次段のトランジスタ６が非導通
状態を保つために十分小さくしなければならな
い。
周知の通り、I2LのNPNスイツチングトランジ
スタ５は、通常のNPNトランジスタに対してコ
レクタとエミツタの関係が逆であり、一般に逆形
トランジスタと称されているが、かかる逆形トラ
ンジスタの電流増幅率は非常に小さく、I2Lとし
て改良されたものでも実用レベルでは、２〜10程
度である。
スタ５は、通常のNPNトランジスタに対してコ
レクタとエミツタの関係が逆であり、一般に逆形
トランジスタと称されているが、かかる逆形トラ
ンジスタの電流増幅率は非常に小さく、I2Lとし
て改良されたものでも実用レベルでは、２〜10程
度である。
ここで(1)及び(2)式において、hFE5＝３，IB＝
20μAとすると、IC5＝60μA、V1＝6V，VCE5＝
0.1VとするとR8＝98.3kΩとなり、該る抵抗を半
導体集積回路で実現すると非常に広い面積を必要
とするばかりでなく絶対値の精度も非常に悪く半
導体集積回路としての利点はない。
20μAとすると、IC5＝60μA、V1＝6V，VCE5＝
0.1VとするとR8＝98.3kΩとなり、該る抵抗を半
導体集積回路で実現すると非常に広い面積を必要
とするばかりでなく絶対値の精度も非常に悪く半
導体集積回路としての利点はない。
又、(1)式からも明らかな様に、トランジスタ５
のコレクタ電流IC5は、電源電圧依存性が非常に
強く、安定した動作を期待できない。
のコレクタ電流IC5は、電源電圧依存性が非常に
強く、安定した動作を期待できない。
第２図は他の従来例であり、第１図とはスイツ
チングトランジスタ５の負荷としてPNPトラン
ジスタ１０，１１と抵抗１２とによる定電流源を
用いている所が異なる。第２図において、I2Lス
イツチングトランジスタ５の負荷は、エミツタ及
びベースを共通とし該るエミツタは電源端子１に
接続された２つのPNPトランジスタ１０，１１
により構成した定電流源である。トランジスタ１
１のベースはそのコレクタにも接続されるととも
に抵抗１２を介して接地端子２に接続されてい
る。
チングトランジスタ５の負荷としてPNPトラン
ジスタ１０，１１と抵抗１２とによる定電流源を
用いている所が異なる。第２図において、I2Lス
イツチングトランジスタ５の負荷は、エミツタ及
びベースを共通とし該るエミツタは電源端子１に
接続された２つのPNPトランジスタ１０，１１
により構成した定電流源である。トランジスタ１
１のベースはそのコレクタにも接続されるととも
に抵抗１２を介して接地端子２に接続されてい
る。
該る第２図従来例の動作も、第１図従来例の動
作と同様であり、詳細な説明は省略する。
作と同様であり、詳細な説明は省略する。
第１図に比べて、第２図の利点としては、
PNPトランジスタ１１及び抵抗１２により基準
電流を作るので、I2L論理回路と周辺回路とのイ
ンターフエースにおいてはI2Lスイツチングトラ
ンジスタの負荷として、PNPトランジスタ１０
に相当するトランジスタを追加するだけで良い。
PNPトランジスタ１１及び抵抗１２により基準
電流を作るので、I2L論理回路と周辺回路とのイ
ンターフエースにおいてはI2Lスイツチングトラ
ンジスタの負荷として、PNPトランジスタ１０
に相当するトランジスタを追加するだけで良い。
しかしながら、第１図の従来例に見られる欠点
を十分に解決するには致らなく、抵抗１２の抵抗
値の変動及び電源電圧V1の変動により動作は不
安定になるばかりでなく、第１図従来例と同様
I2Lスイツチングトランジスタ５の負荷電流とベ
ース電流（＝インジエクタ電流）は無関係に変化
しI2Lスイツチングトランジスタ５の安定な動作
が期待できないばかりでなく、半導体集積回路で
実現する場合にも大きな面積を必要とする。
を十分に解決するには致らなく、抵抗１２の抵抗
値の変動及び電源電圧V1の変動により動作は不
安定になるばかりでなく、第１図従来例と同様
I2Lスイツチングトランジスタ５の負荷電流とベ
ース電流（＝インジエクタ電流）は無関係に変化
しI2Lスイツチングトランジスタ５の安定な動作
が期待できないばかりでなく、半導体集積回路で
実現する場合にも大きな面積を必要とする。
よつて本発明の目的は、半導体集積回路にして
有用でかつ安全な動作をするI2L回路を提案する
ことにある。
有用でかつ安全な動作をするI2L回路を提案する
ことにある。
本発明によれば、ベースが接地された一導電型
の横型トランジスタで構成される第１、第２の定
電流源と、第１の定電流源にベースが接続され、
第２の定電流源に少くとも１つのコレクタが接続
され、エミツタが接地された半導体集積回路を得
る。
の横型トランジスタで構成される第１、第２の定
電流源と、第１の定電流源にベースが接続され、
第２の定電流源に少くとも１つのコレクタが接続
され、エミツタが接地された半導体集積回路を得
る。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第３図は本発明の一実施例を示すI2L回路の一
実施例であり、第１図及び第２図と同一のところ
は同一符号を付し、その説明は省略する。
実施例であり、第１図及び第２図と同一のところ
は同一符号を付し、その説明は省略する。
即ち、第３図において、ベースが接地された横
型PNPトランジスタにより構成される定電流源
４は、１端を電源端子７に他端をエミツタが接地
された縦形NPNトランジスタ５のベースに接続
される。
型PNPトランジスタにより構成される定電流源
４は、１端を電源端子７に他端をエミツタが接地
された縦形NPNトランジスタ５のベースに接続
される。
縦形NPNトランジスタ５のコレクタは複数あ
り、その１つはベースが接地され、エミツタが電
源端子７に接続された横形PNPトランジスタ１
３のコレクタ及びインターフエース回路を構成す
るエミツタが接地されたNPNトランジスタ６の
ベースに接がれる。NPNトランジスタ６のコレ
クタは、抵抗９を介して電源１に接がれる。
り、その１つはベースが接地され、エミツタが電
源端子７に接続された横形PNPトランジスタ１
３のコレクタ及びインターフエース回路を構成す
るエミツタが接地されたNPNトランジスタ６の
ベースに接がれる。NPNトランジスタ６のコレ
クタは、抵抗９を介して電源１に接がれる。
かかる構成のインターフエース回路を備えた
I2L回路の動作を以下に説明する。第３図に示し
た本発明の一実施例の基本動作は、第１図、第２
図従来例と同等であり、詳細な説明は省略する。
又第１図、第２図に用いた記号は第３図において
も同一記号を使用する。定電流源１３の電流値を
IC13、NPNトランジスタ６の電流増加率をhFE6と
する。
I2L回路の動作を以下に説明する。第３図に示し
た本発明の一実施例の基本動作は、第１図、第２
図従来例と同等であり、詳細な説明は省略する。
又第１図、第２図に用いた記号は第３図において
も同一記号を使用する。定電流源１３の電流値を
IC13、NPNトランジスタ６の電流増加率をhFE6と
する。
即ちスイツチングトランジスタ５が導通状態に
あると、トランジスタ５に流れるコレクタ電流
IC5は、 IC5＝IC13 ……(3) となりトランジスタ５のベース電流対コレクタ電
流比は、 IC13／IB5 ……(4) となる。
あると、トランジスタ５に流れるコレクタ電流
IC5は、 IC5＝IC13 ……(3) となりトランジスタ５のベース電流対コレクタ電
流比は、 IC13／IB5 ……(4) となる。
又、トランジスタ５が非導通状態になると横形
PNPトランジスタ１３のコレクタ電流IC13は、ト
ランジスタ６のベース電流となりトランジスタ６
は導通状態となる。
PNPトランジスタ１３のコレクタ電流IC13は、ト
ランジスタ６のベース電流となりトランジスタ６
は導通状態となる。
一般にトランジスタ５の電流増幅率hFE5と、ト
ランジスタ６の電流増幅率hFE6の関係は、 hFE5≪hFE6 ……(5) であり、IC13はトランジスタ６を導通状態にする
のに十分なベース電流となり得る。加えて、横形
PNPトランジスタ１３を、I2Lを構成する横形
PNPトランジスタを用いる事も可能であり、非
常に安定した半導体集積回路に適したI2L回路を
得る。
ランジスタ６の電流増幅率hFE6の関係は、 hFE5≪hFE6 ……(5) であり、IC13はトランジスタ６を導通状態にする
のに十分なベース電流となり得る。加えて、横形
PNPトランジスタ１３を、I2Lを構成する横形
PNPトランジスタを用いる事も可能であり、非
常に安定した半導体集積回路に適したI2L回路を
得る。
第４図は、トランジスタ１３をI2Lを構成する
横形PNPトランジスタを用いた場合の一具体的
構造を示す図であり、第３図に対応する部分には
同一符号を付した。
横形PNPトランジスタを用いた場合の一具体的
構造を示す図であり、第３図に対応する部分には
同一符号を付した。
即ち第４図において、Ｐ型半導体基板１４の上
に設けられたＮ型エピタキシヤル層１５にＰ型領
域１６，１７，２１が形成され、領域１７の中に
は、Ｎ型領域１８，１９，２０が形成されてい
る。よつて領域１６は、定電流源４を形成する横
形PNPトランジスタのエミツタ領域となり電源
端子７に接続され、エピタキシヤル層１５はその
ベースに、Ｐ型領域１７はそのコレクタにそれぞ
れなる。
に設けられたＮ型エピタキシヤル層１５にＰ型領
域１６，１７，２１が形成され、領域１７の中に
は、Ｎ型領域１８，１９，２０が形成されてい
る。よつて領域１６は、定電流源４を形成する横
形PNPトランジスタのエミツタ領域となり電源
端子７に接続され、エピタキシヤル層１５はその
ベースに、Ｐ型領域１７はそのコレクタにそれぞ
れなる。
又、エピタキシヤル層１５はNPNトランジス
タ５のエミツタ領域となりＰ型領域１７はトラン
ジスタ５のベース領域となり、入力端子２２に接
続される。Ｐ型領域１７の中のＮ型領域１８，１
９，２０はトランジスタ５のコレクタ群となる。
Ｐ型領域１６は横形PNPトランジスタ１３のエ
ミツタ領域でもあり、エピタキシヤル層１５はそ
のベースに、Ｐ型領域２１はそのコレクタにそれ
ぞれなる。
タ５のエミツタ領域となりＰ型領域１７はトラン
ジスタ５のベース領域となり、入力端子２２に接
続される。Ｐ型領域１７の中のＮ型領域１８，１
９，２０はトランジスタ５のコレクタ群となる。
Ｐ型領域１６は横形PNPトランジスタ１３のエ
ミツタ領域でもあり、エピタキシヤル層１５はそ
のベースに、Ｐ型領域２１はそのコレクタにそれ
ぞれなる。
従つて、第３図の本発明の一具体例を実現する
為にはＮ型領域１８とＰ型領域２１を接続すれば
良い。
為にはＮ型領域１８とＰ型領域２１を接続すれば
良い。
第４図に示すように、本発明はトランジスタ５
のベース電流を決定する定電流源４と負荷電流を
決定するPNPトランジスタ１３は同一製造工程
で形成できる為、従来のI2Lの製造工程に比し、
その工数を増加することはない。
のベース電流を決定する定電流源４と負荷電流を
決定するPNPトランジスタ１３は同一製造工程
で形成できる為、従来のI2Lの製造工程に比し、
その工数を増加することはない。
以上の説明で明らかな様に、本発明を用いれ
ば、I2L回路と周辺回路との接続を安定に行なえ
るばかりでなく、定電流の変動がマスクの寸法精
度及び相対精度のみに出きる為、非常に効率の良
いインターフエースを構成することが出きるばか
りでなく、半導体集積回路に非常に適している。
ば、I2L回路と周辺回路との接続を安定に行なえ
るばかりでなく、定電流の変動がマスクの寸法精
度及び相対精度のみに出きる為、非常に効率の良
いインターフエースを構成することが出きるばか
りでなく、半導体集積回路に非常に適している。
なお本発明は、上記実施例に限定されることは
なく、I2L相互に用いても有効である。
なく、I2L相互に用いても有効である。
第１図、第２図は、それぞれ従来のI2L回路を
示す等価回路図である。第３図は本発明の一実施
例の等価回路図、第４図は本発明一実施例を半導
体集積回路化した時の断面図である。 １……電源端子、２……接地端子、３……I2L
を構成する島状領域、４，１３……横形PNPト
ランジスタで構成された定電流源、５……逆方向
NPNトランジスタ、６……順方向NPNトランジ
スタ、７……電源端子、８，９，１２……抵抗、
１０，１１……PNPトランジスタ、１４……Ｐ
型半導体基板、１５……エピタキシヤル層、１６
……Ｐ型領域、１７……Ｐ型領域、１８，１９，
２０……Ｎ型領域、２１……Ｐ型領域。
示す等価回路図である。第３図は本発明の一実施
例の等価回路図、第４図は本発明一実施例を半導
体集積回路化した時の断面図である。 １……電源端子、２……接地端子、３……I2L
を構成する島状領域、４，１３……横形PNPト
ランジスタで構成された定電流源、５……逆方向
NPNトランジスタ、６……順方向NPNトランジ
スタ、７……電源端子、８，９，１２……抵抗、
１０，１１……PNPトランジスタ、１４……Ｐ
型半導体基板、１５……エピタキシヤル層、１６
……Ｐ型領域、１７……Ｐ型領域、１８，１９，
２０……Ｎ型領域、２１……Ｐ型領域。
Claims (1)
- １ インジエクタトランジスタおよびスイツチン
グトランジスタより成るI2L回路と、入力段トラ
ンジスタを有し前記スイツチングトランジスタの
一つのコレクタが前記入力段トランジスタのベー
スに接続された周辺回路と、前記インジエクタト
ランジスタが接続される電位端子と前記入力段ト
ランジスタのベースとの間に接続されたエミツタ
ーコレクタ路を有する電流源トランジスタとを備
え、前記インジエクタトランジスタのエミツタお
よびベース領域は前記電流源トランジスタのエミ
ツタおよびベース領域と共用化されていて、前記
電流源トランジスタのコレクタ電流は前記スイツ
チングトランジスタが導通したときのコレクタ電
流と等しく、前記スイツチングトランジスタが非
導通のとき、前記電流源トランジスタのコレクタ
電流は前記入力段トランジスタの全ベース電流と
して前記入力段トランジスタに供給されることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084032A JPS57198653A (en) | 1981-06-01 | 1981-06-01 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084032A JPS57198653A (en) | 1981-06-01 | 1981-06-01 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57198653A JPS57198653A (en) | 1982-12-06 |
| JPH0412033B2 true JPH0412033B2 (ja) | 1992-03-03 |
Family
ID=13819188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56084032A Granted JPS57198653A (en) | 1981-06-01 | 1981-06-01 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57198653A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51110958A (ja) * | 1975-03-05 | 1976-09-30 | Ibm | |
| JPS529360A (en) * | 1975-07-11 | 1977-01-24 | Nippon Telegr & Teleph Corp <Ntt> | Transistor circuit device |
| JPS5216356A (en) * | 1975-07-22 | 1977-02-07 | Kubota Ltd | Detecter in farm machine |
| JPS54156A (en) * | 1977-06-01 | 1979-01-05 | Kubota Ltd | Operation device of mechanical stopless speed change device |
-
1981
- 1981-06-01 JP JP56084032A patent/JPS57198653A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51110958A (ja) * | 1975-03-05 | 1976-09-30 | Ibm | |
| JPS529360A (en) * | 1975-07-11 | 1977-01-24 | Nippon Telegr & Teleph Corp <Ntt> | Transistor circuit device |
| JPS5216356A (en) * | 1975-07-22 | 1977-02-07 | Kubota Ltd | Detecter in farm machine |
| JPS54156A (en) * | 1977-06-01 | 1979-01-05 | Kubota Ltd | Operation device of mechanical stopless speed change device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57198653A (en) | 1982-12-06 |
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