JPH0719879B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0719879B2 JPH0719879B2 JP63157345A JP15734588A JPH0719879B2 JP H0719879 B2 JPH0719879 B2 JP H0719879B2 JP 63157345 A JP63157345 A JP 63157345A JP 15734588 A JP15734588 A JP 15734588A JP H0719879 B2 JPH0719879 B2 JP H0719879B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にその静電保護
回路の構造に関する。
回路の構造に関する。
一般に半導体集積回路装置には入出力端子に静電保護回
路が設置される。この静電保護回路は入出力端子に印加
される定格信号電圧を越えるサージ電圧に対して集積回
路装置の入力バッファ回路，出力バッファ回路を保護す
るための回路であり、使用する回路形式によりさまざま
な静電保護回路が存在している。
路が設置される。この静電保護回路は入出力端子に印加
される定格信号電圧を越えるサージ電圧に対して集積回
路装置の入力バッファ回路，出力バッファ回路を保護す
るための回路であり、使用する回路形式によりさまざま
な静電保護回路が存在している。
第３図および第４図はTTL回路によく用いられる従来の
静電保護回路の接続回路図およびそのチップ上の半導体
構造図である。この従来の静電保護回路は、例えば、Ｐ
型シリコン基板１のＮ型エピタキシャル層２に隣接して
それぞれ形成されたnpnトランジスタＱとＰ型拡散抵抗
層５による抵抗Ｒとを含み、基板１上でトランジスタＱ
のコレクタ電極６およびエミッタ電極８を信号入力端子
INおよび基準電位のGND電源端子にそれぞれ結線し、ま
た拡散抵抗５の端子９および10を基準電位のGND電源端
子およびトランジスタＱのベース電極７にそれぞれ結線
することにより接続回路を構成して保護すべき入力バッ
ファ回路Ｂの前段に挿入される。この静電保護回路の回
路動作はつぎのように説明されている。すなわち、信号
入力端子INとGND電源間に入力端子INがVcc電源より高電
位となる正のサージ電圧が印加された場合には、トラン
ジスタＱのコレクタ電極６を通してコレクタ領域（Ｎ型
エピタキシャル層２）の電位が上昇せしめられる。コレ
クタ領域の電位が上昇しこれがベース領域３との間の接
合耐圧に達すると、ベース領域３とコレクタ領域２間の
接合がブレーク・ダウンしてベース領域３の電位が上昇
し、ベース電極７に接続されている拡散抵抗層５の一端
の電極10とGND電源に接続されている他端の電極９との
間には拡散抵抗５による電位差が生じる。このためベー
ス領域３とエミッタ領域４間は順バイアス状態となるの
で、トランジスタＱは動作して印加された正のサージ電
圧による電荷を入力端子INからGND電源へとバイパスす
ることとなり、他方、入力端子INとGND電源間に入力端
子INがGND電源より低電位となる負のサージ電圧が印加
された場合には、トランジスタＱのコレクタ電極６を通
してコレクタ領域２の電位が低下する。このようにコレ
クタ領域（Ｎ型エピタキシャル層）の電位がGND電源と
同電位に設定されている基板１の電位より低下すると、
基板１とコレクタ領域２間が順バイアス状態となるので
印加された負のサージ電圧による電荷は入力端子INから
GND電源へとバイパスされる。或いは、このときベース
領域３はベース電極7,電極10,拡散抵抗層５および電極
９を経てGND電源に接続されているので、コレクタ領域
２の電位がGND電源より低下するとベース領域３とコレ
クタ領域２との間が順バイアス状態となり、トランジス
タＱの逆方向動作により負のサージ電圧による電荷を入
力端子INからGND電源へとバイパスすることともなる。
静電保護回路の接続回路図およびそのチップ上の半導体
構造図である。この従来の静電保護回路は、例えば、Ｐ
型シリコン基板１のＮ型エピタキシャル層２に隣接して
それぞれ形成されたnpnトランジスタＱとＰ型拡散抵抗
層５による抵抗Ｒとを含み、基板１上でトランジスタＱ
のコレクタ電極６およびエミッタ電極８を信号入力端子
INおよび基準電位のGND電源端子にそれぞれ結線し、ま
た拡散抵抗５の端子９および10を基準電位のGND電源端
子およびトランジスタＱのベース電極７にそれぞれ結線
することにより接続回路を構成して保護すべき入力バッ
ファ回路Ｂの前段に挿入される。この静電保護回路の回
路動作はつぎのように説明されている。すなわち、信号
入力端子INとGND電源間に入力端子INがVcc電源より高電
位となる正のサージ電圧が印加された場合には、トラン
ジスタＱのコレクタ電極６を通してコレクタ領域（Ｎ型
エピタキシャル層２）の電位が上昇せしめられる。コレ
クタ領域の電位が上昇しこれがベース領域３との間の接
合耐圧に達すると、ベース領域３とコレクタ領域２間の
接合がブレーク・ダウンしてベース領域３の電位が上昇
し、ベース電極７に接続されている拡散抵抗層５の一端
の電極10とGND電源に接続されている他端の電極９との
間には拡散抵抗５による電位差が生じる。このためベー
ス領域３とエミッタ領域４間は順バイアス状態となるの
で、トランジスタＱは動作して印加された正のサージ電
圧による電荷を入力端子INからGND電源へとバイパスす
ることとなり、他方、入力端子INとGND電源間に入力端
子INがGND電源より低電位となる負のサージ電圧が印加
された場合には、トランジスタＱのコレクタ電極６を通
してコレクタ領域２の電位が低下する。このようにコレ
クタ領域（Ｎ型エピタキシャル層）の電位がGND電源と
同電位に設定されている基板１の電位より低下すると、
基板１とコレクタ領域２間が順バイアス状態となるので
印加された負のサージ電圧による電荷は入力端子INから
GND電源へとバイパスされる。或いは、このときベース
領域３はベース電極7,電極10,拡散抵抗層５および電極
９を経てGND電源に接続されているので、コレクタ領域
２の電位がGND電源より低下するとベース領域３とコレ
クタ領域２との間が順バイアス状態となり、トランジス
タＱの逆方向動作により負のサージ電圧による電荷を入
力端子INからGND電源へとバイパスすることともなる。
つぎに、入力端子INとVcc電源間に正のサージ電圧が印
加された場合では、トランジスタＱは入力端子INとGND
電源間に正のサージ電圧が印加された場合と同じように
動作して、正のサージ電圧による電荷を入力端子INから
GND電源にバイパスする。図示してはいないが、集積回
路チップの内部には、通常、コレクタ領域がVcc電源に
接続されているnpnトランジスタが多数存在しているの
で、バイパスされてGND電源に蓄積された正電荷はこれ
らのnpnトランジスタが、基板１との間に形成する多数
の寄生ダイオードを介してVcc電源にバイパスされる。
加された場合では、トランジスタＱは入力端子INとGND
電源間に正のサージ電圧が印加された場合と同じように
動作して、正のサージ電圧による電荷を入力端子INから
GND電源にバイパスする。図示してはいないが、集積回
路チップの内部には、通常、コレクタ領域がVcc電源に
接続されているnpnトランジスタが多数存在しているの
で、バイパスされてGND電源に蓄積された正電荷はこれ
らのnpnトランジスタが、基板１との間に形成する多数
の寄生ダイオードを介してVcc電源にバイパスされる。
また更に、入力端子INとVcc電源間に負のサージ電圧が
印加された場合には、トランジスタＱは入力端子INとGN
D電源間に負のサージ電圧が印加された場合と同じよう
に動作して、負のサージ電圧による電荷を入力端子INか
らGND電源へとバイパスする。この際、バイパスされGND
電源に蓄積された負電荷により、GND電源に接続されて
いる拡散抵抗層５と基板１の電位がそれぞれ低下する
が、拡散抵抗層５とエピタキシャル層２との間の接合耐
圧と基板１とエピタキシャル層２との間の接合耐圧を比
較すると、前者のPN接合の方が接合耐圧が低いため、拡
散抵抗層５とエピタキシャル層２との間の接合の方がブ
レーク・ダウンする。従って、このGND電源に蓄積され
た負電荷はVcc電源にバイパスされ消滅することとな
る。
印加された場合には、トランジスタＱは入力端子INとGN
D電源間に負のサージ電圧が印加された場合と同じよう
に動作して、負のサージ電圧による電荷を入力端子INか
らGND電源へとバイパスする。この際、バイパスされGND
電源に蓄積された負電荷により、GND電源に接続されて
いる拡散抵抗層５と基板１の電位がそれぞれ低下する
が、拡散抵抗層５とエピタキシャル層２との間の接合耐
圧と基板１とエピタキシャル層２との間の接合耐圧を比
較すると、前者のPN接合の方が接合耐圧が低いため、拡
散抵抗層５とエピタキシャル層２との間の接合の方がブ
レーク・ダウンする。従って、このGND電源に蓄積され
た負電荷はVcc電源にバイパスされ消滅することとな
る。
このように、この従来の静電保護回路は、どのような極
性のサージ電圧に対してもサージ電圧による電荷をバイ
パスする経路が存在するため、集積回路チップの入力バ
ッファ回路Ｂを効果的に保護することができる。すなわ
ち、通常の使用条件下においては十分な静電保護耐量を
有していると言える。
性のサージ電圧に対してもサージ電圧による電荷をバイ
パスする経路が存在するため、集積回路チップの入力バ
ッファ回路Ｂを効果的に保護することができる。すなわ
ち、通常の使用条件下においては十分な静電保護耐量を
有していると言える。
ところで、近年のバイポーラ・トランジスタ製造技術
は、トランジスタの高性能化、高集積化を実現するため
に多結晶シリコンを引出し電極に使用するようになり、
抵抗素子も従来のPN接合分離された拡散抵抗層ではな
く、多結晶シリコン層を直接抵抗素子として使用するこ
とが一般的になりつつある。多結晶シリコン層からなる
抵抗素子は拡散抵抗層に比べて絶対精度がよく、また、
PN接合分離されてはいないので電源電圧による抵抗値の
バイアス依存性がないという利点を有している。しかし
ながら、第３図の回路接続をもつ従来の静電保護回路
は、拡散抵抗に代えてこの多結晶シリコン抵抗が用いら
れると、信号入力端子INとVcc電源間に負のサージ電圧
が印加された場合、その静電保護機能が著しく低下す
る。つぎにこの理由を説明する。
は、トランジスタの高性能化、高集積化を実現するため
に多結晶シリコンを引出し電極に使用するようになり、
抵抗素子も従来のPN接合分離された拡散抵抗層ではな
く、多結晶シリコン層を直接抵抗素子として使用するこ
とが一般的になりつつある。多結晶シリコン層からなる
抵抗素子は拡散抵抗層に比べて絶対精度がよく、また、
PN接合分離されてはいないので電源電圧による抵抗値の
バイアス依存性がないという利点を有している。しかし
ながら、第３図の回路接続をもつ従来の静電保護回路
は、拡散抵抗に代えてこの多結晶シリコン抵抗が用いら
れると、信号入力端子INとVcc電源間に負のサージ電圧
が印加された場合、その静電保護機能が著しく低下す
る。つぎにこの理由を説明する。
第５図は上記従来の静電保護回路を多結晶シリコン抵抗
を用いて形成した場合のチップ上の半導体構造図であ
る。ここで、14a,14b,14cは多結晶シリコンから成るト
ランジスタＱの各引出電極,15は拡散抵抗５に代えて用
いられた多結晶シリコン抵抗層である。
を用いて形成した場合のチップ上の半導体構造図であ
る。ここで、14a,14b,14cは多結晶シリコンから成るト
ランジスタＱの各引出電極,15は拡散抵抗５に代えて用
いられた多結晶シリコン抵抗層である。
この半導体構造によると、入力端子INとGND電源間に正
のサージ電圧が印加された場合には、トランジスタＱの
コレクタ電極６および多結晶シリコン引出電極14aを通
してコレクタ領域２の電位が上昇する。この電位上昇に
よりベース領域３とコレクタ領域２との間の接合がブレ
ーク・ダウンするとベース領域３の電位が上昇し、ベー
ス電極７と接続されている多結晶シリコン抵抗層15の一
方の電極10とGND電源に接続されている他方の電極９と
の間に多結晶シリコン抵抗層15による電位差が生じ、ベ
ース領域３とエミッタ領域４間が順バイアス状態とな
る。従って、トランジスタＱが動作して正のサージ電圧
による電荷を入力端子INからGND電源へとバイパスす
る。
のサージ電圧が印加された場合には、トランジスタＱの
コレクタ電極６および多結晶シリコン引出電極14aを通
してコレクタ領域２の電位が上昇する。この電位上昇に
よりベース領域３とコレクタ領域２との間の接合がブレ
ーク・ダウンするとベース領域３の電位が上昇し、ベー
ス電極７と接続されている多結晶シリコン抵抗層15の一
方の電極10とGND電源に接続されている他方の電極９と
の間に多結晶シリコン抵抗層15による電位差が生じ、ベ
ース領域３とエミッタ領域４間が順バイアス状態とな
る。従って、トランジスタＱが動作して正のサージ電圧
による電荷を入力端子INからGND電源へとバイパスす
る。
また、入力端子INとGND電源間に負のサージ電圧が印加
された場合には、トランジスタＱのコレクタ電極６およ
び多結晶シリコン引出電極14aを通してコレクタ領域２
の電位が低下する。コレクタ領域２の電位がGND電源と
同電位に設定されている基板１の電位よりも低下する
と、基板１とコレクタ領域２間のPN接合が順バイアス状
態となるので、負のサージ電圧による電荷は入力端子IN
からGND電源へとバイパスされる。或いは、このときベ
ース領域３は多結晶シリコン引出電極14b,ベース電極7,
多結晶シリコン抵抗層15の一端の電極10,多結晶シリコ
ン抵抗層15およびその他端の電極９を経てGND電源に接
続されているので、コレクタ領域２の電位がGND電源よ
り低下するとベース領域３とコレクタ領域２間が順バイ
アス状態となり、トランジスタＱの逆方向動作により負
のサージ電圧による電荷を入力端子INからGND電源へと
バイパスすることともなる。このように入力端子INとGN
D電源間に正または負のサージ電圧が印加された場合に
は、この静電保護回路はサージ電圧による電荷を入力端
子INからGND電源へ何れもバイパスするので、集積回路
チップの入力バッファ回路Ｂを効果的に保護することが
できる。
された場合には、トランジスタＱのコレクタ電極６およ
び多結晶シリコン引出電極14aを通してコレクタ領域２
の電位が低下する。コレクタ領域２の電位がGND電源と
同電位に設定されている基板１の電位よりも低下する
と、基板１とコレクタ領域２間のPN接合が順バイアス状
態となるので、負のサージ電圧による電荷は入力端子IN
からGND電源へとバイパスされる。或いは、このときベ
ース領域３は多結晶シリコン引出電極14b,ベース電極7,
多結晶シリコン抵抗層15の一端の電極10,多結晶シリコ
ン抵抗層15およびその他端の電極９を経てGND電源に接
続されているので、コレクタ領域２の電位がGND電源よ
り低下するとベース領域３とコレクタ領域２間が順バイ
アス状態となり、トランジスタＱの逆方向動作により負
のサージ電圧による電荷を入力端子INからGND電源へと
バイパスすることともなる。このように入力端子INとGN
D電源間に正または負のサージ電圧が印加された場合に
は、この静電保護回路はサージ電圧による電荷を入力端
子INからGND電源へ何れもバイパスするので、集積回路
チップの入力バッファ回路Ｂを効果的に保護することが
できる。
つぎに入力端子INとVcc電源間に正または負のサージ電
圧が印加された場合を検討する。まず、正のサージ電圧
が印加された場合には、トランジスタＱは入力端子INと
GND電源間に正のサージ電圧が印加された場合と同じよ
うに動作して、正のサージ電圧による電荷を入力端子IN
からGND電源にバイパスする。この場合、GND電源に蓄積
された正電荷は既に説明したと同じく基板１内に多数存
在する寄生ダイオードにより、Vcc電源にバイパスされ
る。つぎに入力端子INとVcc電源間に負のサージ電圧が
印加された場合を考えると、トランジスタＱは入力端子
INとGND電源間に負のサージ電圧が印加された場合と同
じように動作し、負のサージ電圧による電荷を入力端子
INからGND電源へとバイパスする。従って、バイパスさ
れGND電源に蓄積された負電荷により、GND電源に接続さ
れている多結晶シリコン抵抗層15と基板１の電位がそれ
ぞれ従来の場合と同じように低下する。しかし、多結晶
シリコン抵抗層15は選択酸化膜13と絶縁膜12とにより基
板１と絶縁されているので、拡散抵抗の場合のようにコ
レクタ領域をVcc電源に接続されているnpnトランジスタ
の寄生ダイオードを介してはGND電源に蓄積された負電
荷をVcc電源にバイパスさせることができない。これは
このnpnトランジスタのコレクタ領域と基板１間の接合
耐圧は集積回路チップ内で最も大きいためである。従っ
て、GND電源に蓄積された負電荷はこれ以外の集積回路
チップ内部のダイオード素子或いは寄生ダイオードを経
てVcc電源にバイパスされることとなる。
圧が印加された場合を検討する。まず、正のサージ電圧
が印加された場合には、トランジスタＱは入力端子INと
GND電源間に正のサージ電圧が印加された場合と同じよ
うに動作して、正のサージ電圧による電荷を入力端子IN
からGND電源にバイパスする。この場合、GND電源に蓄積
された正電荷は既に説明したと同じく基板１内に多数存
在する寄生ダイオードにより、Vcc電源にバイパスされ
る。つぎに入力端子INとVcc電源間に負のサージ電圧が
印加された場合を考えると、トランジスタＱは入力端子
INとGND電源間に負のサージ電圧が印加された場合と同
じように動作し、負のサージ電圧による電荷を入力端子
INからGND電源へとバイパスする。従って、バイパスさ
れGND電源に蓄積された負電荷により、GND電源に接続さ
れている多結晶シリコン抵抗層15と基板１の電位がそれ
ぞれ従来の場合と同じように低下する。しかし、多結晶
シリコン抵抗層15は選択酸化膜13と絶縁膜12とにより基
板１と絶縁されているので、拡散抵抗の場合のようにコ
レクタ領域をVcc電源に接続されているnpnトランジスタ
の寄生ダイオードを介してはGND電源に蓄積された負電
荷をVcc電源にバイパスさせることができない。これは
このnpnトランジスタのコレクタ領域と基板１間の接合
耐圧は集積回路チップ内で最も大きいためである。従っ
て、GND電源に蓄積された負電荷はこれ以外の集積回路
チップ内部のダイオード素子或いは寄生ダイオードを経
てVcc電源にバイパスされることとなる。
このように、多結晶シリコン抵抗を使用して従来の静電
保護回路を形成すると、入力端子INとVcc電源間に負の
サージ電圧が印加された場合、サージ電圧による電荷を
静電保護回路によってはバイパスすることができず、他
の電流通路となり易い、例えば、入力バッファ回路Ｂ等
のPN接合に集中させるのでその部分を劣化せしめる。す
なわち、サージ電圧に対する静電保護耐量が著しく低下
することとなる。
保護回路を形成すると、入力端子INとVcc電源間に負の
サージ電圧が印加された場合、サージ電圧による電荷を
静電保護回路によってはバイパスすることができず、他
の電流通路となり易い、例えば、入力バッファ回路Ｂ等
のPN接合に集中させるのでその部分を劣化せしめる。す
なわち、サージ電圧に対する静電保護耐量が著しく低下
することとなる。
本発明の目的は、上記の情況に鑑み、多結晶シリコン抵
抗素子をバイパス経路とする静電保護回路の静電保護耐
量を正，負何れの極性のサージ電圧の入力に対して充分
に高め得た半導体集積回路装置を提供することである。
抗素子をバイパス経路とする静電保護回路の静電保護耐
量を正，負何れの極性のサージ電圧の入力に対して充分
に高め得た半導体集積回路装置を提供することである。
本発明によれば、半導体集積回路装置は、一導電型シリ
コン基板と、前記シリコン基板上に互いに隣接して形成
されるnpnトランジスタ，ダイオードおよび絶縁膜上の
多結晶シリコン抵抗層から成る静電保護回路とを含んで
成り、前記静電保護回路は、前記npnトランジスタのコ
レクタ電極およびエミッタ電極をそれぞれ内部回路の信
号入力端子および基準電位電源に、また、前記多結晶シ
リコン抵抗層の２つの端子を前記基準電位電源およびト
ランジスタのベース電極にそれぞれ結線すると共に、前
記ダイオードのアノード電極およびカソード電極をそれ
ぞれ前記基準電位電源および内部回路の最高電位電源に
結線して接続回路を形成し前記内部回路の前段に挿入さ
れることを含んで構成される。
コン基板と、前記シリコン基板上に互いに隣接して形成
されるnpnトランジスタ，ダイオードおよび絶縁膜上の
多結晶シリコン抵抗層から成る静電保護回路とを含んで
成り、前記静電保護回路は、前記npnトランジスタのコ
レクタ電極およびエミッタ電極をそれぞれ内部回路の信
号入力端子および基準電位電源に、また、前記多結晶シ
リコン抵抗層の２つの端子を前記基準電位電源およびト
ランジスタのベース電極にそれぞれ結線すると共に、前
記ダイオードのアノード電極およびカソード電極をそれ
ぞれ前記基準電位電源および内部回路の最高電位電源に
結線して接続回路を形成し前記内部回路の前段に挿入さ
れることを含んで構成される。
以下図面を参照して本発明を詳細に説明する。
第１図および第２図はそれぞれ本発明の一実施例を示す
半導体チップ上の静電保護回路の接続回路図およびその
半導体構造を示す断面図である。本実施例によれば、本
発明半導体集積回路装置の静電保護回路は、Ｐ型シリコ
ン基板１上のＮ型エピタキシャル層２上に互いに隣接し
て形成されたnpnトランジスタQ,ダイオードＤおよび絶
縁膜12,13上に形成された多結晶シリコン抵抗層15によ
る抵抗Ｒとを含み、基板１上でトランジスタＱのコレク
タ電極６およびエミッタ電極８をそれぞれ信号入力端子
INおよび基準電位のGND電源端子に、また、多結晶シリ
コン抵抗層15の端子９および10をそれぞれ基準電位のGN
D電源端子およびトランジスタＱのベース電極７にそれ
ぞれ結線すると共に、更にダイオードＤのアノード電極
17およびカソード電極18をGND電源およびVcc電源にそれ
ぞれ結線することにより接続回路を構成して、保護すべ
き入力バッファ回路Ｂの前段に挿入される。
半導体チップ上の静電保護回路の接続回路図およびその
半導体構造を示す断面図である。本実施例によれば、本
発明半導体集積回路装置の静電保護回路は、Ｐ型シリコ
ン基板１上のＮ型エピタキシャル層２上に互いに隣接し
て形成されたnpnトランジスタQ,ダイオードＤおよび絶
縁膜12,13上に形成された多結晶シリコン抵抗層15によ
る抵抗Ｒとを含み、基板１上でトランジスタＱのコレク
タ電極６およびエミッタ電極８をそれぞれ信号入力端子
INおよび基準電位のGND電源端子に、また、多結晶シリ
コン抵抗層15の端子９および10をそれぞれ基準電位のGN
D電源端子およびトランジスタＱのベース電極７にそれ
ぞれ結線すると共に、更にダイオードＤのアノード電極
17およびカソード電極18をGND電源およびVcc電源にそれ
ぞれ結線することにより接続回路を構成して、保護すべ
き入力バッファ回路Ｂの前段に挿入される。
この静電保護回路は基板１上でつぎのように動作する。
まず、入力端子INとGND電源間に正のサージ電圧が印加
された場合には、トランジスタＱのコレクタ電極６と多
結晶シリコン引出電極14aを通してコレクタ領域２の電
位が上昇する。このコレクタ領域２の電位が上昇により
ベース領域３とコレクタ領域２間の接合がブレーク・ダ
ウンすると、ベース領域３の電位が上昇してベース電極
７と接続されている多結晶シリコン抵抗層15の一端の電
極10とGND電源に接続されている他端の電極19との間に
多結晶シリコン抵抗層15による電位差が生じ、ベース領
域３とエミッタ領域４間が順バイアス状態となる。従っ
て、トランジスタＱが動作して正のサージ電圧による電
荷を入力端子INからGND電源へとバイパスする。つぎ
に、入力端子INとGND電源間に負のサージ電圧が印加さ
れた場合には、トランジスタＱのコレクタ電極６と多結
晶シリコン引出電極14aを通してコレクタ領域２の電位
が低下する。コレクタ領域２の電位がGND電源と同電位
に設定されている基板１の電位よりも低下すると、基板
１とコレクタ領域２間が順バイアス状態となるので負の
サージ電圧による電荷は入力端子INからGND電源へとバ
イパスされる。或いは、このとき、ベース領域３は多結
晶シリコン引出電極14b,ベース電極7,電極10,多結晶シ
リコン抵抗層15および電極９を経てGND電源に接続され
ているので、コレクタ領域２の電位がGND電源より低下
するとベース領域３とコレクタ領域２間が順バイアス状
態となり、トランジスタＱの逆方向動作により負のサー
ジ電圧による電荷を入力端子INからGND電源へバイパス
することともなる。
まず、入力端子INとGND電源間に正のサージ電圧が印加
された場合には、トランジスタＱのコレクタ電極６と多
結晶シリコン引出電極14aを通してコレクタ領域２の電
位が上昇する。このコレクタ領域２の電位が上昇により
ベース領域３とコレクタ領域２間の接合がブレーク・ダ
ウンすると、ベース領域３の電位が上昇してベース電極
７と接続されている多結晶シリコン抵抗層15の一端の電
極10とGND電源に接続されている他端の電極19との間に
多結晶シリコン抵抗層15による電位差が生じ、ベース領
域３とエミッタ領域４間が順バイアス状態となる。従っ
て、トランジスタＱが動作して正のサージ電圧による電
荷を入力端子INからGND電源へとバイパスする。つぎ
に、入力端子INとGND電源間に負のサージ電圧が印加さ
れた場合には、トランジスタＱのコレクタ電極６と多結
晶シリコン引出電極14aを通してコレクタ領域２の電位
が低下する。コレクタ領域２の電位がGND電源と同電位
に設定されている基板１の電位よりも低下すると、基板
１とコレクタ領域２間が順バイアス状態となるので負の
サージ電圧による電荷は入力端子INからGND電源へとバ
イパスされる。或いは、このとき、ベース領域３は多結
晶シリコン引出電極14b,ベース電極7,電極10,多結晶シ
リコン抵抗層15および電極９を経てGND電源に接続され
ているので、コレクタ領域２の電位がGND電源より低下
するとベース領域３とコレクタ領域２間が順バイアス状
態となり、トランジスタＱの逆方向動作により負のサー
ジ電圧による電荷を入力端子INからGND電源へバイパス
することともなる。
また、入力端子INとVcc電源間に正のサージ電圧が印加
された場合には、入力端子INとGND電源間に正のサージ
電圧が印加された場合と同じようにトランジスタＱが動
作して正のサージ電圧による電荷を入力端子INからGND
電源にバイパスする。第２図には図示していないが、集
積回路チップ内部には通常コレクタ領域がVcc電源に接
続されているnpnトランジスタが多数存在するので、こ
のバイパスされたGND電源に蓄積された正電荷は、基板
１とこのコレクタ領域がVcc電源に接続されているnpnト
ランジスタのコレクタ領域とが形成する寄生ダイオード
によりVcc電源にバイパスされる。
された場合には、入力端子INとGND電源間に正のサージ
電圧が印加された場合と同じようにトランジスタＱが動
作して正のサージ電圧による電荷を入力端子INからGND
電源にバイパスする。第２図には図示していないが、集
積回路チップ内部には通常コレクタ領域がVcc電源に接
続されているnpnトランジスタが多数存在するので、こ
のバイパスされたGND電源に蓄積された正電荷は、基板
１とこのコレクタ領域がVcc電源に接続されているnpnト
ランジスタのコレクタ領域とが形成する寄生ダイオード
によりVcc電源にバイパスされる。
つぎに、入力端子INとVcc電源間に負のサージ電圧が印
加された場合には、入力端子INとGND電源間に負のサー
ジ電圧が印加された場合と同じように、負のサージ電圧
による電荷はトランジスタＱの動作により入力端子INか
らGND電源へとバイパスされる。このバイパスされGND電
源に蓄積された負電荷により、GND電源に接続されてい
る多結晶シリコン抵抗層15,基板1,およびダイオードＤ
のアノード領域を形成するＰ型拡散層16の各電位がそれ
ぞれ低下する。この際、多結晶シリコン抵抗層15は選択
酸化膜13と絶縁膜12とにより絶縁されており、また、既
に述べたコレクタ領域がVcc電源に接続されている図示
されないnpnトランジスタのコレクタ領域と基板１間の
接合耐圧は集積回路チップ内で最も大きいため、これら
npnトランジスタが形成する寄生ダイオードを介してはG
ND電源に蓄積された負電荷を他の内部回路の素子がブレ
ーク・ダウンする以前に直接バイパスすることはできな
い。しかしながら、ダイオードＤのアノード領域を形成
するＰ型拡散層16とカソード領域を形成するＮ型エピタ
キシャル層２と間の接合耐圧はトランジスタ領域と基板
１の接合耐圧に比べれば小さく、また、カソード領域は
多結晶シリコン引出電極14eと電極18とを介してVcc電源
に接続されているため、ダイオードＤのアノード領域の
電位が低下してアノード領域とカソード領域との間の接
合耐圧に達したとき、この接合のブレーク・ダウンによ
り、GND電源に蓄積された負電荷の全てはVcc電源へとバ
イパスされることとなる。このように、本発明の半導体
集積回路装置の静電保護回路は、どのような極性のサー
ジ電圧に対してもサージ電圧による電荷をバイパスする
経路が存在するので多結晶シリコンを使用して抵抗素子
を形成する集積回路チップに対して大きな静電保護耐量
をもつことができ、入力および出力バッファ回路その他
の内部回路をサージ入力に対して効果的に保護すること
ができる。
加された場合には、入力端子INとGND電源間に負のサー
ジ電圧が印加された場合と同じように、負のサージ電圧
による電荷はトランジスタＱの動作により入力端子INか
らGND電源へとバイパスされる。このバイパスされGND電
源に蓄積された負電荷により、GND電源に接続されてい
る多結晶シリコン抵抗層15,基板1,およびダイオードＤ
のアノード領域を形成するＰ型拡散層16の各電位がそれ
ぞれ低下する。この際、多結晶シリコン抵抗層15は選択
酸化膜13と絶縁膜12とにより絶縁されており、また、既
に述べたコレクタ領域がVcc電源に接続されている図示
されないnpnトランジスタのコレクタ領域と基板１間の
接合耐圧は集積回路チップ内で最も大きいため、これら
npnトランジスタが形成する寄生ダイオードを介してはG
ND電源に蓄積された負電荷を他の内部回路の素子がブレ
ーク・ダウンする以前に直接バイパスすることはできな
い。しかしながら、ダイオードＤのアノード領域を形成
するＰ型拡散層16とカソード領域を形成するＮ型エピタ
キシャル層２と間の接合耐圧はトランジスタ領域と基板
１の接合耐圧に比べれば小さく、また、カソード領域は
多結晶シリコン引出電極14eと電極18とを介してVcc電源
に接続されているため、ダイオードＤのアノード領域の
電位が低下してアノード領域とカソード領域との間の接
合耐圧に達したとき、この接合のブレーク・ダウンによ
り、GND電源に蓄積された負電荷の全てはVcc電源へとバ
イパスされることとなる。このように、本発明の半導体
集積回路装置の静電保護回路は、どのような極性のサー
ジ電圧に対してもサージ電圧による電荷をバイパスする
経路が存在するので多結晶シリコンを使用して抵抗素子
を形成する集積回路チップに対して大きな静電保護耐量
をもつことができ、入力および出力バッファ回路その他
の内部回路をサージ入力に対して効果的に保護すること
ができる。
なお、静電保護回路は、サージ電圧による電荷をバイパ
スするという目的から、サージ電圧の印加に対する応答
が比較的速いことが必要条件とされるため、サージ電圧
による電荷のバイパス経路となるトランジスタとダイオ
ードとは基板上に互いに隣接して配置し、かつトランジ
スタのエミッタとダイオードのアノード間を最短距離の
配線により接続した場合に本発明は最も大きな効果をあ
げることができる。
スするという目的から、サージ電圧の印加に対する応答
が比較的速いことが必要条件とされるため、サージ電圧
による電荷のバイパス経路となるトランジスタとダイオ
ードとは基板上に互いに隣接して配置し、かつトランジ
スタのエミッタとダイオードのアノード間を最短距離の
配線により接続した場合に本発明は最も大きな効果をあ
げることができる。
以上詳細に説明したように、本発明にかかる静電保護回
路は、どのような極性のサージ電圧に対してもサージ電
圧による電荷をバイパスできる経路を有しているのでサ
ージ電圧に対する静電保護耐量が大きくとれる効果を有
する。また、サージ電圧による電荷は、内部回路を構成
している素子のダイオードまたは寄生ダイオードを通る
ことがないので、集積回路チップ上の素子のレイアウト
に依存することなく、大きな静電保護耐量を安定に構成
されることができる。すなわち、静電保護耐量の小さな
集積回路装置は、製造工程または製品の取扱い中の静電
破壊が起き易く、また集積回路装置を使用するシステム
の信頼性を著しく低下せしめる欠点を有するが、このよ
うに静電保護耐量の大きな静電保護回路を形成する集積
回路装置を用いれば製造技術上およびシステム構成上の
信頼性を著しく高めることが可能となる。
路は、どのような極性のサージ電圧に対してもサージ電
圧による電荷をバイパスできる経路を有しているのでサ
ージ電圧に対する静電保護耐量が大きくとれる効果を有
する。また、サージ電圧による電荷は、内部回路を構成
している素子のダイオードまたは寄生ダイオードを通る
ことがないので、集積回路チップ上の素子のレイアウト
に依存することなく、大きな静電保護耐量を安定に構成
されることができる。すなわち、静電保護耐量の小さな
集積回路装置は、製造工程または製品の取扱い中の静電
破壊が起き易く、また集積回路装置を使用するシステム
の信頼性を著しく低下せしめる欠点を有するが、このよ
うに静電保護耐量の大きな静電保護回路を形成する集積
回路装置を用いれば製造技術上およびシステム構成上の
信頼性を著しく高めることが可能となる。
第１図および第２図はそれぞれ本発明の一実施例を示す
静電保護回路の接続回路図およびその半導体構造を示す
断面図、第３図および第４図はそれぞれTTL回路によく
用いられる従来の静電保護回路の接続回路図およびその
チップ上の半導体構造図、第５図は上記従来の静電保護
回路を多結晶シリコン抵抗を用いて形成した場合のチッ
プ上の半導体構造図である。 １……Ｐ型シリコン基板、２……Ｎ型エピタキシャル
層、３……Ｐ型ベース領域、４……n+エミッタ領域、６
……コレクタ電極、７……ベース電極、８……エミッタ
電極、9,10……抵抗端子、12……絶縁膜、13……選択酸
化膜、14a〜14e……多結晶シリコン引出電極、15……多
結晶シリコン抵抗層、16……Ｐ型拡散層、17……アノー
ド電極、18……カソード電極、Ｑ……npnトランジス
タ、Ｒ……抵抗、Ｄ……ダイオード。
静電保護回路の接続回路図およびその半導体構造を示す
断面図、第３図および第４図はそれぞれTTL回路によく
用いられる従来の静電保護回路の接続回路図およびその
チップ上の半導体構造図、第５図は上記従来の静電保護
回路を多結晶シリコン抵抗を用いて形成した場合のチッ
プ上の半導体構造図である。 １……Ｐ型シリコン基板、２……Ｎ型エピタキシャル
層、３……Ｐ型ベース領域、４……n+エミッタ領域、６
……コレクタ電極、７……ベース電極、８……エミッタ
電極、9,10……抵抗端子、12……絶縁膜、13……選択酸
化膜、14a〜14e……多結晶シリコン引出電極、15……多
結晶シリコン抵抗層、16……Ｐ型拡散層、17……アノー
ド電極、18……カソード電極、Ｑ……npnトランジス
タ、Ｒ……抵抗、Ｄ……ダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/522 23/556 23/60 23/62 27/04 7210−4Ｍ Ｈ０１Ｌ 27/06 １０１ Ｄ
Claims (1)
- 【請求項１】一導電型半導体基板上に形成されコレクタ
が入力端子にエミッタが第１の節点に接続されたトラン
ジスタと、前記基板表面を覆う絶縁膜と、前記絶縁膜上
に形成された抵抗層と、前記抵抗層の両端をそれぞれ前
記トランジスタのベース及びエミッタに接続する接続配
線部と、前記入力端子からの信号を受け、第１の電源が
供給される第１の電源配線の端部に接続された入力回路
と、前記トランジスタに隣接して前記基板上に形成され
たダイオードと、前記ダイオードの一端と前記第１の電
源配線の前記端部との間に接続され前記第１の電源が供
給される第２の電源配線と、前記エミッタが接続された
前記第１の節点と前記ダイオードの一端との間に接続さ
れ前記第１の電源が供給され、前記第２の電源配線より
も短い第３の電源配線と、前記ダイオードの他端と第２
の電源との間に接続された第４の電源配線とを有するこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157345A JPH0719879B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157345A JPH0719879B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027458A JPH027458A (ja) | 1990-01-11 |
| JPH0719879B2 true JPH0719879B2 (ja) | 1995-03-06 |
Family
ID=15647653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157345A Expired - Fee Related JPH0719879B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719879B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1244152C (zh) | 2001-11-16 | 2006-03-01 | 松下电器产业株式会社 | 半导体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
| JPS61285749A (ja) * | 1985-06-12 | 1986-12-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63146459A (ja) * | 1986-07-15 | 1988-06-18 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-06-24 JP JP63157345A patent/JPH0719879B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027458A (ja) | 1990-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |