JP3484736B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、バイポーラトランジス
タとＣＭＯＳが混在する制御回路を有するインテリジェ
ントパワーＭＯＳを備えた半導体装置に関するものであ
る。 【０００２】 【従来の技術】従来、インテリジェントパワーＭＯＳに
は、外部とのインターフェースを取るインターフェース
ロジックと駆動回路および保護回路を制御するコントロ
ールロジックとからなる制御ロジックとを有して構成さ
れ、バイポーラトランジスタ（以下、ＢｉｐＴｒと呼
ぶ）とＣＭＯＳが混在した制御回路（以下、Ｂｉ−ＣＭ
ＯＳ制御回路と呼ぶ）を備える場合がある。 【０００３】この種のＢｉ−ＣＭＯＳ制御回路を有する
半導体装置として、図３或いは図４にインテリジェント
パワーＭＯＳ２２の代表例である要部構成図を示す。図
３は、Ｐ基板２７に制御ロジック内のＣＭＯＳロジック
２５と、制御ロジック内のＢｉｐＴｒ２３と、ＤＭＯＳ
２４からなるパワー素子とがそれぞれＰＮ接合分離され
列設するように形成されている。そして、Ｐ基板２７と
ＤＭＯＳ２４のソース３０には共通の駆動部ＧＮＤ（以
下、ＧＮＤ１と呼ぶ）を接続し、ＣＭＯＳロジック２５
のソース２６とＢｉｐＴｒ２３のエミッタ２８にはＧＮ
Ｄ１とは異なる共通の制御部ＧＮＤ（以下、ＧＮＤ２と
呼ぶ）を接続し、ＧＮＤ１とＧＮＤ２を分離している。 【０００４】また図４は、図３と同様のＢｉ−ＣＭＯＳ
制御回路を有する半導体装置において、Ｐ基板２７のＧ
ＮＤ１をＧＮＤ２に代替した状態を示している。このよ
うにＧＮＤ１とＧＮＤ２を分離するのは、大電流を流し
たときの配線抵抗による電圧降下や外部からの影響等に
よりＧＮＤ１が変動し易いため、このＧＮＤ１の変動に
よる悪影響から回避するためである。 【０００５】ところが、上記悪影響を回避するためにＧ
ＮＤ１とＧＮＤ２を分離すると、図３でＧＮＤ１とＧＮ
Ｄ２の間にＧＮＤ１＞ＧＮＤ２となる電位差がある場合
に回路に誤動作が発生した。なぜなら、ＢｉｐＴｒ２３
がＯＮするとエミッタ２８とコレクタ２９はほぼ同電位
のＧＮＤ２になり、ＧＮＤ１に接続されているＰ基板２
７からＢｉｐＴｒ２３のコレクタ２９へ順方向バイアス
となったためである。これによりＤＭＯＳ２４のドレイ
ン３１、Ｐ基板２７、およびＢｉｐＴｒ２３のコレクタ
２９により構成される寄生トランジスタ３３（以下、寄
生Ｔｒと呼ぶ）がＯＮとなり、その結果、ＤＭＯＳ２４
のドレイン３１からＢｉｐＴｒ２３のエミッタ２８への
経路ができ、常に負荷３２から電流３４を引くという誤
動作が作用したことになった。 【０００６】また同様に、図４の場合でＧＮＤ１とＧＮ
Ｄ２の間にＧＮＤ１＜ＧＮＤ２となる電位差があると回
路には誤動作が発生した。なぜなら、ＤＭＯＳ２４がＯ
Ｎすると、ソース３０とドレイン３１はほぼ同電位のＧ
ＮＤ１になり、ＧＮＤ２に接続されているＰ基板２７か
らＤＭＯＳ２４のドレイン３１へ順方向バイアスとなっ
たためである。これによりＤＭＯＳ２４のドレイン３
１、Ｐ基板２７、およびＢｉｐＴｒ２３のコレクタ２９
により構成される寄生Ｔｒ３５がＯＮとなり、その結
果、ＢｉｐＴｒ２３のコレクタ２９からＤＭＯＳ２４の
ソース３０への経路ができ、常にＢｉｐＴｒ２３のコレ
クタ２９から電流３６を吸い込み誤動作が作用したこと
になった。 【０００７】したがって、従来は、この誤動作が発生す
るという問題を解決するために、図示しないバックバイ
アス回路を用いてＩＣに印加される最低電位より低い電
位に基板を設定する、即ち、基板を負にバイアスすると
いう構成を採っていた。 【０００８】 【発明が解決しようとする課題】上記従来のＢｉ−ＣＭ
ＯＳ制御回路を有する半導体装置では、互いにＰＮ接合
分離され列設された制御ロジック内のＣＭＯＳロジック
とＢｉｐＴｒと、ＤＭＯＳからなるパワー素子におい
て、ＣＭＯＳロジックとＢｉｐＴｒには共通のＧＮＤ２
を接続し、ＤＭＯＳからなるパワー素子と基板にはＧＮ
Ｄ２とは異なる共通のＧＮＤ１を接続している。そし
て、さらにバックバイアス回路を用いて基板を負にバイ
アスすることで、このとき発生する誤動作を防止してい
る。しかしこの回路構成では、バックバイアス回路には
非常に大きなキャパシタンスが必要となるため、回路面
積が増大するという欠点があった。さらに、このような
バックバイアス回路は自らがノイズ発生源となったり、
外部ノイズを拾い易いため、半導体装置の信頼性を低下
させる要因の１つとなっていた。 【０００９】そのため、半導体技術が進歩するにしたが
って高密度化が進み、より信頼性の高いより小型の半導
体装置が要求されつつある昨今において、バックバイア
ス回路を使用する従来の回路構成では高信頼性および小
型化を推進し実現する上で非常に不利であった。そこで
本発明は、バックバイアス回路を使用せず、寄生Ｔｒに
よる回路の誤動作を発生させないＢｉ−ＣＭＯＳ制御回
路を有する半導体装置を提供することを目的とする。 【００１０】 【課題を解決するための手段】本発明は上記目的を達成
するためになされたものであり、ＤＭＯＳ、バイポーラ
トランジスタ及びＣＭＯＳロジックが同一のＰ基板上に
形成されてなる半導体装置において、前記ＤＭＯＳ、前
記バイポーラトランジスタ及び前記ＣＭＯＳロジック
を、各々前記Ｐ基板に接するＮ型半導体領域にＰＮ接合
分離して形成し、前記ＤＭＯＳが形成される前記Ｎ型半
導体領域に当該ＤＭＯＳのドレインを設定し、前記バイ
ポーラトランジスタが形成される前記Ｎ型半導体領域に
当該バイポーラトランジスタのコレクタを設定し、前記
ＣＭＯＳロジックが形成される前記Ｎ型半導体領域に当
該ＣＭＯＳロジックの電源を設定し、該半導体装置に分
離された２つのＧＮＤを設定するものであって、前記２
つのＧＮＤを、前記ＤＭＯＳと前記バイポーラトランジ
スタと前記Ｐ基板に設ける第１のＧＮＤと、前記ＣＭＯ
Ｓロジックに設ける第２のＧＮＤとの２つに分離し、前
記ＤＭＯＳのソース及び前記バイポーラトランジスタの
エミッタに前記Ｐ基板と同じ前記第１のＧＮＤを設定す
るようにしたことを特徴とするものである。 【００１１】 【作用】本発明によれば、バイポーラトランジスタとＣ
ＭＯＳロジックとＤＭＯＳとを同一のＰ基板上にＰＮ接
合分離して形成し、さらにバイポーラトランジスタとＤ
ＭＯＳと基板に、ＣＭＯＳロジックに設けたＧＮＤとは
分離されたＧＮＤを接続した。これにより、ＰＮ接合分
離して形成した各Ｎ型半導体領域とＰ基板との間におい
て、それぞれ形成される寄生トランジスタの作動が禁止
される。 【００１２】 【実施例】以下本発明を図に示す実施例により説明す
る。図１はＢｉ−ＣＭＯＳ制御回路を有するインテリジ
ェントパワーＭＯＳを備えた半導体装置のブロック図で
あり、保護回路３、駆動回路２、コントロールロジック
５、インターフェースロジック４およびレベルシフト回
路６と負荷７から構成されている。 【００１３】図１において、駆動回路２はパワー素子１
を駆動し、保護回路３はパワー素子１の動作状態を監視
し、過熱、過電流、過電圧等によりパワー素子１が破壊
するのを防止する機能を有する。また、インターフェー
スロジック４は図示しないＣＰＵ等から送られてくる信
号を解読しそれに合うように駆動回路２を制御する信号
をコントロールロジック５に出力する機能とコントロー
ルロジック５からの異常信号を外部へ出力する機能を有
する。そして、コントロールロジック５はインターフェ
ースロジック４と保護回路３からの信号を受けそれに合
った信号を駆動回路２へ出力し、また保護回路３からの
異常信号を受けると駆動回路２の駆動を中止し、異常信
号をインターフェースロジック４へ送る機能を有する。 【００１４】このように構成されている半導体装置にお
いて、電位の異なる２つのＧＮＤ１とＧＮＤ２および２
系統の電源＋ＢとＶｃｃが接続されている。ここでＶｃ
ｃはＣＰＵ等から送られてくる信号と同レベルの電源で
通常６Ｖ以下程度であり、インターフェースロジック４
に接続されている。またインターフェースロジック４に
は制御系のＧＮＤ２が接続されている。一方、＋Ｂは図
示しないバッテリーと同レベルの電源で通常１６Ｖ以下
程度であり、保護回路３、駆動回路２、およびコントロ
ールロジック５へ接続されている。また保護回路３、駆
動回路２、およびコントロールロジック５へは駆動系の
ＧＮＤ１が共通に接続されている。なお、同じ回路内で
２系統の電源＋Ｂ〜ＧＮＤ１、電源Ｖｃｃ〜ＧＮＤ２に
よる異なる信号が存在するが、これはＣＭＯＳインバー
タ数段程度の回路規模（面積）で構成できるレベルシフ
ト回路６によりこれらの異なる信号レベルを互いに変換
している。なお、少なくとも駆動回路２と保護回路３と
コントロールロジック５にはバイポーラトランジスタ
（ＢｉｐＴｒ）とＣＭＯＳが混在し、インターフェース
ロジック４はＣＭＯＳロジックのみで構成されている。 【００１５】図２は、図１に示すＢｉ−ＣＭＯＳ制御回
路を有する半導体装置のインテリジェントパワーＭＯＳ
の代表例である要部構成図を示す。このようなインテリ
ジェントパワーＭＯＳ８には、Ｐ基板１２にインターフ
ェースロジックとしてＣＭＯＳロジック１１が、コント
ロールロジックとしてＢｉｐＴｒ９が、ＤＭＯＳ１０か
らなるパワー素子が、それぞれ列設するように形成され
ＰＮ接合分離されている。そして、電位の異なる２つの
ＧＮＤ１とＧＮＤ２および２系統の電源＋ＢとＶｃｃが
接続されている。 【００１６】図２において、Ｐ基板１２とＤＭＯＳ１０
のソース１５およびコントロールロジックであるＢｉｐ
Ｔｒ９のエミッタ１３はＧＮＤ１を共通で接続し、イン
ターフェースロジックであるＣＭＯＳロジック１１のソ
ース１７にはＧＮＤ１とは異なる電位を有するＧＮＤ２
を接続し、ＧＮＤ１とＧＮＤ２は分離されている。この
ようにＧＮＤ１とＧＮＤ２を分離するのは、外部からの
影響や大電流を流したときの配線抵抗による電圧降下等
によりＧＮＤ１が変動し易く、インターフェースロジッ
クに悪影響を与えるからである。また、２系統の電源の
うち、−方はインターフェースロジックを駆動するため
の電源ＶｃｃとしてＣＭＯＳロジック１１のドレイン１
８に接続し、他方は＋ＢとしてＤＭＯＳ１０のドレイン
１６に負荷１９を介して接続しており、耐圧等の理由に
よりＶｃｃは＋Ｂより低く設定している。 【００１７】以上のように構成されたインテリジェント
パワーＭＯＳ８は、Ｐ基板１２とＢｉｐＴｒ９のエミッ
タ１３を共通のＧＮＤ１としているが、ＢｉｐＴｒ９が
ＯＮすると、このＢｉｐＴｒ９が完全に活性領域にある
ために最低必要なエミッタ−コレクタ間の飽和電圧Ｖｃ
ｅｓａｔ（０．０５〜０．３ｖ程度）分だけ、コレクタ
１４はエミッタ１３より電位が高くなっている。これに
より、Ｐ基板１２とＢｉｐＴｒ９のコレクタ１４により
構成されるＰＮ接合は常に逆バイアスになる。よって、
通常考え得る図２のような寄生Ｔｒ２０（図３の寄生Ｔ
ｒ３３に類似）は全くＯＮすることなくＢｉｐＴｒ９は
Ｐ基板１２から常に絶縁分離される。またＤＭＯＳ１０
のソース１５もＰ基板１２と共通のＧＮＤ１としている
ため、同様に、図示しない寄生Ｔｒ（図４の寄生Ｔｒ３
５に類似）が全くＯＮすることなくＤＭＯＳ１０はＰ基
板１２から常に絶縁分離される。また、ＣＭＯＳロジッ
ク１１は、Ｐ基板１２に接するＰＭＯＳのバルク２１が
Ｖｃｃに吊ってあるため、ＧＮＤ１とＧＮＤ２の電位差
に関わらず常に逆バイアスとなる。これにより、従来の
構成のインテリジェントパワーＭＯＳ２２に発生する寄
生Ｔｒ３３、３５により起こる回路の誤動作は発生しな
くなる。よって、ＤＭＯＳ１０の動作状態は監視され、
保護され、そして制御されて、常に安定した半導体装置
となる。 【００１８】従って、このようなインテリジェントパワ
ーＭＯＳ８で電位の異なる２つのＧＮＤを有する場合で
も、Ｐ基板１２に接するＰＮ接合分離された全てのＮ型
半導体領域、即ち、ＣＭＯＳロジック１１領域、Ｂｉｐ
Ｔｒ９領域、ＤＭＯＳ１０領域は総てＰ基板１２より電
位が高いため確実に絶縁分離される。これにより、イン
テリジェントパワーＭＯＳ８単独で従来のバックバイア
ス回路を用いてＰ基板１２を負にバイアスした時と全く
同様の効果が得られることとなる。すなわち本実施例に
よれば、制御ロジックをＢｉｐＴｒとＣＭＯＳで構成さ
れるコントロールロジック５とＣＭＯＳロジックのみで
構成されるインターフェースロジック４とに分離し、そ
して、これらの制御ロジックとＤＭＯＳ１０（パワー素
子１）と駆動回路２と保護回路３とを同一のＰ基板１２
上にＰＮ接合分離して列設し、さらにコントロールロジ
ック５とパワー素子１と駆動回路２と保護回路３と基板
１２にインターフェースロジック４とは異なる共通のＧ
ＮＤ１を接続した。これにより、Ｐ基板１２に接するＰ
Ｎ接合分離された全てのＮ型半導体領域、即ち、ＣＭＯ
Ｓロジック１１領域、ＢｉｐＴｒ９領域、ＤＭＯＳ１０
領域は総てＰ基板１２より電位が高くでき、ＰＮ接合分
離して形成した制御ロジック内および／または制御ロジ
ックとパワー素子１との間および制御ロジックと駆動回
路２との間および制御ロジックと保護回路３との間およ
び制御ロジックと基板１２との間において、それぞれ形
成される寄生トランジスタの作動が禁止される。 【００１９】よって本実施例に示すＢｉ−ＣＭＯＳ制御
回路を有するインテリジェントパワーＭＯＳ８を使用す
るときは、非常に大きなキャパシタンスを必要とし自ら
がノイズの発生源となっていた従来のバックバイアス回
路を用いないため、回路面積が非常に小さくでき信頼性
の高い装置が提供可能となる。なお、本実施例では、イ
ンテリジェントパワーＭＯＳ８を構成するＤＭＯＳ１
０、ＢｉｐＴｒ９、およびＣＭＯＳロジック１１の各１
構成要素を代表として示したが、それぞれを複数個備え
たインテリジェントパワーＭＯＳであっても、総てのＢ
ｉｐＴｒを基板およびＤＭＯＳと共通のＧＮＤにすれば
本実施例と同様の効果があり、寄生Ｔｒによる回路の誤
動作が発生しない信頼性の高い半導体装置が得られるこ
とは言うまでもない。 【００２０】 【発明の効果】以上述べたように、本発明においては、
分離された２つのＧＮＤが設定される場合でも、ＤＭＯ
ＳとバイポーラトランジスタとＰ基板に設けるＧＮＤを
共通とするように２つのＧＮＤを分離して設けたので、
寄生Ｔｒによる回路の誤動作が発生しないという効果を
奏する。

【図面の簡単な説明】 【図１】本発明のＢｉ−ＣＭＯＳ制御回路を有するイン
テリジェントパワーＭＯＳを備えた半導体装置のブロッ
ク図を示す。 【図２】本発明のＢｉ−ＣＭＯＳ制御回路を有する半導
体装置のインテリジェントパワーＭＯＳの代表例である
要部構成図を示す。 【図３】従来のＢｉ−ＣＭＯＳ制御回路を有する半導体
装置のインテリジェントパワーＭＯＳの代表例である要
部構成図を示す。 【図４】図３の基板電位を別電位にしたときの要部構成
図を示す。 【符号の説明】 １ パワー素子 ２ 駆動回路 ３ 保護回路 ４ インターフェースロジック ５ コントロールロジック ８ インテリジェントパワーＭＯＳ ９、２３ ＢｉｐＴｒ（バイポーラトランジスタ） １０、２４ ＤＭＯＳ １１、２５ ＣＭＯＳロジック １２、２７ Ｐ基板 ２０、３３、３５ 寄生Ｔｒ（寄生トランジスタ）

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 ＤＭＯＳ、バイポーラトランジスタ及び
   ＣＭＯＳロジックが同一のＰ基板上に形成されてなる半
   導体装置において、 前記ＤＭＯＳ、前記バイポーラトランジスタ及び前記Ｃ
   ＭＯＳロジックは、各々前記Ｐ基板に接するＮ型半導体
   領域にＰＮ接合分離されて形成され、前記ＤＭＯＳは、当該ＤＭＯＳが形成される前記Ｎ型半
   導体領域にそのドレインが設定されるものであり、 前記バイポーラトランジスタは、当該バイポーラトラン
   ジスタが形成される前記Ｎ型半導体領域にそのコレクタ
   が設定されるものであり、 前記ＣＭＯＳロジックは、当該ＣＭＯＳロジックが形成
   される前記Ｎ型半導体領域に当該ＣＭＯＳロジックの電
   源が設定されるものであり、 該半導体装置には分離された２つのＧＮＤが設定される
   ものであって、 前記２つのＧＮＤを、前記ＤＭＯＳと前記バイポーラト
   ランジスタと前記Ｐ基板に設ける第１のＧＮＤと、前記
   ＣＭＯＳロジックに設ける第２のＧＮＤとの２つに分離
   し、 前記ＤＭＯＳのソース及び前記バイポーラトランジスタ
   のエミッタに前記Ｐ基板と同じ前記第１のＧＮＤを設定
   した ことを特徴とする半導体装置。