JPS61114609A - 広範囲増幅器回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は集積回路増幅器に、更に詳しくは。

別の回路の出力段として使用される増幅器に関するもの
である。

（従来技術の説明） 比較器及びその他の回路装置の出力段とし℃これまでに
種々の増幅器回路が使用されている。

これらの増幅器は一般に、高い電流利得、広い動作範囲
、及び速い応答時間という望ましい特性を同時に得るこ
とがこれまで不可能であった。

従来技術において使用される簡単な出力増幅器段は第１
１図に示されている。この回路では前の段からの出力は
トランジスタＱ１のベースに接続された入力端子２に供
給される。電流源ＩＮ！正電圧母線Ｖ＋からＱｌのコレ
クターエミッタ回路を通して接地電位に、且つ又別のト
ランジスタＱ２のベースに電流を供給する。Ｑ２のコレ
クタは抵抗Ｒ１を通じＶ＋に接続されていて、出力端子
４に給電し、又Ｑ２のエミッタは接地されている。

Ｒ１は典型的には使用者によって補充される外部抵抗で
ある。

第１図の回路は単一段の増幅器を提供するが。

端子４におけるその出力電流はＱ２の電流利得（ベータ
）×１１に制限される。この回路はＱ２と関係のある飽
和問題のために応答時間が比較的遅い。

第２図は第１図の回路の飽和問題を解決し、従ってより
高速で動作することのできる別の従来技術回路を図示し
１いる。これの基本的な限界はその出力電流がやはりベ
ータＸＩＩに制限されろことである。第２図の回路は、
一般に「ショットキー・クランプ形出力段」と呼ばれる
ものであって。

第１図の回路にシャットキーバリヤダイオードＤ１を加
えて、これをＱｌのコレクタと、Ｑ２のコレクタと出力
端子４との接続部との間に接続して。

この接続部の方へ電流を導くようにこのダイオードの向
きを定めたものである。ショットキーバリヤダイオード
は、又ホットキャリヤ又は表面障壁ダイオードとして知
られており、　　ｎｐｎ接合ではなく整流性金属−半導
体接触部からなっている。適当に製造されると、そのよ
うな整流性接触部は電荷蓄積効果を最小化し、且つター
ンオフ時間を短くすることによってダイオードのスイッ
チング速度を増大させる。ショットキーバリヤダイオー
ドは低い電流レベルに対しては標準の接合ダイオードに
おけるよりも小さい順方向電圧降下、典型的には標準の
接合ダイオードでは６５０〜７００ｍＶであるのに対し
てショットキーバリヤダイオードでは４００〜４５０ｍ
Ｖの範囲の電圧降下を呈する。

ショットキーバリヤダイオードを加えたことを除いては
、従来技術の第２図の回路は第１図のものと同じである
。ショットキーダイオードはＲ２のベースから十分に電
流をそらしてそれが飽和しないようにし、これにより回
路の動作速度？増大させるが、出力電流は前に述べたよ
うにやはりベータＸＩＩに制限される。

一般に直接結合形ダーリントン増幅器と呼ばれる。第３
の普及している出力増幅器段が第３図に図示されている
。この回路では、コレクタがＱ２のコレクタに接続され
、ベースがＱ２のエミッタに接続され且つエミッタが接
地されているトランジスタＱ３からなる第２の増幅段が
使用されている。この回路は相当に大きい増幅を行い、
その出力電流はぐベータ）”ＸＩＩの程度である。しか
しながら、この回路は、出力電圧が接地の十分近くまで
変動してＱ３のベース電圧がそれのコレクタ電圧を越え
るようになるとＱ２が飽和するので。

動作範囲が制限される。

（発明の概要） 従来技術に関係した前述の諸問題ケ考照して、この発明
の目的は、高い増幅度を達成し、従来技術におい１遭遇
するトランジスタの飽和問題を避け、しかも広範な出力
電圧範囲を持った。新規な改良された集積回路増幅器段
を与えることである。

これら及びその他の目的の達成のために、第１及び第２
段の増幅用トランジスタを備えた二段出力増幅器が設け
られている。第１段トランジスタのベースと、出力端子
と第２段トランジスタのコレクターエミッタ回路との接
続部との間にはインピーダンス回路が接続されている。

このインピーダンス回路は第１段トランジスタのベース
から十分な電流を引き取ってそれが飽和しないようにし
。

且つ、二つのトランジスタの累積ベース−エミッタ電圧
よりも小さい電圧降下を確立することによって第２段ト
ランジスタを動作状態に保つ。この増幅器回路は、第３
図に図示された従来技術のダＩＪントン段のものに匹敵
する高い増幅器を達成するが、より太きい出力範囲を持
っており且つそれの飽和問題を避け℃いるので、応答時
間が改善される。

本発明のこれら及びその他の特徴及び利点は。

添付の図面と共に行われた。採択実施例についての次の
詳細な説明から技術に通じた者には明らかであろう。

（実施例の説明） 増幅用ｎｐｎ　）ランリスタを使用した本発明の実施例
が第４図に示され℃いる。ｐｎｐ　トランジスタを用い
ることもできて、その場合には反転した極性に合わせて
同等の動作を生じさせるように通常の方法で回路を変更
すればよいことは理解されるはずである。この回路は第
１図ないし第３図の従来技術回路に使用された対応する
素子に構成上匹敵する幾つかの素子を備えており（しか
し。

素子の幾つかは第４図の回路の設計全体において等価動
作を呈しない）、そのように素子には第１図ないし第３
図において使用されたものと同じ符号が施されている。

第３図のダーリントン増幅器回路に類似した方法で、電
流理工１はＱｌのコレクタ及びＱ２のベースに電流を導
く。Ｑｌのベースは入力端子２から信号を受け、この入
力信号がＱ２のベースにおげろ入力信号を制御する。ト
ランジスタＱ３はＱ２にエミッタホロツとし℃接続され
、そのコレクタは出力端子に且つ又抵抗Ｒ１を通してＶ
十ｇに接続されている。

しかしながら９回路の残りの部分は従来技術のものとは
全く異なっており、望まれた出力範囲の増大、飽和問題
の低減、及び付随した応答時間の高速化を生じることに
なる。Ｑ２のベースと、出力端子４とＱ３のコレクタと
の接続部との間にはインピーダンス回路が接続されてい
る。このインピーダンス回路は２通常の場合ダイオード
Ｄ２と直列に接続されたショットキーバリヤダイオード
Ｄ１からなることが望ましい（集積回路ダイオードは一
般にバイポーラトランジスタのベースとコレクタを一緒
に短絡することによって形成される）。

インピーダンス回路は、Ｑ２のベースから十分な電流を
取り去ってこのトランジスタカ１比較的高速度で飽和し
ないようにすることと、Ｑ２がＱ３に過剰のベース電流
を供給しないようにしてこの峯うソリスタが飽和しない
ようにすることの二重の目的に役立つ。

インピーダンス回路は他のインピーダンス素子。

単一抵抗で構成することもできようが、その場合にはそ
れの応答時間は第４図に示された接合ダイオード及びシ
ョットキーバリヤダイオードの組合せの場合よりもはる
かに遅くなるであろう。インピーダンス回路は、その電
圧降下がＱ３のコレクタとエミッタとの間の電圧差より
小さくて、このトランジスタが動作状態に保たれるよう
に選定されるべきである。第４図においてＱ２及びＱ３
のベース−エミッタ電圧降下はそれぞれ約７００ｍＶで
ある。Ｄ２における電圧降下もやはり約７００ｍＶであ
り且つショットキーバリヤダイオードＤ１における電圧
降下は約４５０ｍＶでなるので、電圧要件は満足される
。しかしながらＱ２のベース電圧は接地電位より約１．
４ボルトの高さくＱ２及びＱ３の累積ベース−エミッタ
電圧）の最低レベルに維持されるので、端子４における
出力電圧は１．４ボルド一インピーダンス回路における
電圧降下の値以下に変動することはできない。従°って
。

インピーダンス回路における電圧降下の上限は前述のよ
うに固定されているとはいえ、実際の電圧降下はこの上
限に比べて比較的高く、なるべくならば最大電圧降下量
の２分の１より太ぎいことが望ましい。接合ダイオード
Ｄ２とショットキーバリヤダイオードＤ１の組合せはこ
の条件を満足して、出力負荷電圧を接地電圧から約２０
０又は２５０ｍＶの範囲内におい℃変動させることがで
き、従って広範な出力電圧範囲が与えられる。

Ｑ２のコレクタは従来技術の回路におけるように出力端
子にではな（Ｖ＋に直接接続されている。

第４図の回路では、Ｑ２のコレクタを出力端子に接続す
れば、Ｑ２が低い出力電圧変動で飽和するようになろう
。この発明によりそれケｖ＋に直接つなぐとこの飽和問
題が避けられる。

この増幅器回路は、従来技術のものにおい又遭遇する飽
和問題を避け、従って応答時間を改善しながら広範な出
力電圧範囲を得、更に高い増幅度を達成する。技術に通
じた者には示された特定の回路についての多くの変更例
及び変形例が浮かぶでアロウ。例えば、トランジスタの
エミッタは接地電位な基準として示されているが、二つ
の電圧母線の間に適当な電圧差が維持される限り他の基
準電圧レベルを使用することもできよう。従って。

この発明は特許請求の範囲の記載によってのみ限定され
るべきものである。

【図面の簡単な説明】

第１図から第３図までは従来技術の出力増幅段の概略図
である。 第４図１士；の発明ケ利用した出力増幅器の概略図であ
る。 第４図において、２は入力端子、４は出力端子。 Ｑ１、Ｑ２．Ｑ３はｎｐｎ　）ランリスタ、Ｄｉはショ
ットキーバリヤダイオード、Ｄ２は接合ダイオード、Ｉ
ｎ！電流源、■＋は正電圧母線を示す。

Claims (1)

1. 【特許請求の範囲】 １、出力端子（４） 第１母線（Ｖ＋）が第２母線（接地）よりも高い電圧を
   持つように構成されている第１及び第２の電圧母線、 コレクターエミッタ回路が両電圧母線間に接続され且つ
   ベースが入力電流を受けるように接続されている第１段
   バイポーラトランジスタ（Ｑ２）、コレクターエミッタ
   回路が出力端子と第２電圧母線との間に接続され且つベ
   ースが第１段トランジスタ（Ｑ２）のコレクターエミッ
   タ回路に接続されている第２段トランジスタ（Ｑ３）、
   並びに出力端子（４）と第１段トランジスタ（Ｑ２）の
   ベースとの間に接続されていてこのトランジスタのベー
   ス電流を制御してこのトランジスタが飽和しないように
   し、且つ第２段トランジスタ（Ｑ３）のコレクターエミ
   ッタ回路における電圧差よりも小さい電圧降下を確立す
   るインピーダンス回路（Ｄ１、Ｄ２） を備えている２段集積回路増幅器。 ２、前記のインピーダンス回路がダイオード回路（Ｄ１
   、Ｄ２）からなっている、特許請求の範囲第１項に記載
   の増幅器。 ３、前記のダイオード回路が直列に接続されたショット
   キーバリヤダイオード（Ｄ１）及び接合ダイオード（Ｄ
   ２）からなっている特許請求の範囲第２項に記載の増幅
   器。 ４、前記のインピーダンス回路（Ｄ１、Ｄ２）が第２段
   トランジスタ（Ｑ３）のコレクターエミッタ回路におけ
   る電圧差の半分よりも大きい電圧降下を確立する、特許
   請求の範囲第１項に記載の増幅器。 ５、入力端子（２）、 出力端子（４）、 第１及び第２の電圧母線（Ｖ＋、接地）、 それぞれのトランジスタがベース、コレク タ及びエミッタを備えていて、第１トランジスタ（Ｑ１
   ）のベースが入力端子（２）に接続され、第２トランジ
   スタ（Ｑ２）のコレクターエミッタ回路が両電圧母線の
   間に第３トランジスタ（Ｑ３）のベースとに接続され、
   且つ第３トランジスタ（Ｑ３）のコレクターエミッタ回
   路が出力端子（４）と電圧母線の一つとの間に接続され
   ている、第１（Ｑ１）、第２（Ｑ２）及び第３（Ｑ３）
   のバイポーラトランジスタ、 第１トランジスタ（Ｑ１）のコレクターエミッタ回路と
   第２トランジスタ（Ｑ２）のベースとに電流を供給する
   ように接続された電流源（Ｉ１）、並びに 第２トランジスタ（Ｑ２）のベースに接続されていてこ
   のトランジスタのベース電流を制御し且つこのトランジ
   スタを飽和しないように保持するインピーダンス回路（
   Ｄ１、Ｄ２）、 を備えている集積回路増幅器回路。 ６、前記のインピーダンス回路（Ｄ１、Ｄ２）が第２ト
   ランジスタ（Ｑ２）のベースと出力端子（４）との間に
   接続されている、特許請求の範囲第５項に記載の増幅器
   回路。 ７、前記のインピーダンス回路がダイオード回路（Ｄ１
   、Ｄ２）からなっている、特許請求の範囲第６項に記載
   の増幅器回路。 ８、前記のダイオード回路が直列に接続されたショット
   キーバリヤダイオード（Ｄ１）及び接合ダイオード（Ｄ
   ２）からなっている、特許請求の範囲第７項に記載の増
   幅器回路。