JPS6395734A - 高安定性と低レスト電流を有する論理インターフェイス回路 - Google Patents
高安定性と低レスト電流を有する論理インターフェイス回路Info
- Publication number
- JPS6395734A JPS6395734A JP62247765A JP24776587A JPS6395734A JP S6395734 A JPS6395734 A JP S6395734A JP 62247765 A JP62247765 A JP 62247765A JP 24776587 A JP24776587 A JP 24776587A JP S6395734 A JPS6395734 A JP S6395734A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- branch
- circuit
- transistors
- circuit according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Automation & Control Theory (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、レスト条件下で低い電流ドレーンを有し、温
度変化に関して高い安定特性を有する改良された論理イ
ンターフェイス回路に関する。
度変化に関して高い安定特性を有する改良された論理イ
ンターフェイス回路に関する。
一般に、本発明は、典型的にはシリコンである半導体物
質の単一チップ上にモノリチックに集積された半導体デ
バイスの分野において特別の有用性を有し、かつ特にス
イッチング型の機能と複雑な集積システムのためのデバ
イスに官用である。
質の単一チップ上にモノリチックに集積された半導体デ
バイスの分野において特別の有用性を有し、かつ特にス
イッチング型の機能と複雑な集積システムのためのデバ
イスに官用である。
（従来技術とその問題点）
この種のデバイスにおいては、レスト（ｒｅｓｔ）条件
下つまり回路又は集積回路の一部が一時的にそれらの論
理機能を行うために利用されていない場合に、電力消費
を可能な限り低くすることが必要又は有利である。これ
は、より複雑な集積回路に属する所謂ｒＥＮＡＢＬＥＪ
型の多くの論理入力のだめに好適なインターフェイス回
路を提供することにより得られる。このような入力がそ
れらのｒＯＪ状態にあるときは、それらは対応する集積
回路を不活性化して電力消費を最小にする。
下つまり回路又は集積回路の一部が一時的にそれらの論
理機能を行うために利用されていない場合に、電力消費
を可能な限り低くすることが必要又は有利である。これ
は、より複雑な集積回路に属する所謂ｒＥＮＡＢＬＥＪ
型の多くの論理入力のだめに好適なインターフェイス回
路を提供することにより得られる。このような入力がそ
れらのｒＯＪ状態にあるときは、それらは対応する集積
回路を不活性化して電力消費を最小にする。
これらの論理インターフェイス回路は、ダイオードの又
はバイポーラ−トランジスターの又はＭＯＳ）ランシス
ターの又はこれらの結合のしきい電圧に実質的に基づい
ているか、又はこのような回路は「比較器／電圧参照」
回路に基づいている。
はバイポーラ−トランジスターの又はＭＯＳ）ランシス
ターの又はこれらの結合のしきい電圧に実質的に基づい
ているか、又はこのような回路は「比較器／電圧参照」
回路に基づいている。
添付図面の第１図及び第２図は、それぞれダイオード（
ＤＩ ）のしきい電圧に基づく論理インターフェイス回
路と、トランジスターＱ、と「比較器／電圧参照」回路
により形成されたゲイン段を使用する他の回路を示して
いる。
ＤＩ ）のしきい電圧に基づく論理インターフェイス回
路と、トランジスターＱ、と「比較器／電圧参照」回路
により形成されたゲイン段を使用する他の回路を示して
いる。
これらの既知のタイプの論理インターフェイス回路は全
ての面で好ましい選択を提供することがない。
ての面で好ましい選択を提供することがない。
実際、第１のタイプの回路（第１図）は非常に低いレス
ト電流を示す（低い電力消費）が、論理しきい電圧は温
度に影害され安定ではない。特にシリコン用であるＶｌ
、（ベース−エミッター電圧）に基づくしきい値は温度
に対して非常に敏感である。
ト電流を示す（低い電力消費）が、論理しきい電圧は温
度に影害され安定ではない。特にシリコン用であるＶｌ
、（ベース−エミッター電圧）に基づくしきい値は温度
に対して非常に敏感である。
逆に、「比較器／電圧参照」システムを使用する第２の
タイプの回路（第２図）は、温度変化にかかわらず、論
理しきい電圧の値の大きな安定性を保証することができ
るが、該比較器と電圧参照の回路は、入力と出力の両者
が論理「０」状態（電圧に関して低い）にある場合にも
バイアス電流を必要とする。
タイプの回路（第２図）は、温度変化にかかわらず、論
理しきい電圧の値の大きな安定性を保証することができ
るが、該比較器と電圧参照の回路は、入力と出力の両者
が論理「０」状態（電圧に関して低い）にある場合にも
バイアス電流を必要とする。
（発明の目的）
本発明は、レスト条件下で極端に低い電流ドレーンの利
点を、温度変化に関してのしきい電圧の例外的な安定性
と組み合わせた改良された論理インターフェイス回路を
提供する。
点を、温度変化に関してのしきい電圧の例外的な安定性
と組み合わせた改良された論理インターフェイス回路を
提供する。
（発明の構成）
本発明の回路は、動作の間に「比較器／電圧参照」タイ
プのしきい回路としてだけでなく、ベース−エミッター
接合のターン−オンしきい電圧に基づくしきい回路とし
ての挙動を示すが、上記した既知の両タイプのインター
フェイス回路とは都合良く異なっており、実際問題とし
てそれぞれの欠点及び限界を被ることなく両タイプの回
路の利点を有している。
プのしきい回路としてだけでなく、ベース−エミッター
接合のターン−オンしきい電圧に基づくしきい回路とし
ての挙動を示すが、上記した既知の両タイプのインター
フェイス回路とは都合良く異なっており、実際問題とし
てそれぞれの欠点及び限界を被ることなく両タイプの回
路の利点を有している。
実質的に、本発明のインターフェイス回路は、所謂バン
ドギャップタイプの電圧参照回路の独創的で効果的な実
施に基づくものであり、そこでは安定な出力電圧を維持
できる負の帰還を掃供するためにはこのような電圧参照
回路中で一般的に起こるシステムに固有のゲインを利用
しないが、開ループ条件下で入力電圧がある一定のしき
い値を通るときに出力電圧の遷移を得るために利用する
。
ドギャップタイプの電圧参照回路の独創的で効果的な実
施に基づくものであり、そこでは安定な出力電圧を維持
できる負の帰還を掃供するためにはこのような電圧参照
回路中で一般的に起こるシステムに固有のゲインを利用
しないが、開ループ条件下で入力電圧がある一定のしき
い値を通るときに出力電圧の遷移を得るために利用する
。
本発明による論理インターフェイス回路は、−エミッタ
ー共通配置におけるカットオフ状態からＯＮ状態へ移す
ためのある一定の駆動電流を必要とする第１の極性の出
力バイボーラードランシスター又はその等個物（Ｔ３）
と； −それらのベースが共通に接続されかつ入力段の入力ノ
ードに接続されている、第２の極性の１対のバイポーラ
−トランジスター（ＴＩ及びＴ２）から成り、前記２個
のバイポーラ−トランジスターが電流ミラーと協動し、
トランジスターＴ２を有する該電流ミラーの枝路の相互
コンダクタンスがトランジスターＴＩを有する電流ミラ
ーの枝路の相互コンダクタンスより大きく、かつ前記ト
ランジスターＴ、及びＴ２を通る電流密度が互いに異な
っている入力段と； 一前記入力段のより大きい相互コンダクタンスの枝路か
らタップされる駆動電流から成り；かつ前記出力トラン
ジスターは入力段の入力ノードにおける電圧が、それに
より前記バイポーラ−トランジスターが製造された半導
体物質のバンドギャップ電圧に等価なしきい電圧に等し
くなったときにＯＮ状態に駆動されるようになっている
。
ー共通配置におけるカットオフ状態からＯＮ状態へ移す
ためのある一定の駆動電流を必要とする第１の極性の出
力バイボーラードランシスター又はその等個物（Ｔ３）
と； −それらのベースが共通に接続されかつ入力段の入力ノ
ードに接続されている、第２の極性の１対のバイポーラ
−トランジスター（ＴＩ及びＴ２）から成り、前記２個
のバイポーラ−トランジスターが電流ミラーと協動し、
トランジスターＴ２を有する該電流ミラーの枝路の相互
コンダクタンスがトランジスターＴＩを有する電流ミラ
ーの枝路の相互コンダクタンスより大きく、かつ前記ト
ランジスターＴ、及びＴ２を通る電流密度が互いに異な
っている入力段と； 一前記入力段のより大きい相互コンダクタンスの枝路か
らタップされる駆動電流から成り；かつ前記出力トラン
ジスターは入力段の入力ノードにおける電圧が、それに
より前記バイポーラ−トランジスターが製造された半導
体物質のバンドギャップ電圧に等価なしきい電圧に等し
くなったときにＯＮ状態に駆動されるようになっている
。
好ましくは、前記第１のタイプの極性の出力トランジス
ターはＰＮＰバイポーラ−トランジスター又はＰＮＰ等
価トランジスターであり、一方入力段の２個のバイポー
ラ−トランジスターはＮＰＮトランジスターである。
ターはＰＮＰバイポーラ−トランジスター又はＰＮＰ等
価トランジスターであり、一方入力段の２個のバイポー
ラ−トランジスターはＮＰＮトランジスターである。
（実施例）
純粋に例示及び非限定の目的で、本発明によるインター
フェイス回路を、第３図に概略的に描かれた回路により
説明する。
フェイス回路を、第３図に概略的に描かれた回路により
説明する。
該回路は実質的に、エミッター共通配置に接続されたバ
イポーラ−ＰＮＰ ）ランシスター又はＰＮＰ等価トラ
ンジスターＴｔ、及びそれらのベースが共通して入力ノ
ードに接続されている１対のバイポーラ−ＮＰＮ ）ラ
ンシスターＴ＋及びＴ２と、電流ミラー（点線の四角Ｓ
で示されている）とを含む入力段から成っている。前記
トランジスターＴＩを有する入力段（つまり電流ミラー
）の枝路は、Ｔ１のエミッターと回路の共通の大地間に
接続された２個の直列の抵抗Ｒ８及びＲ２から成り、一
方前記トランシスターＴ２を有する入力段の枝路はＴ２
のエミッターと前記共通の大地間の抵抗Ｒ２のみから成
っている。
イポーラ−ＰＮＰ ）ランシスター又はＰＮＰ等価トラ
ンジスターＴｔ、及びそれらのベースが共通して入力ノ
ードに接続されている１対のバイポーラ−ＮＰＮ ）ラ
ンシスターＴ＋及びＴ２と、電流ミラー（点線の四角Ｓ
で示されている）とを含む入力段から成っている。前記
トランジスターＴＩを有する入力段（つまり電流ミラー
）の枝路は、Ｔ１のエミッターと回路の共通の大地間に
接続された２個の直列の抵抗Ｒ８及びＲ２から成り、一
方前記トランシスターＴ２を有する入力段の枝路はＴ２
のエミッターと前記共通の大地間の抵抗Ｒ２のみから成
っている。
第３図の実施例において、電流ミラーＳは、接合タイプ
（Ｊ−ＦＥＴ）又はＭＯＳ−ＦＥＴ）ランシスターであ
ってもよい２個の電界効果トランジスターＭ１及びＭ２
から成っている。可能な限り回路を而単に維持すること
が望ましいが、一般に、任意の他のタイプの電流ミラー
、例えばバイポーラ−トランジスターで、又はダイオー
ドとトランジスターで、又は抵抗で製造した任意のもの
と、演算増幅器を本発明の回路中で満足して使用するこ
とができる。特に前記２個の電界効果トランジスターＭ
１及びＭ２はそれぞれ２個のＰＮＰトランジスターと置
換してもよい。
（Ｊ−ＦＥＴ）又はＭＯＳ−ＦＥＴ）ランシスターであ
ってもよい２個の電界効果トランジスターＭ１及びＭ２
から成っている。可能な限り回路を而単に維持すること
が望ましいが、一般に、任意の他のタイプの電流ミラー
、例えばバイポーラ−トランジスターで、又はダイオー
ドとトランジスターで、又は抵抗で製造した任意のもの
と、演算増幅器を本発明の回路中で満足して使用するこ
とができる。特に前記２個の電界効果トランジスターＭ
１及びＭ２はそれぞれ２個のＰＮＰトランジスターと置
換してもよい。
どのような場合でも、入力段は、前記トランジスターＴ
２を通る電流密度が前記トランジスターＴ、を通る電流
密度より大きくなるようにする。
２を通る電流密度が前記トランジスターＴ、を通る電流
密度より大きくなるようにする。
これはトランジスターＴ１のエミッターエリアをトラン
ジスターＴ２のエミッターエリアより大きくすることで
都合良く達成され、その換わりに同じ効果が電流ミラー
の比を修正する（つまりトランジスターＭ１とＭ２を異
なったサイズにする）か、又は同時に両パラメーターに
インタービーン（ｉｎｔｅｒｖｅｎｅ）させることによ
り得ることができる。
ジスターＴ２のエミッターエリアより大きくすることで
都合良く達成され、その換わりに同じ効果が電流ミラー
の比を修正する（つまりトランジスターＭ１とＭ２を異
なったサイズにする）か、又は同時に両パラメーターに
インタービーン（ｉｎｔｅｒｖｅｎｅ）させることによ
り得ることができる。
より大きな電流ゲインとより大きいエリア要求は前記２
個のバイポーラ−トランジスターＴ、及びＴｚを通る電
流密度の大きな差異に対応する。
個のバイポーラ−トランジスターＴ、及びＴｚを通る電
流密度の大きな差異に対応する。
この理由のためにトランジスターエリア間の比は６から
１２の間に維持することが好ましい。
１２の間に維持することが好ましい。
本発明の回路の動作は次のように記述することができる
。
。
まず入力電圧のためのある一定のしきい値を固定するこ
とにより、Ｖｉｎ”Ｖｉｎとなり、このしきい値条件に
Ｉｔ ＝ Ｔｚ ＝ Ｉ 。 （１）を加えかつ Ｔ２エミッターエリア とすると、 及び Ｖｉｎ”” （Ｉ ｒ ＋ Ｉｚ ） Ｒｚ ＋Ｖｂｅ
Ｔ２ （３）となり、上記（１）、（２）及び（
３）を組み合わせると、 Ｒｉ ｑ となる。
とにより、Ｖｉｎ”Ｖｉｎとなり、このしきい値条件に
Ｉｔ ＝ Ｔｚ ＝ Ｉ 。 （１）を加えかつ Ｔ２エミッターエリア とすると、 及び Ｖｉｎ”” （Ｉ ｒ ＋ Ｉｚ ） Ｒｚ ＋Ｖｂｅ
Ｔ２ （３）となり、上記（１）、（２）及び（
３）を組み合わせると、 Ｒｉ ｑ となる。
しきい条件（つまりｖ、、＝ｖ ａｎ）の近傍におい
て、前記トランジスターＴ２を有する入力段の枝路の相
互コンダクタンスは、前記Ｉ・ランシスターＴ、を有す
る枝路のそれより大きくなっていて（Ｔ、はＲ８とのみ
直列である）、実際に、（１／ ｇｓｙｉ ） ＋ Ｒ
ｉ ＞ （１／ ｇｆｆｉｔｚ ）で、ＩＩ−Ｉｚであ
るため、ｇｍｒｒ ＝ｇＭＴ２であり・ １） ｖ、Ｒ＞ｖ ｉｙ＋のときｉｚ ＞ ＩＩ 、
Ｔ：ｌ −０ＮＩ ｄｒａｉｎｅｄ ＝ Ｉ Ｈ＋ Ｉ
ｚ２）ｖ、、、＜ｖ ａｎのときＩ２＜ＩＩ 、Ｔ
３→０ＦＦＩ ａｒａｉｎｓ＋ｄ ＝ Ｉｔ
＋ ＩＺとなる。
て、前記トランジスターＴ２を有する入力段の枝路の相
互コンダクタンスは、前記Ｉ・ランシスターＴ、を有す
る枝路のそれより大きくなっていて（Ｔ、はＲ８とのみ
直列である）、実際に、（１／ ｇｓｙｉ ） ＋ Ｒ
ｉ ＞ （１／ ｇｆｆｉｔｚ ）で、ＩＩ−Ｉｚであ
るため、ｇｍｒｒ ＝ｇＭＴ２であり・ １） ｖ、Ｒ＞ｖ ｉｙ＋のときｉｚ ＞ ＩＩ 、
Ｔ：ｌ −０ＮＩ ｄｒａｉｎｅｄ ＝ Ｉ Ｈ＋ Ｉ
ｚ２）ｖ、、、＜ｖ ａｎのときＩ２＜ＩＩ 、Ｔ
３→０ＦＦＩ ａｒａｉｎｓ＋ｄ ＝ Ｉｔ
＋ ＩＺとなる。
もし、
ａ） Ｖ １ｎ＝Ｖｂａ （シリコンのバンドギャッ
プ電圧）とすると、 一温度に関して安定で、 一供給電圧の値に独立であり、 −このような回路の通常の要求に関して都合良く中間の
値をとる、 しきい電圧を得ることができ、 ｂ）Ｌきい条件（つまりＶ 、ｆｉ＝Ｖ、、）におけ
る電流ドレーンつまりＩ。ｌ、、。４が に等しくなる。
プ電圧）とすると、 一温度に関して安定で、 一供給電圧の値に独立であり、 −このような回路の通常の要求に関して都合良く中間の
値をとる、 しきい電圧を得ることができ、 ｂ）Ｌきい条件（つまりＶ 、ｆｉ＝Ｖ、、）におけ
る電流ドレーンつまりＩ。ｌ、、。４が に等しくなる。
当業者には明らかなように、回路を容易に最適化してし
きい条件においてドレーンされる電流を可能な限り小さ
くすることができる。温度変化に対して同等の良好な安
定性を確保できる従来技術のより複雑な回路に対して、
本発明の回路は、バイアスされるべき減少した数の部品
のみを必要とし、従ってドレーンされる電流は従来技術
の同等の回路より小さくなる。
きい条件においてドレーンされる電流を可能な限り小さ
くすることができる。温度変化に対して同等の良好な安
定性を確保できる従来技術のより複雑な回路に対して、
本発明の回路は、バイアスされるべき減少した数の部品
のみを必要とし、従ってドレーンされる電流は従来技術
の同等の回路より小さくなる。
ｃ）Ｌきい電圧未満の値（Ｖ ｉ ｎ ＜Ｖ ｂ。）で
は、トランジスターＴ ＋ 、Ｔ ２及びＴ３は全てカ
ットオフとなり、ドレーンされる電流は実質的に雰であ
る。
は、トランジスターＴ ＋ 、Ｔ ２及びＴ３は全てカ
ットオフとなり、ドレーンされる電流は実質的に雰であ
る。
（発明の効果）
上述した通り、レスト条件下における低い電流ドレーン
のための要求も本発明の回路により完全に満足される。
のための要求も本発明の回路により完全に満足される。
当業者には明らかなように、レスト条件下で電流ドレー
ンが零になる「しきい」条件は温度依存性のまま（つま
り１５０℃＞Ｔ＞−５０℃において４００ ｍ Ｖ ＜
Ｖ ｂｅ ＜ ８００ ｒｎ Ｖ ）であるが、実際
のところ駆動電流は通常「低い」又は「０」論理状態に
対して０．４ｖ未満の最大出力電圧を保証し、従って本
発明のインターフェイス回路は、入力ノードが「低い」
又はｒＯＪ論理状態にあるときに、全ての予見できる温
度条件下での低い電流ドレーンを保証する。
ンが零になる「しきい」条件は温度依存性のまま（つま
り１５０℃＞Ｔ＞−５０℃において４００ ｍ Ｖ ＜
Ｖ ｂｅ ＜ ８００ ｒｎ Ｖ ）であるが、実際
のところ駆動電流は通常「低い」又は「０」論理状態に
対して０．４ｖ未満の最大出力電圧を保証し、従って本
発明のインターフェイス回路は、入力ノードが「低い」
又はｒＯＪ論理状態にあるときに、全ての予見できる温
度条件下での低い電流ドレーンを保証する。
第１図は、従来のインターフェイス回路の一例を示す回
路図、第２図は、従来の他のインターフェイス回路の例
を示す回路図、第３図は、本発明に係わるインターフェ
イス回路の一実施例を示す回路図である。
路図、第２図は、従来の他のインターフェイス回路の例
を示す回路図、第３図は、本発明に係わるインターフェ
イス回路の一実施例を示す回路図である。
Claims (9)
- （１）カットオフ状態からＯＮ状態へ移すためのある一
定の駆動電流を必要とする、エミッター共通配置で接続
された第１のタイプの極性を有するバイポーラー又はバ
イポーラー等価出力トランジスター（Ｔ＿３）と； それらのベースが共通になって入力段の入力ノードに接
続された第２のタイプの極性の１対のバイポーラートラ
ンジスター（Ｔ＿１及びＴ＿２）と、それぞれが前記２
個のトランジスターＴ＿１及びＴ＿２の一方又は他方に
接続された２個の枝路を有する電流ミラーとから成り、
前記トランジスターＴ＿２を有する前記電流ミラーの枝
路の相互コンダクタンスが前記トランジスターＴ＿１を
有する前記電流ミラーの枝路の相互コンダクタンスより
大きく、前記トランジスターＴ＿１及びＴ＿２を通る電
流密度が互いに相違している入力段と； 最大の相互コンダクタンスを有する前記入力段の枝路か
ら誘導される前記出力トランジスターＴ＿３のための駆
動電流とを含んで成り； 前記入力段の入力ノードの電圧が前記バイポーラートラ
ンジスターを形成する半導体物質のバンドギャップ電圧
の値と等価であるしきい電圧の値と等しくなったときに
、前記出力トランジスターが通電されるようにした高安
定性と低レスト電流を有する論理インターフェイス回路
。 - （２）第１のタイプの極性のトランジスターがＰＮＰ又
はＰＮＰ等価トランジスターであり、第２のタイプの極
性のトランジスターがＮＰＮトランジスターである特許
請求の範囲第１項に記載の回路。 - （３）電流ミラーが実質的に２個のバイポーラーＮＰＮ
トランジスターにより形成されている特許請求の範囲第
２項に記載の回路。 - （４）電流ミラーが２個の電界効果トランジスターによ
り形成されている特許請求の範囲第１項に記載の回路。 - （５）電流ミラーが、それぞれトランジスターＴ＿１を
有する入力段の枝路とトランジスターＴ＿２を有する枝
路上にあるダイオードとトランジスターにより形成され
ている特許請求の範囲第１項に記載の回路。 - （６）トランジスターＴ＿１及びＴ＿２が異なったエリ
アを有している特許請求の範囲第１項に記載の回路。 - （７）トランジスターＴ＿１が、トランジスターＴ＿２
のエリアの１から１２倍のエリアを有している特許請求
の範囲第１項に記載の回路。 - （８）２個のトランジスターが異なったエリアを有して
いる特許請求の範囲第３項又は第４項に記載の回路。 - （９）トランジスターＴ＿１を有する入力段の枝路が、
トランジスターＴ＿１のエミッターと回路の共通の大地
間に直列に接続された２個の抵抗Ｒ＿１及びＲ＿２を含
んで成り、かつトランジスターＴ＿２を有する枝路が、
そのエミッターと回路の共通の大地間に直列に接続され
た抵抗Ｒ＿２のみを有している特許請求の範囲第１項か
ら第８項までのいずれかに記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT83648/86A IT1201848B (it) | 1986-10-02 | 1986-10-02 | Circuito di interfaccia logica ad alta stabilita' e bassa corrente di riposo |
| IT83648A/86 | 1986-10-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6395734A true JPS6395734A (ja) | 1988-04-26 |
| JP2684554B2 JP2684554B2 (ja) | 1997-12-03 |
Family
ID=11323618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247765A Expired - Fee Related JP2684554B2 (ja) | 1986-10-02 | 1987-09-30 | 高安定性と低レスト電流を有する論理インターフェイス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4810902A (ja) |
| EP (1) | EP0263078B1 (ja) |
| JP (1) | JP2684554B2 (ja) |
| DE (1) | DE3772695D1 (ja) |
| IT (1) | IT1201848B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1217736B (it) * | 1988-05-26 | 1990-03-30 | Sgs Thomson Microeletronics Sp | Circuito elettronico di spegnimento ritardato autoalimentato con controllo a bassissima tensione |
| KR910001068B1 (ko) * | 1988-07-11 | 1991-02-23 | 삼성전자 주식회사 | 메모리장치의 공급전압 안정화회로 |
| EP0353508B1 (de) * | 1988-07-22 | 1994-09-21 | Siemens Aktiengesellschaft | ECL-CMOS-Wandler |
| US5043601A (en) * | 1988-08-26 | 1991-08-27 | U.S. Philips Corporation | Wide-band amplifier useful for squarewave signals |
| JPH0727425B2 (ja) * | 1988-12-28 | 1995-03-29 | 株式会社東芝 | 電圧発生回路 |
| JPH06103839B2 (ja) * | 1988-12-28 | 1994-12-14 | 株式会社東芝 | 半導体論理回路 |
| US5001362A (en) * | 1989-02-14 | 1991-03-19 | Texas Instruments Incorporated | BiCMOS reference network |
| US5013934A (en) * | 1989-05-08 | 1991-05-07 | National Semiconductor Corporation | Bandgap threshold circuit with hysteresis |
| US5278491A (en) * | 1989-08-03 | 1994-01-11 | Kabushiki Kaisha Toshiba | Constant voltage circuit |
| US4958122A (en) * | 1989-12-18 | 1990-09-18 | Motorola, Inc. | Current source regulator |
| US5117130A (en) * | 1990-06-01 | 1992-05-26 | At&T Bell Laboratories | Integrated circuits which compensate for local conditions |
| US5122681A (en) * | 1991-03-15 | 1992-06-16 | National Semiconductor Corporation | Synchronous BiCMOS logic gate |
| US5386336A (en) * | 1992-06-19 | 1995-01-31 | Trw Inc. | On chip current limiter |
| US5341042A (en) * | 1992-08-10 | 1994-08-23 | International Business Machines Corporation | Low voltage, cascoded NTL based BiCMOS circuit |
| DE4429715C1 (de) * | 1994-08-22 | 1996-05-02 | Siemens Ag | Schaltungsanordnung zur Spannungsbegrenzung |
| DE69731501T2 (de) * | 1996-05-17 | 2005-10-20 | Denso Corp., Kariya | Lastbetätigungsschaltung |
| US6018370A (en) * | 1997-05-08 | 2000-01-25 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US6028640A (en) * | 1997-05-08 | 2000-02-22 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US5889430A (en) * | 1997-06-26 | 1999-03-30 | The Aerospace Corporation | Current mode transistor circuit |
| US5949277A (en) * | 1997-10-20 | 1999-09-07 | Vlsi Technology, Inc. | Nominal temperature and process compensating bias circuit |
| JP3637848B2 (ja) | 1999-09-30 | 2005-04-13 | 株式会社デンソー | 負荷駆動回路 |
| US6876249B2 (en) * | 2002-08-13 | 2005-04-05 | Semiconductor Components Industries, Llc | Circuit and method for a programmable reference voltage |
| JP2005122277A (ja) * | 2003-10-14 | 2005-05-12 | Denso Corp | バンドギャップ定電圧回路 |
| JP2010016052A (ja) * | 2008-07-01 | 2010-01-21 | Rohm Co Ltd | 電流供給回路および電圧比較回路 |
| US8536855B2 (en) * | 2010-05-24 | 2013-09-17 | Supertex, Inc. | Adjustable shunt regulator circuit without error amplifier |
| CN104965556B (zh) * | 2015-07-01 | 2017-01-18 | 中国电子科技集团公司第五十八研究所 | 带隙基准电压电路 |
| CN106774601B (zh) * | 2017-03-03 | 2018-03-02 | 电子科技大学 | 一种并联稳压电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3778640A (en) * | 1972-07-03 | 1973-12-11 | Ibm | Signal voltage level translating circuit |
| US3887863A (en) * | 1973-11-28 | 1975-06-03 | Analog Devices Inc | Solid-state regulated voltage supply |
| US4656374A (en) * | 1985-06-17 | 1987-04-07 | National Semiconductor Corporation | CMOS low-power TTL-compatible input buffer |
-
1986
- 1986-10-02 IT IT83648/86A patent/IT1201848B/it active
-
1987
- 1987-09-14 DE DE8787830328T patent/DE3772695D1/de not_active Expired - Fee Related
- 1987-09-14 EP EP87830328A patent/EP0263078B1/en not_active Expired
- 1987-09-30 US US07/103,450 patent/US4810902A/en not_active Expired - Lifetime
- 1987-09-30 JP JP62247765A patent/JP2684554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0263078A3 (en) | 1989-06-07 |
| US4810902A (en) | 1989-03-07 |
| EP0263078A2 (en) | 1988-04-06 |
| JP2684554B2 (ja) | 1997-12-03 |
| IT8683648A0 (it) | 1986-10-02 |
| IT1201848B (it) | 1989-02-02 |
| DE3772695D1 (de) | 1991-10-10 |
| EP0263078B1 (en) | 1991-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6395734A (ja) | 高安定性と低レスト電流を有する論理インターフェイス回路 | |
| JPS6093530A (ja) | 定電流源回路を有する差動増幅回路 | |
| US4450366A (en) | Improved current mirror biasing arrangement for integrated circuits | |
| US3651346A (en) | Electrical circuit providing multiple v bias voltages | |
| JPS61261909A (ja) | 高電圧出力回路およびこれを用いた増幅器 | |
| JP2869664B2 (ja) | 電流増幅器 | |
| EP0164182B1 (en) | Jfet active load input stage | |
| US4709171A (en) | Current limiter and method for limiting current | |
| US4835455A (en) | Reference voltage generator | |
| US6417733B1 (en) | High output voltage swing class AB operational amplifier output stage | |
| US4378529A (en) | Differential amplifier input stage capable of operating in excess of power supply voltage | |
| US4803442A (en) | Low power buffer amplifier | |
| JPS63214009A (ja) | 複合トランジスタ | |
| JPH065493B2 (ja) | 定電流供給回路 | |
| US4553107A (en) | Current mirror circuit having stabilized output current | |
| JP2560010B2 (ja) | 積層ｐｎｐトランジスタ−の反飽和回路 | |
| JPH0480406B2 (ja) | ||
| JPH0578205B2 (ja) | ||
| JPS61114609A (ja) | 広範囲増幅器回路 | |
| JPH0535613Y2 (ja) | ||
| JP2661138B2 (ja) | 電流増幅回路 | |
| JPS639410B2 (ja) | ||
| USRE30587E (en) | Differential amplifier circuit | |
| SU1723567A1 (ru) | Источник-отражатель тока | |
| SU662028A3 (ru) | Усилитель |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |