JPS61261909A - 高電圧出力回路およびこれを用いた増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高電圧増幅器に関し、特に集積回路化された
高電圧増幅器、より詳細には集積回路化された高電圧増
幅器の出力段に関する。

（従来の技術） 最近、浅いエピタキシャル層（例えば１．５ミクロン）
および横型酸化物アイソレーションを用いるバイポーラ
ＩＣプロセスがますます普及してきている。これらのプ
ロセスは高いコンポーネント密度、トランジスタの高い
過渡周波数を可能としかつアナログおよびデジタル回路
の集積を許容する。

しかしながら、アナログ的な使用における主な不都合は
トランジスタのブレークダウン電圧が非常に低く、従っ
て高電圧増幅器を構成するには大型の高電圧トランジス
タを使用する必要がめることである。

比較的低電圧のプロセスを使用して演算増幅器を構成す
るためのいくつかの努力が成されてきた。

そのような技術の１つはブロッキングダイオードおよび
カスコードトランジスタを使用してＩＣ１ｉ流源の動作
範囲を増大することである。しかしながら、この技術は
酸化物によって分離された非常に浅いプロセスであって
ブレークダウン電圧が非常に低い場合の問題を解決でき
ない。

他の技術はｅｐｉ−ＪＦＥＴと結合されたバイポーラト
ランジスタを提供する。この構造はゲートアンダーレイ
トランジスタと呼ばれるが、バイポーラ部分のコレクタ
ーエミッタブレークダウン電圧がＦＥＴ部分のしきい値
電圧よりも高い場合にのみ適切に機能し従って完全に集
積回路化された増幅器を提供しない。

（発明が解決しようとする問題点） 従って本発明の目的は、少なくとも上記の不都合のいく
つかを克服する低電圧コンポーネントのみを使用した高
電圧増幅器の出力段を提供することである。

従って本発明は、共通の出力を与えるために比較的高電
圧の電圧源と電流源の間に接続された複数の低電圧増幅
手段、該増幅手段の各々に対する低電圧入力を提供する
手段、および前記低電圧トランジスタを高電圧から保護
する高電圧ＦＥＴを介して前記増幅手段に入力信号を供
給するように接続された低電圧トランジスタを含む手段
を具備する高電圧増幅器出力段を提供する。

前記出力段は好ましくはすべて低電圧プロセスにより製
造された増幅手段、低電圧トランジスタおよび高電圧Ｆ
ＥＴと共に集積化される。

前記ＦＥＴは好ましくはＪＦＥＴであって低電圧トラン
ジスタと共に第１のカスコード段を形成する。

前記増幅手段は好ましくはチェーン状に接続される。

好ましくは、前記増幅手段の各々に対する低電圧入力を
提供するための手段は比較的高い電圧源と前記高電圧Ｆ
ＥＴの間に接続されかつ該増幅手段の各々に入力を与え
るために複数のタップを有する電圧分割器ネットワーク
を具備する。ここで、増幅手段の数は該増幅手段の各々
のコレクターエミッタブレークダウン電圧が超過しない
ように決定される。

各増幅手段は好ましくはトランジスタのような半導体増
幅手段を含み、かつ好ましい実施例においては、ダーリ
ントントランジスタ対を具備する。

電圧分割器ネットワークは好ましくは直列接続された複
数の抵抗を具備し、ダーリントントランジスタ対の各々
に対して入力を与えるため各抵抗器の間にタップが出さ
れている 該ダーリントントランジスタ対は好ましくは１つのダー
リントン対のコレクタが次のダーリントン対のそれぞれ
のエミッタに接続され、第１のダーリントン対のコレク
タが比較的高い電圧源に接続され、最後のダーリントン
対のエミッタは出力に接続されるような接続とされる。

また、好ましくはバイアス抵抗が最後のダーリントン対
のエミッタの１つと出力の間に接続される。

入力信号を前記増幅手段に供給するための手段は好まし
くは、さらに、そのベースが信号入力に接続されそのコ
レクタが低電圧源に接続され、かつのそのエミッタが前
記低電圧トランジスタのベースに対する入力を提供する
ような第２のトランジスタを具備する。

さらに、低電圧増幅器手段のチェーンと前記電流源との
間に第２のカスコード段を設けてもよい。

この第２のカスコード段は１つのＪＦＥＴと１つのバイ
ポーラトランジスタを備えることが好ましく、この場合
のバイポーラトランジスタは前記電流源とＪＦＥＴの間
に設けられるカレントミラーの一部を形成する。

高電圧増幅器出力段の好ましい実施例においては、ＪＦ
ＥＴと低電圧トランジスタの間の第１のカスコード段に
別のトランジスタが設けられ、該トランジスタのベース
は抵抗を介して低電圧源に接続される。

同様の方法で、もし必要であれば別のトランジスタと抵
抗が第２のカスコード段に接続できる。

これらのトランジスタと抵抗を設ける理由は以下に説明
する。

演算増幅器は上記のような形式の高電圧増幅器出力段お
よび差動入力を備えたトランスコンダクタンス段を具備
するように構成することができ、該トランスコンダクタ
ンス段の出力は高電圧増幅器出力段への入力を提供する
。電流源は高電圧源に接続された一連の抵抗器によって
置き換えることができ、かつ低電圧源は一連のトランジ
スタおよびツェナーダイオードにより置き換えることが
可能であり、この一連のトランジスタは該トランジスタ
への入力を与える電圧分割器ネットワークとして働くチ
ェーン接続された抵抗器により電源供給される。

（実施例） 本発明に係る高電圧増幅器出力段を以下に図面を参照し
て実例によりより詳細に説明する。

第１図を参照すると高電圧増幅器段は信号人力３７と出
力３５を有している。人力３７はコレクタが低電圧源２
３に接続されたトランジスタ２４のベースに印加される
。トランジスタ２４は第２のトランジスタ２９に接続さ
れており、トランジスタ２４と２９は直列接続された抵
抗１から７を有しその他端が高電圧源３６に接続された
抵抗負荷を駆動する電流利得段として働く。ＪＦＥＴ３
０が電流利得段と抵抗負荷との間に設けられトランジス
タ２９とともにカスコード段を形成しこの組合せにより
高電圧に耐えるようにされる。

電流源３４が、２つのトランジスタ３２および３３で構
成されるカレントミラーに一定の電流を供給するために
使用されている。トランジスタ３２はまたＪＦＥＴ３１
と共にカスコード段を形成する。トランジスタ３１およ
び３２は、トランジスタ１５から２１へかつ、バイアス
抵抗２２を介してトランジスタ８から１４へバイアス電
流を供給するために使用され、従ってこれらのすべての
要素は出力３５における低インピーダンスを提供するた
めのバッファ段を形成する。トランジスタ８から２１は
高電圧源３６により電源供給され２つの組（８から１４
６よび１５から２１）の各々におけるトランジスタをエ
ミッタからコレクタへ接続することによりチェーン状の
すなわち−続きのダーリントン対８−１５．９−１６．
・・・。

１４−２’ｌを形成する。ここで各組の第１のトランジ
スタのコレクタは高電圧源３６に接続され、各組の最後
のトランジスタのエミッタは出力３５に接続されている
。各トランジスタ１５から２１のベースはトランジスタ
１８から１４の各々の１つのエミッタに接続され、これ
らのトランジスタ８から１４の各々のベースはダーリン
トン対に対する電圧分割器ネットワークを形成する抵抗
１から７により構成される抵抗負荷に接続されている。

出力３５がグランド電位に近い場合は高電圧が抵抗１か
ら７、トランジスタ８から１４およびトランジスタ１５
から２１に配分される。各々直列接続されたトランジス
タの数は各々にかかる電圧がそのコレクターエミッタブ
レークダウン電圧（ＢＶＣＥＯ）を超えないように選択
される。もしこの条件が満たされればこれらのトランジ
スタに決して負のベース電流が流れることはなく、従っ
て抵抗およびトランジスタの組合せによる安定性の問題
は生じない。第１図に示された出力段においては、高電
圧が７つのトランジスタにまたがって印加される。従っ
て、供給電圧３６はＮＰＮトランジスタでブレークダウ
ンが発生するためには７ＸＢＶＣＥＯに達する必要があ
る。

抵抗１から７の各々は正の抵抗端に接続された個々のエ
ピタキシャル領域と個別に絶縁されている。これは、抵
抗のブレークダウン電圧がＮＰＮトランジスタのＢＶＣ
８０と同じになることを意味する。すべてのデバイスは
埋込み層と基板との間の高いブレークダウン電圧を保証
するため埋込み層とチャンネルストッパの間に充分な間
隔をおいて形成されている。

出力３５が高い、すなわちトランジスタ３０に電流が流
れていない場合には、出力電圧は正の供給電圧３６の近
くになるべきである。従って、トランジスタ８から１４
には抵抗１から７にわたる電圧降下を生ずるようなベー
ス電流は流れない。

出力３５に負荷が接続されている場合にもベース電流を
少なく保つために、トランジスタ８から１４にはさらに
トランジスタチェーン１５から２１が接続されており、
従って２つのトランジスタチェーンの結合によって形成
されたバッファアンプの電流利得を増大している。通常
の構成要素の大きざで出力電圧は正の供給電圧のおよそ
２ボルト以内におさめることができる。

出力３５の出力電圧が高い場合には、電源３６の高電圧
がデバイス２９，１よび３０にわたり、かつデバイス３
１および３２にわたり印加される。

トランジスタ３０および３１は浅いプロセスを使用して
制作した場合にも高いブレークダウン電圧を有するｅｐ
ｉ−ＪＦＥＴデバイスである。ドレインからゲートへの
ブレークダウン電圧およびドレインから基板へのブレー
クダウン電圧は共に比較的高く、例えばこの場合それぞ
れ約５０ボルトおよび８０ボルトになる。

トランジスタ３０および３１はそれぞれＮＰＮ型トラン
ジスタ２９および３２とカスコード段構成に結合されＦ
ＥＴのゲートはグランドに接続されている。このように
して、トランジスタ２９および３０の結合により、例え
ば、ＦＥＴ３０により高電圧を取扱うことが可能になり
、かつＮＰＮ型トランジスタ２９により規定される高い
電流利得を持つこととなる。ＮＰＮ型トランジスタ２９
が飽和しない限り、トランジスタ２９および３０の結合
回路に流れる電流はＮＰＮ型トランジス々２９により規
制される。

コレクタ電流がＯになるときトランジスタ２９のコレク
タ電圧が到達する最大電圧はＦＥＴ３０のしきい値電圧
（絶対値）であり典型的には数ボルトである。これは、
トランジスタ２９および３０の組合せはもしＮＰＮ型ト
ランジスタ２９のコレクターエミッタブレークダウン電
圧ＢＶＣＥＯがＦＥＴ装置３０のしきい値電圧よりも大
きければトランジスタ２４を介して完全にオフとなるだ
けであることを意味する。

しかしながら、上述の条件はａｐ　ｒ−ＪＦＥＴトラン
ジスタのしきい値電圧のばらつきが比較的大きいため製
品においてはしばしば保証されないことがある。

第２図は、さらに４つのデバイスを導入することにより
この問題を解決する方法を示す。それぞれトランジスタ
２９．３０および３１．３２により形成されたカスコー
ド段の各々にはさらに該カスコードトランジスタの間に
接続された各トランジスタ２５および２６が設けられて
いる。各々の追加トランジスタ２５および２６はそれぞ
れ抵抗２７および２８を介して低電圧源２３に接続され
ている。トランジスタ２５および２９の組合せ回路にか
かる最も高い電圧はＦＥＴのしきい値である。従って、
トランジスタ２５のコレクタが他のデバイスと結合して
耐えることのできる最大電圧がいくらであるかを知るこ
とが重要でおる。

トランジスタ２９に電流が流れないときにはトランジス
タ２５のベース電圧は電源２３の電圧に非常に近くなる
。従って、トランジスタ２５のコレクタが耐えることの
できる最大電圧は電源２３の電圧がトランジスタ２９の
ＣＥＯブレークダウンを防ぐに充分低い場合には、電源
２３の電圧プラストランジスタ２５のＢＶＣＢＯとなる
。上述の出力段においては、この最大電圧は、常にＪＦ
ＥＴのしきい値電圧よりも高くなり、従ってトランジス
タ２９．２５および３０の組合せ回路のブレークダウン
電圧はＪＦＥＴデバイスのドレインからゲートへのブレ
ークダウンにより制限されるだけである。

もしトランジスタ２９がトランジスタ２５のエミッタか
らいくらかの電流を引き出しておれば、トランジスタ２
５のコレクターベースダイオードはいくらか低い電圧に
耐えるのみとなるが、しかし同時にトランジスタ３０の
ソース電圧が下がりより低いブレークダウン電圧を補償
する。いずれの場合にもトランジスタ２５のコレクタか
らエミツタへのブレークダウン電圧は、負のベース電流
が抵抗２７を通して流れることができるから、ＢＶＣＥ
Ｏよりもかなり高くなるであろう。

同じ考察がトランジスタ３２，２６．３１の組合せにも
適用できる。しかしながら、出力が高くソース電圧がよ
り低い場合にはトランジスタ３１に常に電流が流れてい
るため、ブレークダウンの状況はいくぶんクリティカル
でない。従って、比較的高い負のベース電流がトランジ
スタ２６に流れることができ、トランジスタ３２はＢＶ
ＣＥＯよりもより高い電圧に耐えることができる。

もし、ＦＥＴ３０および３１のしきい値電圧が非常に低
い場合には、トランジスタ２５および２６は常に飽和し
ているであろう。従って、抵抗２７および２８はトラン
ジスタ２５および２６のベースが電圧において低下する
ことを許容し、従ってトランジスタ２９および３２も飽
和することを許容する必要がある。適切な大きさを選択
することにより、出力３５の最小電圧は１００ミリボル
ト程度とすることができる。

第３図は、前述の出力段を使用して完全な演算増幅器を
構成する方法を示す。差動入力すなわちノード５４およ
び５５を有するトランスコンダクタンス段５３が上述の
出力段の入力を制御するために使用されている。第２図
の電流源３４は今回はチェーン状の抵抗３つから４４に
置き換えられている。トランジスタ４５から５０６よび
ツェナーダイオード３８はトランジスタ５Ｑのエミッタ
５１に低い供給電圧を発生する働きをなす。この電圧が
第２図の電圧源２３に置き換わり、同時に入力段５３を
給電する。キャパシタ５２が周波数補償のために付加さ
れている。抵抗５４はトランジスタ２４が飽和したとき
にコレクタ電流を制限する。

電流源および低電圧源が増幅器全体に関してのみそれぞ
れチェーン状の抵抗およびトランジスタであるものとし
て説明したが、第１図および第２図の電流および低電圧
源はまた同様のチェーン状の抵抗およびトランジスタに
よって置き換えることができる。

【図面の簡単な説明】

第１図は本発明の１実施例に係る高電圧増幅器の出力段
を示す電気回路図、 第２図は第１図の出力段を改良した他の実施例を示す電
気回路図、そして 第３図は第２図の改良された出力段を取り入れた演算増
幅器の電気回路図でおる。 １．２，３．・・・、７：抵抗、 ８．９，１０．・・・、２１，２４，２９，３２゜３３
＝トランジスタ、　２３：低電圧源、３０．３１　：Ｆ
ＥＴ、　３４：電流源、３６：高電圧源、　２５．２６
：トランジスタ、２７．２８：抵抗、 ３９．４０．・・・、４４，５４：抵抗、４５．４６．
・・・、５０：トランジスタ、３８：ツェナーダイオー
ド、 ５２：キャパシタ、 ５３ニドランスコンダクタンス段。 ＦＩＧ、１

Claims (1)

1. 【特許請求の範囲】 １、比較的高電圧の電源と電流源の間に接続され共通出
   力を供給する複数の低電圧増幅手段、低電圧入力を前記
   増幅手段の各々に供給するための手段、および入力信号
   を前記増幅手段に高電圧ＦＥＴを介して供給するように
   接続された低電圧トランジスタを含む手段であって、該
   高電圧ＦＥＴは該低電圧トランジスタを高電圧から保護
   するもの、を具備することを特徴とする高電圧出力回路
   。 ２、集積回路化され、前記複数の低電圧増幅手段、前記
   低電圧トランジスタおよび前記高電圧トランジスタおよ
   び前記高電圧ＦＥＴはすべて低電圧プロセスにより作ら
   れる特許請求の範囲第１項に記載の出力回路。 ３、前記高電圧ＦＥＴはＪＦＥＴである特許請求の範囲
   第１項または第２項に記載の出力回路。 ４、前記低電圧トランジスタおよび前記ＦＥＴは第１の
   カスコード段を形成する特許請求の範囲第１項、第２項
   または第３項に記載の出力回路。 ５、前記複数の低電圧増幅手段はチェーン状に接続され
   、前記増幅手段の各々に低電圧入力を供給するための前
   記手段は前記比較的高い電圧の電源と前記高電圧ＦＥＴ
   の間に接続され前記増幅手段の各々に入力を供給する複
   数のタップを有する電圧分割器ネットワークを具備し、
   前記増幅手段の数は前記増幅手段の各々のコレクターエ
   ミッタブレークダウン電圧が超過しないように選択され
   る特許請求の範囲第１項から第４項のいずれか１項に記
   載の出力回路。 ６、前記増幅手段の各々は半導体増幅手段を含む特許請
   求の範囲第１項から第５項のいずれか１項に記載の出力
   回路。 ７、前記増幅手段の各々はトランジスタを含む特許請求
   の範囲第５項に記載の出力回路。 ８、前記増幅手段の各々はダーリントントランジスタ対
   を具備する特許請求の範囲第７項に記載の出力回路。 ９、前記電圧分割器ネットワークは直列接続された複数
   の抵抗を有しかつ前記増幅手段に入力を供給するため各
   抵抗間にタップを有する特許請求の範囲第１項から第８
   項のいずれか１項に記載の出力回路。 １０、前記ダーリントントランジスタ対は一方のダーリ
   ントン対のコレクタが次のダーリントン対のそれぞれの
   エミッタに接続され、第１のダーリントン対のコレクタ
   が比較的高い電圧の電源に接続され、かつ最後のダーリ
   ントン対のエミッタが出力に接続されるように接続され
   ている特許請求の範囲第８項または第９項に記載の出力
   回路。 １１、さらに、前記最後のダーリントン対のエミッタの
   １つと出力との間に接続されたバイアス抵抗を具備する
   特許請求の範囲第１０項に記載の出力回路。 １２、前記増幅手段に入力信号を供給するための前記手
   段はそのベースが信号入力に接続され、そのコレクタが
   低電圧電源に接続され、かつそのエミッタが前記低電圧
   トランジスタのベースに入力を与える第２のトランジス
   タを具備する特許請求の範囲第１項から第１１項のいず
   れか１項に記載の出力回路。 １３、さらに、前記チェーン状の低電圧増幅手段と前記
   電流源との間に接続された第２のカスコード段を具備す
   る特許請求の範囲第１項から第１２項のいずれか１項に
   記載の出力回路。 １４、前記第２のカスコード段はまたＪＦＥＴおよびバ
   イポーラトランジスタを具備し、該バイポーラトランジ
   スタは前記電流源およびＪＦＥＴの間に設けられるカレ
   ントミラーの一部を形成する特許請求の範囲第１３項に
   記載の出力回路。 １５、さらに、前記ＦＥＴと前記低電圧トランジスタの
   間の第１のカスコード段に付加的なトランジスタを具え
   、該付加的なトランジスタのベースは抵抗を介して低電
   圧電源に接続されている特許請求の範囲第１４項に記載
   の出力回路。 １６、前記ＪＦＥＴと前記バイポーラトランジスタの間
   の第２のカスコード段に第２の付加的なトランジスタを
   具え、該第２の付加的なトランジスタのベースは抵抗を
   介して、低電圧電源に接続されている特許請求の範囲第
   １４項または第１５項に記載の出力回路。 １７、前記電流源は前記高電圧電源の片端に接続された
   チェーン状の抵抗を具備する特許請求の範囲第１項から
   第１６項のいずれか１項に記載の出力回路。 １８、前記低電圧電源はチェーン状に接続されたトラン
   ジスタおよびツェナーダイオードを具備し、該チェーン
   状に接続されたトランジスタは該トランジスタに入力を
   供給する電圧分割器ネットワークとして作用するチェー
   ン状に接続された抵抗から給電される特許請求の範囲第
   １項から第１７項のいずれか１項に記載の出力回路。 １９、差動入力を有するトランスコンダクタンス段、お
   よび比較的高い電圧の電源と電流源との間に接続され共
   通出力を提供する複数の低電圧増幅手段、前記増幅手段
   の各々に低電圧入力を供給するための手段および高電圧
   ＦＥＴを介して前記増幅手段に入力信号を供給するよう
   接続された低電圧トランジスタを含み該高電圧ＦＥＴは
   前記低電圧トランジスタを高電圧から保護するものを具
   備する高電圧増幅器の出力回路、を具備し前記トランス
   コンダクタンス段は前記高電圧増幅器の出力回路に入力
   信号を供給することを特徴とする増幅器。