KR860009546A - 고전압 증폭기 출력단 및 이를 내장한 연산증폭기 - Google Patents

고전압 증폭기 출력단 및 이를 내장한 연산증폭기 Download PDF

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KR860009546A
KR860009546A KR1019860003623A KR860003623A KR860009546A KR 860009546 A KR860009546 A KR 860009546A KR 1019860003623 A KR1019860003623 A KR 1019860003623A KR 860003623 A KR860003623 A KR 860003623A KR 860009546 A KR860009546 A KR 860009546A
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레닝 하인쯔
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모토로라 인코포레이티드
빈센트 죠셉로너
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Abstract

내용 없음

Description

고전압 증폭기 출력단 및 이를 내장한 연산증폭기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 고전압 증폭기 출력단의 회로 다이어그램.
제 2 도는 제 1 도의 출력단을 개량한 회로 다이어그램.
제 3 도는 제 2 도의 개량된 출력단을 포함하는 연산 증폭기의 회로 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
1 내지 7 : 저항 23 : 저전압원 24, 29 : 트랜지스터 34 : 전류원

Claims (19)

  1. 고전압 증폭기 출력단에 있어서, 공통 출력을 제공하기 위해 비교적 높은 전압 소스와 전류 소스 사이에 연결된 다수의 저전압 증폭수단과, 각 증폭 수단에 저전압 입력을 제공하는 수단과, 상기 저전압 트랜지스터를 고전압으로부터 보호하는 고전압 FET를 통해 상기 증폭수단에 입력 신호를 제공하기 위해 접속된 저전압 트랜지스터를 포함하는 수단을 구비하는 것을 특징으로 하는 고전압 증폭기 출력단.
  2. 제 1 항에 있어서, 상기 출력단을 집적되고, 상기 다수의 저전압 증폭수단, 상기 저전압 트랜지스터, 상기 고전압 트랜지스터 및 상기 고전압 FET는 모두 저전압 공정에 의해 제조되는 것을 특징으로 하는 고전압 증폭기 출력단.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 고전압 FET는 JFET인 것을 특징으로 하는 고전압 증폭기 출력단.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 저전압 트랜지스터 및 상기 FET는 제 1 캐스케이드단을 형성하는 것을 특징으로 하는 고전압 증폭기 출력단.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 다수의 저전압 증폭수단은 연쇄적으로 연결이 되며, 상기 증폭수단의 각각에 저전압 입력을 제공하기 위한 상기 수단은 비교적 높은 전압 소스 및 상기 고전압 FET 사이에 연결되며 상기 증폭수단 각각에 입력을 제공하는 다수의 탭을 가진 전위 분할 회로를 구비하며, 다수의 증폭수단은 상기 증폭수단의 각 콜렉터-에미터 항복 전압이 과도하지 않는 상태로 되는 것을 특징으로 하는 고전압 증폭기 출력단.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 증폭수단은 반도체 증폭수단인 것을 특징으로 하는 고전압 증폭기 출력단.
  7. 제 5 항에 있어서, 상기 각 증폭수단은 트랜지스터를 포함하는 것을 특징으로 하는 고전압 증폭기 출력단.
  8. 제 7 항에 있어서, 상기 각 증폭수단은 달링턴 트랜지스터 쌍을 구비하는 것을 특징으로 하는 고전압 증폭기 출력단.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 전위 분할 회로는 직렬로 연결된 다수의 저항을 구비하며, 증폭수단에 입력을 제공하기 위해 저항 사이에서 탭이 나와 있는 것을 특징으로 하는 고전압 증폭기 출력단.
  10. 제 8 항에 있어서, 상기 달링턴 트랜지스터 쌍은 하나의 달링턴 쌍의 콜렉터가 다음 달링턴쌍의 각 에미터에 연결되는 형태로 연결이 되며, 제 1 달링턴 쌍의 콜렉터는 비교적 높은 전압 소스에 연결이 되며, 최종 달링턴 쌍의 에미터는 출력에 연결되는 것을 특징으로 하는 고전압 증폭기 출력단.
  11. 제 10 항에 있어서, 상기 출력단은 상기 최종 달링턴쌍의 에미터 중 어느 하나와 출력 사이에 연결된 바이어스 저항을 구비하는 것을 특징으로 하는 고전압 증폭기 출력단.
  12. 제 1 항 또는 제 2 항에 있어서, 입력 신호를 상기 증폭수단에 공급하는 수단은 베이스가 신호 입력에 연결되며 콜렉터가 저전압 소스에 연결되고 에미터가 상기 저전압 트랜지스터의 베이스 입력을 제공하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 고전압 증폭기 출력단.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 출력단은 상기 저전압 증폭수단의 연쇄 연결부와 전류 소스 사이에 연결된 제 2 캐스케이드단을 구비하는 것을 특징으로 하는 고전압 증폭기 출력단.
  14. 제 13 항에 있어서, 제 2 캐스케이드단은 또한 JFET와 바이폴라 트랜지스터를 구비하며, 상기 바이폴라 트랜지스터는 상기 전류 소스와 상기 JFET 사이에 제공된 전류 미러부분을 형성하는 것을 특징으로 하는 고전압 증폭기 출력단.
  15. 제 14 항에 있어서, 상기 출력단은 FET와 상기 저전압 트랜지스터 사이의 제 1 캐스케이드단에서 트랜지스터를 구비하며, 상기 트랜지스터의 베이스는 저항에 통해 저전압 소스에 연결되는 것을 특징으로 하는 고전압 증폭기 출력단.
  16. 제 15 항에 있어서, 상기 출력단은 JFET와 바이폴라 트랜지스터 사이의 제 2 캐스케이드단에서 제 2 트랜지스터를 구비하며, 상기 트랜지스터의 베이스는 저항을 통해 저전압 소스에 연결되는 것을 특징으로 하는 고전압 증폭기 출력단.
  17. 제 1 항 또는 제 2 항에 있어서, 상기 전류 소스는 상기 고전압 소스에 한 단부가 연결된 저항의 연쇄 연결을 구비하는 것을 특징으로 하는 고전압 증폭기 출력단.
  18. 제 1 항 또는 제 2 항에 있어서, 상기 저전압 소스는 연쇄적으로 연결된 트랜지스터와 제너 다이오드를 구비하며, 연쇄적으로 연결된 트랜지스터는 입력을 트랜지스터에 제공하는 전위 분할 회로 역할을 하는 저항의 연쇄적 연결부로부터 전원이 공급되는 것을 특징으로 하는 고전압 증폭기 출력단.
  19. 선행항 중 어느 한 항에 따른 고전압 증폭기 출력단과 차동 입력을 갖는 상호 콘닥턴스단과 고전압 증폭기 출력단에 입력을 제공하는 상호 콘닥턴스단의 출력을 포함하는 연산증폭기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860003623A 1985-05-10 1986-05-09 고전압 증폭기 출력단 및 이를 내장한 연산증폭기 KR940009393B1 (ko)

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