JP2612950B2 - トランジスタの飽和防止回路 - Google Patents
トランジスタの飽和防止回路Info
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- JP2612950B2 JP2612950B2 JP2040350A JP4035090A JP2612950B2 JP 2612950 B2 JP2612950 B2 JP 2612950B2 JP 2040350 A JP2040350 A JP 2040350A JP 4035090 A JP4035090 A JP 4035090A JP 2612950 B2 JP2612950 B2 JP 2612950B2
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/0422—Anti-saturation measures
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電流アンプを構成するトランジスタの飽和
防止回路に関する。
防止回路に関する。
（従来の技術） 電流アンプを構成するトランジスタの回路として一般
に第９図、第10図に示すような回路が知られている。第
９図の例はPNP型トランジスタQ1を用いた例で、トラン
ジスタQ1のエミッタを電源Vccに接続し、トランジスタQ
1のコレクタとグランドとの間に負荷Ｌを接続したもの
である。Ib1はトランジスタQ1のベース電流を示す。第1
0図の例はNPN型トランジスタQ11を用いた例で、トラン
ジスタQ11のエミッタを接地し、トランジスタQ11のコレ
クタと電源Vccとの間に負荷Ｌを接続したものである。I
b11はトランジスタQ11のベース電流を示す。
に第９図、第10図に示すような回路が知られている。第
９図の例はPNP型トランジスタQ1を用いた例で、トラン
ジスタQ1のエミッタを電源Vccに接続し、トランジスタQ
1のコレクタとグランドとの間に負荷Ｌを接続したもの
である。Ib1はトランジスタQ1のベース電流を示す。第1
0図の例はNPN型トランジスタQ11を用いた例で、トラン
ジスタQ11のエミッタを接地し、トランジスタQ11のコレ
クタと電源Vccとの間に負荷Ｌを接続したものである。I
b11はトランジスタQ11のベース電流を示す。
（発明が解決しようとする課題） 第９図、第10図に示すようなトランジスタを用いた電
流アンプでは、トランジスタのコレクタ電流Icとベース
電流Ibとコレクタ・エミッタ電圧Vceとの関係は、第11
図に示すような関係となる。即ち、通常IcはIbとほぼ比
例関係にあるが、Icの最大値はVceにより限定される。
このときのVceが飽和電圧Vcesである。第９図、第10図
の例でトランジスタQ1,Q11が飽和状態にあるときさらに
ベース電流を増加させると、トランジスタQ1,Q11は過飽
和状態となり、回路の動作が不安定となる。また、負荷
Ｌの内部インピーダンスが急増したり、負荷Ｌに外部要
因による電圧が生じた場合なども同様に動作が不安定と
なる。
流アンプでは、トランジスタのコレクタ電流Icとベース
電流Ibとコレクタ・エミッタ電圧Vceとの関係は、第11
図に示すような関係となる。即ち、通常IcはIbとほぼ比
例関係にあるが、Icの最大値はVceにより限定される。
このときのVceが飽和電圧Vcesである。第９図、第10図
の例でトランジスタQ1,Q11が飽和状態にあるときさらに
ベース電流を増加させると、トランジスタQ1,Q11は過飽
和状態となり、回路の動作が不安定となる。また、負荷
Ｌの内部インピーダンスが急増したり、負荷Ｌに外部要
因による電圧が生じた場合なども同様に動作が不安定と
なる。
一方、上記トランジスタQ1,Q11に十分なベース電流Ib
を流して飽和させた状態でのIcとVcesと周囲温度Taとの
関係は、第12図に示すような関係になる。即ち、Vcesは
Icと正比例の関係にあり、正の温度特性を有している。
従って、飽和状態にあるトランジスタのコレクタ・エミ
ッタ間は、プラスの温度係数をもつ低抗体Rcesとみなす
ことができる。
を流して飽和させた状態でのIcとVcesと周囲温度Taとの
関係は、第12図に示すような関係になる。即ち、Vcesは
Icと正比例の関係にあり、正の温度特性を有している。
従って、飽和状態にあるトランジスタのコレクタ・エミ
ッタ間は、プラスの温度係数をもつ低抗体Rcesとみなす
ことができる。
さて、トランジスタの過飽和を防止するには、トラン
ジスタが飽和状態になった瞬間を検出してIbを制限する
必要があるが、第12図に示すように、VcesはIc及びTa依
存性をもち、諸条件により大きく変化するので、トラン
ジスタの飽和検出は容易ではない。
ジスタが飽和状態になった瞬間を検出してIbを制限する
必要があるが、第12図に示すように、VcesはIc及びTa依
存性をもち、諸条件により大きく変化するので、トラン
ジスタの飽和検出は容易ではない。
本発明は、かかる従来技術の問題点を解消するために
なされたもので、簡単な回路を追加するだけで、いかな
る場合でもトランジスタが過飽和状態にならないように
したトランジスタの飽和防止回路を提供することを目的
とする。
なされたもので、簡単な回路を追加するだけで、いかな
る場合でもトランジスタが過飽和状態にならないように
したトランジスタの飽和防止回路を提供することを目的
とする。
（課題を解決するための手段） 本発明は、第１のトランジスタとこの電流ミラー回路
を構成し該電流ミラー回路の出力側に設けられた第１の
トランジスタおよび入力側に設けられコレクタとベース
とが接続された第２のトランジスタとこの第２のトラン
ジスタのコレクタに接続され第１のトランジスタの飽和
を検出する飽和検出手段とを有する電流アンプを具備す
ると共に、上記飽和検出手段が第１のトランジスタの飽
和を検出したとき第２のトランジスタのベース・エミッ
タ間電圧とほぼ等しい電圧降下を伴って導通すると共
に、第１のトランジスタの出力電流の一部を上記電流ア
ンプの飽和検出手段より前段にフィードバックして第１
のトランジスタのベース電流を減少される電流フィード
バック手段とを具備することを特徴とする。
を構成し該電流ミラー回路の出力側に設けられた第１の
トランジスタおよび入力側に設けられコレクタとベース
とが接続された第２のトランジスタとこの第２のトラン
ジスタのコレクタに接続され第１のトランジスタの飽和
を検出する飽和検出手段とを有する電流アンプを具備す
ると共に、上記飽和検出手段が第１のトランジスタの飽
和を検出したとき第２のトランジスタのベース・エミッ
タ間電圧とほぼ等しい電圧降下を伴って導通すると共
に、第１のトランジスタの出力電流の一部を上記電流ア
ンプの飽和検出手段より前段にフィードバックして第１
のトランジスタのベース電流を減少される電流フィード
バック手段とを具備することを特徴とする。
（作用） 第１のトランジスタを流れる電流に比例した電流が第
２のトランジスタ及び飽和検出手段に流れる。飽和検出
手段が第１のトランジスタの飽和を検出すると、フィー
ドバック手段が第２のトランジスタのベース・エミッタ
間電圧とほぼ等しい電圧降下を伴い導通して、上記フィ
ードバック手段が第１のトランジスタの出力電流の一部
を電流アンプの飽和検出手段より前段にフィードバック
して第１のトランジスタのベース電流を減少させ、第１
のトランジスタの過飽和を防止する。
２のトランジスタ及び飽和検出手段に流れる。飽和検出
手段が第１のトランジスタの飽和を検出すると、フィー
ドバック手段が第２のトランジスタのベース・エミッタ
間電圧とほぼ等しい電圧降下を伴い導通して、上記フィ
ードバック手段が第１のトランジスタの出力電流の一部
を電流アンプの飽和検出手段より前段にフィードバック
して第１のトランジスタのベース電流を減少させ、第１
のトランジスタの過飽和を防止する。
（実施例） 以下、第１図ないし第８図を参照しながら本発明にか
かるトランジスタの飽和防止回路の実施例について説明
する。
かるトランジスタの飽和防止回路の実施例について説明
する。
第１図に示す実施例は、第９図に示す従来例に対して
入出力電流比Ic1/Ir1を一定に保つためにトランジスタQ
2を追加している。PNP型の第１のトランジスタQ1に対し
てPNP型の第２のトランジスタQ2は電流ミラー回路を構
成しており、それぞれのトランジスタQ1,Q2のエミッタ
は電源Vccに接続され、双方のトランジスタQ1,Q2のベー
ス同志とトランジスタQ2のコレクタが接続されている。
トランジスタQ1のコレクタとグランドGND間には負荷Ｌ
が接続されている。上記電流ミラー回路の入力側には、
トランジスタQ1のコレクタ・エミッタ間電圧Vceの最低
値を設定する抵抗R1が接続されている。さらに、トラン
ジスタQ1のコレクタ・エミッタ間電圧Vceが抵抗R1で設
定された値付近に達したとき導通するダイオードD1が上
記抵抗R1の入力端側とトランジスタQ1のコレクタとの間
に接続されている。ダイオードD1はトランジスタQ1側か
らみて順方向に接続されている。
入出力電流比Ic1/Ir1を一定に保つためにトランジスタQ
2を追加している。PNP型の第１のトランジスタQ1に対し
てPNP型の第２のトランジスタQ2は電流ミラー回路を構
成しており、それぞれのトランジスタQ1,Q2のエミッタ
は電源Vccに接続され、双方のトランジスタQ1,Q2のベー
ス同志とトランジスタQ2のコレクタが接続されている。
トランジスタQ1のコレクタとグランドGND間には負荷Ｌ
が接続されている。上記電流ミラー回路の入力側には、
トランジスタQ1のコレクタ・エミッタ間電圧Vceの最低
値を設定する抵抗R1が接続されている。さらに、トラン
ジスタQ1のコレクタ・エミッタ間電圧Vceが抵抗R1で設
定された値付近に達したとき導通するダイオードD1が上
記抵抗R1の入力端側とトランジスタQ1のコレクタとの間
に接続されている。ダイオードD1はトランジスタQ1側か
らみて順方向に接続されている。
トランジスタQ1,Q2でなる電流ミラー回路は電流アン
プを構成しており、抵抗R1は、トランジスタQ1の飽和を
検出する飽和検出手段を構成している。また、ダイオー
ドD1は電流フィードバック手段を構成している。即ち、
トランジスタQ1が飽和したとき抵抗R1の電圧降下によっ
てダイオードD1が導通し、トランジスタQ1の出力電流の
一部を上記電流アンプの飽和検出手段としての抵抗R1よ
り前段にフィードバックしてトランジスタQ1のベース電
流を減少させる。このとき、ダイオードD1の端子間には
トランジスタQ2のベース・エミッタ間電圧とほぼ等しい
電圧降下を伴う。
プを構成しており、抵抗R1は、トランジスタQ1の飽和を
検出する飽和検出手段を構成している。また、ダイオー
ドD1は電流フィードバック手段を構成している。即ち、
トランジスタQ1が飽和したとき抵抗R1の電圧降下によっ
てダイオードD1が導通し、トランジスタQ1の出力電流の
一部を上記電流アンプの飽和検出手段としての抵抗R1よ
り前段にフィードバックしてトランジスタQ1のベース電
流を減少させる。このとき、ダイオードD1の端子間には
トランジスタQ2のベース・エミッタ間電圧とほぼ等しい
電圧降下を伴う。
ここで、上記入力端子を通じて流される入力電流をIi
n、抵抗R1を流れる電流をIr1、トランジスタQ1のコレク
タ電流をIc1、負荷Ｌに流れる電流をIlとする。
n、抵抗R1を流れる電流をIr1、トランジスタQ1のコレク
タ電流をIc1、負荷Ｌに流れる電流をIlとする。
いま、入力電流Iinをゼロから次第に増加させると、
トランジスタQ2に発生するベース・エミッタ間電圧Vbe
と抵抗R1の電圧降下とによってダイオードD1のカソード
側電位は電源電圧Vccから下がり始め、同時にダイオー
ドD1のアノード側電位は負荷電流Ilの増加にともなって
グランドGNDレベルから上昇する。こうして、やがてダ
イオードD1には順方向電圧がかかり、導通状態となって
トランジスタQ1のコレクタ電流Ic1の一部が入力電流Iin
に戻され、これ以上入力電流Iinを増やしても負荷電流I
lは増加せず、トランジスタQ1のコレクタ・エミッタ間
電圧Vceは一定値に固定される。この時点におけるトラ
ンジスタQ1のコレクタ・エミッタ間電圧をVce1、トラン
ジスタQ2のベース・エミッタ間電圧をVbe2、ダイオード
D1の端子間電圧をVf1とすると、これらの関係は、 Vce1＝Vbe2＋R1・Ir1−Vf1 ……（１） で表される。
トランジスタQ2に発生するベース・エミッタ間電圧Vbe
と抵抗R1の電圧降下とによってダイオードD1のカソード
側電位は電源電圧Vccから下がり始め、同時にダイオー
ドD1のアノード側電位は負荷電流Ilの増加にともなって
グランドGNDレベルから上昇する。こうして、やがてダ
イオードD1には順方向電圧がかかり、導通状態となって
トランジスタQ1のコレクタ電流Ic1の一部が入力電流Iin
に戻され、これ以上入力電流Iinを増やしても負荷電流I
lは増加せず、トランジスタQ1のコレクタ・エミッタ間
電圧Vceは一定値に固定される。この時点におけるトラ
ンジスタQ1のコレクタ・エミッタ間電圧をVce1、トラン
ジスタQ2のベース・エミッタ間電圧をVbe2、ダイオード
D1の端子間電圧をVf1とすると、これらの関係は、 Vce1＝Vbe2＋R1・Ir1−Vf1 ……（１） で表される。
トランジスタとダイオードの順方向の電圧降下は、同
一半導体構造であれば温度特性も含めてほぼ等しいの
で、Vbe2＝Vf1とすると、（１）式は、 Vce1＝R1・Ir1 ……（２） となる。ここで、トランジスタQ1を飽和寸前まで動作さ
せたい場合は、トランジスタQ1の飽和電圧をVces1とす
ると、（２）式より Vces1＝R1・Ir1 ……（３） となる。また、第12図についても説明したように、飽和
トランジスタのコレクタ・エミッタ間は抵抗体とみなす
ことができるため、トランジスタQ1のコレクタ・エミッ
タ間の等価抵抗をRces1とすると、 Vces1＝Rces1・Ic1 ……（４） となる。（４）式を（３）式に代入して、 R1・Ir1＝Rces1・Ic1 R1＝（Ic1/Ir1）・Rces1 ……（５） を得る。（５）式のIc1/Ir1は、電流ミラー回路の入出
力電流比であって固定定数と考えることができる。従っ
て、Rces1の値と温度係数がわかれば、抵抗R1の設定値
が決まる。即ち、飽和検出手段としての抵抗R1の抵抗値
は、第１のトランジスタQ1の出力電流と飽和電圧との比
例定数と、電流ミラー回路の入出力電流比（電流ゲイ
ン）との積に相当する。このことは上記（５）式に示さ
れる。
一半導体構造であれば温度特性も含めてほぼ等しいの
で、Vbe2＝Vf1とすると、（１）式は、 Vce1＝R1・Ir1 ……（２） となる。ここで、トランジスタQ1を飽和寸前まで動作さ
せたい場合は、トランジスタQ1の飽和電圧をVces1とす
ると、（２）式より Vces1＝R1・Ir1 ……（３） となる。また、第12図についても説明したように、飽和
トランジスタのコレクタ・エミッタ間は抵抗体とみなす
ことができるため、トランジスタQ1のコレクタ・エミッ
タ間の等価抵抗をRces1とすると、 Vces1＝Rces1・Ic1 ……（４） となる。（４）式を（３）式に代入して、 R1・Ir1＝Rces1・Ic1 R1＝（Ic1/Ir1）・Rces1 ……（５） を得る。（５）式のIc1/Ir1は、電流ミラー回路の入出
力電流比であって固定定数と考えることができる。従っ
て、Rces1の値と温度係数がわかれば、抵抗R1の設定値
が決まる。即ち、飽和検出手段としての抵抗R1の抵抗値
は、第１のトランジスタQ1の出力電流と飽和電圧との比
例定数と、電流ミラー回路の入出力電流比（電流ゲイ
ン）との積に相当する。このことは上記（５）式に示さ
れる。
以上のような構成により、抵抗R1の値と温度係数を所
定値に設定すれば、コレクタ電流Ic1や周囲温度Taに関
係なく常にトランジスタQ1の過飽和を防止することがで
きる。さらに、抵抗R1を調整すれば、飽和度のレベル
を、非飽和状態も含めて任意に選択することができる。
定値に設定すれば、コレクタ電流Ic1や周囲温度Taに関
係なく常にトランジスタQ1の過飽和を防止することがで
きる。さらに、抵抗R1を調整すれば、飽和度のレベル
を、非飽和状態も含めて任意に選択することができる。
また、負荷Ｌの内部インピーダンスが急増したり、外
部要因によって異常電圧が発生したりしてトランジスタ
Q1のコレクタ電位が急激に上昇しても、ダイオードD1の
導通によってトランジスタQ1のベース電流が瞬時にカッ
トされるため、これらの場合でもトランジスタQ1の過飽
和を防止することができる。
部要因によって異常電圧が発生したりしてトランジスタ
Q1のコレクタ電位が急激に上昇しても、ダイオードD1の
導通によってトランジスタQ1のベース電流が瞬時にカッ
トされるため、これらの場合でもトランジスタQ1の過飽
和を防止することができる。
第２図に示す実施例は、第１のトランジスタQ11及び
第２のトランジスタQ12をNPN型トランジスタで構成した
点が第１図の実施例と異なるだけであり、動作原理及び
作用効果については第１図の実施例と同様であるから、
詳細な説明は省略する。なお、符号R11は飽和検出手段
としての抵抗を示し、D11は電流フィードバック手段と
してのダイオードを示す。
第２のトランジスタQ12をNPN型トランジスタで構成した
点が第１図の実施例と異なるだけであり、動作原理及び
作用効果については第１図の実施例と同様であるから、
詳細な説明は省略する。なお、符号R11は飽和検出手段
としての抵抗を示し、D11は電流フィードバック手段と
してのダイオードを示す。
第３図に示す実施例は、第１図の実施例におけるフィ
ードバック手段としてのダイオードD1の代わりにPNP型
のトランジスタQ3を用いた例である。また、この第３図
の実施例では、上記トランジスタQ3のコレクタとグラン
ドGNDとの間に電流ミラー回路M1が接続されており、ま
た、飽和検出手段としての抵抗R1の入力側にも電流ミラ
ー回路M2が接続されている。
ードバック手段としてのダイオードD1の代わりにPNP型
のトランジスタQ3を用いた例である。また、この第３図
の実施例では、上記トランジスタQ3のコレクタとグラン
ドGNDとの間に電流ミラー回路M1が接続されており、ま
た、飽和検出手段としての抵抗R1の入力側にも電流ミラ
ー回路M2が接続されている。
いま、電流ミラー回路M2の入力電流をゼロから次第に
増加させたとする。電流ミラー回路M1の出力電流はまだ
ゼロであるため、電流ミラー回路M2の入力電流の増加に
伴って入力電流Iinが増加し、トランジスタQ2ベース・
エミッタ間電圧Vbe2と抵抗R1の電圧降下によりトランジ
スタQ3のベース電位は電源電圧Vccから下がり始め、同
時にトランジスタQ3のエミッタ電流は負荷電流Ilの増加
に伴ってグランドGNDレベルから上昇する。やがて、ト
ランジスタQ3のベース・エミッタ間電圧Vbeは順方向電
圧となって導通状態となり、コレクタ電流Ic1の一部が
電流ミラー回路M1を介して電流ミラー回路M2の入力電流
に戻される形となり、これ以上電流ミラー回路M2の入力
電流を増やしても入力電流Iinは増加せず、従って負荷
電流Ilも増加しない。このようにして、トランジスタQ1
のコレクタ・エミッタ間電圧Vceは一定の値に固定され
る。この時点におけるトランジスタQ1のコレクタ・エミ
ッタ間電圧をVce1とし、トランジスタQ3のベース・エミ
ッタ間電圧をVbe3とすると、これらは、 Vce1＝Vbe2＋R1・Ir1−Vbe3 ……（６） の関係になる。
増加させたとする。電流ミラー回路M1の出力電流はまだ
ゼロであるため、電流ミラー回路M2の入力電流の増加に
伴って入力電流Iinが増加し、トランジスタQ2ベース・
エミッタ間電圧Vbe2と抵抗R1の電圧降下によりトランジ
スタQ3のベース電位は電源電圧Vccから下がり始め、同
時にトランジスタQ3のエミッタ電流は負荷電流Ilの増加
に伴ってグランドGNDレベルから上昇する。やがて、ト
ランジスタQ3のベース・エミッタ間電圧Vbeは順方向電
圧となって導通状態となり、コレクタ電流Ic1の一部が
電流ミラー回路M1を介して電流ミラー回路M2の入力電流
に戻される形となり、これ以上電流ミラー回路M2の入力
電流を増やしても入力電流Iinは増加せず、従って負荷
電流Ilも増加しない。このようにして、トランジスタQ1
のコレクタ・エミッタ間電圧Vceは一定の値に固定され
る。この時点におけるトランジスタQ1のコレクタ・エミ
ッタ間電圧をVce1とし、トランジスタQ3のベース・エミ
ッタ間電圧をVbe3とすると、これらは、 Vce1＝Vbe2＋R1・Ir1−Vbe3 ……（６） の関係になる。
本実施例の場合もVbe2はVbe3とキャンセル関係にあ
り、第１図の実施例の場合と同様にして（２）式ないし
（５）式がすべて成り立つ。従って、いかなる場合にお
いてもトランジスタQ1の過飽和を防止することができ、
また、抵抗R1の値の設定によりトランジスタ回路の飽和
度を任意に選択することができる。
り、第１図の実施例の場合と同様にして（２）式ないし
（５）式がすべて成り立つ。従って、いかなる場合にお
いてもトランジスタQ1の過飽和を防止することができ、
また、抵抗R1の値の設定によりトランジスタ回路の飽和
度を任意に選択することができる。
第４図に示す実施例は、第１のトランジスタQ11、第
２のトランジスタQ12及びフィードバック手段としての
トランジスタQ13をNPN型トランジスタで構成した点が第
３図の実施例と異なるだけであり、動作原理及び作用効
果については第３図の実施例と同様であるから、詳細な
説明は省略する。なお、符号R12は飽和検出手段として
の抵抗を示し、M11,M12はそれぞれ電流ミラー回路を示
す。
２のトランジスタQ12及びフィードバック手段としての
トランジスタQ13をNPN型トランジスタで構成した点が第
３図の実施例と異なるだけであり、動作原理及び作用効
果については第３図の実施例と同様であるから、詳細な
説明は省略する。なお、符号R12は飽和検出手段として
の抵抗を示し、M11,M12はそれぞれ電流ミラー回路を示
す。
第５図に示す実施例は、第１図に示す実施例に対して
出力電流容量を増大させるために、パワートランジスタ
Q0を介して負荷Ｌを接続し、エミッタホロワ型の電流ア
ンプを構成した例である。この実施例の動作原理及び作
用効果は、第１図に示す実施例と全く同等である。
出力電流容量を増大させるために、パワートランジスタ
Q0を介して負荷Ｌを接続し、エミッタホロワ型の電流ア
ンプを構成した例である。この実施例の動作原理及び作
用効果は、第１図に示す実施例と全く同等である。
第５図に示す実施例では第１、第２のトランジスタ
Q1,Q2をPNP型で、パワートランジスタQ0をNPN型で構成
しているのに対し、第６図に示す実施例は、第１、第２
のトランジスタQ11,Q12をNPN型で、パワートランジスタ
Q01をPNP型で構成した点が異なっているだけであり、動
作原理及び作用効果は、第５図の実施例と全く同等であ
るから、詳細な説明は省略する。
Q1,Q2をPNP型で、パワートランジスタQ0をNPN型で構成
しているのに対し、第６図に示す実施例は、第１、第２
のトランジスタQ11,Q12をNPN型で、パワートランジスタ
Q01をPNP型で構成した点が異なっているだけであり、動
作原理及び作用効果は、第５図の実施例と全く同等であ
るから、詳細な説明は省略する。
第７図に示す実施例は、第３図の実施例における飽和
検出手段としての抵抗R1の代わりにトランジスタQ4を用
いた例である。ここでは３個のトランジスタからなる電
流ミラー回路M3が用いられ、この電流ミラー回路M3内の
一つのトランジスタのコレクタに入力端子が接続され、
上記電流ミラー回路M3内の別のトランジスタのコレクタ
に上記トランジスタQ4のベースが接続され、上記電流ミ
ラー回路M3内の他の一つのトランジスタのコレクタに上
記トランジスタQ4のコレクタが接続されている。
検出手段としての抵抗R1の代わりにトランジスタQ4を用
いた例である。ここでは３個のトランジスタからなる電
流ミラー回路M3が用いられ、この電流ミラー回路M3内の
一つのトランジスタのコレクタに入力端子が接続され、
上記電流ミラー回路M3内の別のトランジスタのコレクタ
に上記トランジスタQ4のベースが接続され、上記電流ミ
ラー回路M3内の他の一つのトランジスタのコレクタに上
記トランジスタQ4のコレクタが接続されている。
いま、電流ミラー回路M3の入力電流をゼロから次第に
増加させたとする。電流ミラー回路M1の出力電流はまだ
ゼロであるため、電流ミラー回路M3の入力電流の増加に
伴って同電流ミラー回路M3の第１出力電流Iinが増加す
ると共に、トランジスタQ4のベースに接続された第２出
力電流Ib4が増加する。ここで、電流ミラー回路M3の第
１、第２出力電流比Ib4/IinをトランジスタQ4が完全に
飽和するような比率に設定すれば、トランジスタQ4のコ
レクタ・エミッタ間電圧Vceは、そのコレクタ電流Ic4に
比例して増加する飽和電圧Vces4となる。この飽和電圧V
ces4とトランジスタQ2のベース・エミッタ電圧Vbe2によ
り、トランジスタQ3のベース電位は電源電圧Vccから下
がり始め、同時にトランジスタQ3のエミッタ電位は負荷
電流Ilの増加に伴ってグランドGNDレベルから上昇す
る。やがて、トランジスタQ3のベース・エミッタ間電圧
Vbe3は順方向電圧となって導通状態となり、コレクタ電
流Ic1の一部が電流ミラー回路M1を介して電流ミラー回
路M3入力電流に戻される形となり、これ以上電流ミラー
回路M3の入力電流を増やしても入力電流Iinは増加せ
ず、従って負荷電流Ilも増加しない。こうして、トラン
ジスタQ1のコレクタ・エミッタ間電圧Vceは一定の値に
固定される。この時点におけるトランジスタQ1のコレク
タ・エミッタ間電圧Vce1は、 Vce1＝Vbe2＋Vces4−Vbe3 ……（７） となる。この実施例の場合もVbe2はVbe3とキャンセル関
係にあり、（７）式は、 Vce1＝Vces4 ……（８） となる。ここで、トランジスタQ4の飽和時のコレクタ・
エミッタ間等価抵抗をRces4とすると、（８）式は、 Vce1＝Rces4・Ic4 ……（９） となる。以下、第１図ないし第４図に示す実施例と同様
にして、 Vces1＝Rces4・Ic4＝Rces1・Ic1 ……（10） Rces4＝（Ic1/Ic4）・Rces1 ……（11） を得る。（11）式のIc1/Ic4はトランジスタQ1,Q2よりな
る電流ミラー回路の入出力電流比、即ち電流ゲインであ
るから、Rces4はRces1の上記電流ゲイン倍にすればよ
い。また、同一半導体構造であれば、Rces1とRces4の温
度係数に差がないので、本実施例では温度補償を行う必
要はない。また、トランジスタ飽和時のコレクタ・エミ
ッタ間等価抵抗Rcesはそのトランジスタのサイズによっ
て調整することができる。従って、本実施例でも、いか
なる場合においてもトランジスタQ1の過飽和を防止する
ことができるし、また、トランジスタQ4のサイズによっ
てトランジスタQ1の飽和度を任意に選択することができ
る。
増加させたとする。電流ミラー回路M1の出力電流はまだ
ゼロであるため、電流ミラー回路M3の入力電流の増加に
伴って同電流ミラー回路M3の第１出力電流Iinが増加す
ると共に、トランジスタQ4のベースに接続された第２出
力電流Ib4が増加する。ここで、電流ミラー回路M3の第
１、第２出力電流比Ib4/IinをトランジスタQ4が完全に
飽和するような比率に設定すれば、トランジスタQ4のコ
レクタ・エミッタ間電圧Vceは、そのコレクタ電流Ic4に
比例して増加する飽和電圧Vces4となる。この飽和電圧V
ces4とトランジスタQ2のベース・エミッタ電圧Vbe2によ
り、トランジスタQ3のベース電位は電源電圧Vccから下
がり始め、同時にトランジスタQ3のエミッタ電位は負荷
電流Ilの増加に伴ってグランドGNDレベルから上昇す
る。やがて、トランジスタQ3のベース・エミッタ間電圧
Vbe3は順方向電圧となって導通状態となり、コレクタ電
流Ic1の一部が電流ミラー回路M1を介して電流ミラー回
路M3入力電流に戻される形となり、これ以上電流ミラー
回路M3の入力電流を増やしても入力電流Iinは増加せ
ず、従って負荷電流Ilも増加しない。こうして、トラン
ジスタQ1のコレクタ・エミッタ間電圧Vceは一定の値に
固定される。この時点におけるトランジスタQ1のコレク
タ・エミッタ間電圧Vce1は、 Vce1＝Vbe2＋Vces4−Vbe3 ……（７） となる。この実施例の場合もVbe2はVbe3とキャンセル関
係にあり、（７）式は、 Vce1＝Vces4 ……（８） となる。ここで、トランジスタQ4の飽和時のコレクタ・
エミッタ間等価抵抗をRces4とすると、（８）式は、 Vce1＝Rces4・Ic4 ……（９） となる。以下、第１図ないし第４図に示す実施例と同様
にして、 Vces1＝Rces4・Ic4＝Rces1・Ic1 ……（10） Rces4＝（Ic1/Ic4）・Rces1 ……（11） を得る。（11）式のIc1/Ic4はトランジスタQ1,Q2よりな
る電流ミラー回路の入出力電流比、即ち電流ゲインであ
るから、Rces4はRces1の上記電流ゲイン倍にすればよ
い。また、同一半導体構造であれば、Rces1とRces4の温
度係数に差がないので、本実施例では温度補償を行う必
要はない。また、トランジスタ飽和時のコレクタ・エミ
ッタ間等価抵抗Rcesはそのトランジスタのサイズによっ
て調整することができる。従って、本実施例でも、いか
なる場合においてもトランジスタQ1の過飽和を防止する
ことができるし、また、トランジスタQ4のサイズによっ
てトランジスタQ1の飽和度を任意に選択することができ
る。
第８図に示す実施例は、各トランジスタのタイプが第
７図に示す実施例の各トランジスタのタイプと逆になっ
ているだけであり、動作原理及び作用効果は第７図の実
施例と同じであるから詳細な説明は省略する。
７図に示す実施例の各トランジスタのタイプと逆になっ
ているだけであり、動作原理及び作用効果は第７図の実
施例と同じであるから詳細な説明は省略する。
なお、第５図、第６図の実施例のような、パワートラ
ンジスタの追加は、他の実施例でも可能であり、これに
よって出力電流容量の増大を図ることができる。また、
第１図ないし第４図に示す実施例及び第７図、第８図に
示す実施例の組み合わせも可能である。
ンジスタの追加は、他の実施例でも可能であり、これに
よって出力電流容量の増大を図ることができる。また、
第１図ないし第４図に示す実施例及び第７図、第８図に
示す実施例の組み合わせも可能である。
第１図ないし第６図に示す実施例によれば、トランジ
スタQ1,Q11の飽和度は抵抗R1の値に対してあまり敏感で
はなく、抵抗R1の設定はある程度ラフでよい。また、回
路をIC化した場合、抵抗R1は通常トランジスタの飽和電
圧に近いプラスの温度係数をもつので、温度補償の必要
がなくなり、回路設計が楽になるという利点がある。
スタQ1,Q11の飽和度は抵抗R1の値に対してあまり敏感で
はなく、抵抗R1の設定はある程度ラフでよい。また、回
路をIC化した場合、抵抗R1は通常トランジスタの飽和電
圧に近いプラスの温度係数をもつので、温度補償の必要
がなくなり、回路設計が楽になるという利点がある。
上述の各実施例において、飽和検出手段の抵抗値は、
第１のトランジスタの出力電流と飽和電圧との比例定数
と、電流ミラー回路の入出力電流ゲインとの積に相当す
るものである。
第１のトランジスタの出力電流と飽和電圧との比例定数
と、電流ミラー回路の入出力電流ゲインとの積に相当す
るものである。
（発明の効果） 本発明によれば、いかなる場合にもトランジスタの過
飽和を防止することができるため、入力条件や負荷条件
に関係なく安定したトランジスタ回路を得ることができ
るし、追加する回路は比較的簡単な構成で経済的であ
る。また、電流ミラー回路の採用により、飽和防止対象
である第１のトランジスタと飽和検出手段とに流れる電
流比が常に一定に保たれるため、飽和検出精度がよく、
確実に過飽和防止を図ることができるし、逆に、飽和防
止が効きすぎて電源利用効率が悪化することもない。
飽和を防止することができるため、入力条件や負荷条件
に関係なく安定したトランジスタ回路を得ることができ
るし、追加する回路は比較的簡単な構成で経済的であ
る。また、電流ミラー回路の採用により、飽和防止対象
である第１のトランジスタと飽和検出手段とに流れる電
流比が常に一定に保たれるため、飽和検出精度がよく、
確実に過飽和防止を図ることができるし、逆に、飽和防
止が効きすぎて電源利用効率が悪化することもない。
第１図は本発明にかかるトランジスタの飽和防止回路の
一実施例を示す回路図、第２図は別の実施例を示す回路
図、第３図はさらに別の実施例を示す回路図、第４図は
さらに別の実施例を示す回路図、第５図はさらに別の実
施例を示す回路図、第６図はさらに別の実施例を示す回
路図、第７図はさらに別の実施例を示す回路図、第８図
はさらに別の実施例を示す回路図、第９図は従来のトラ
ンジスタ回路の一例を示す回路図、第10図は従来のトラ
ンジスタ回路の別の例を示す回路図、第11図は一般のト
ランジスタのコレクタ・エミッタ間電圧とコレクタ電流
とベース電流との関係を示す特性線図、第12図は一般の
トランジスタのコレクタ電流−コレクタ・エミッタ間飽
和電圧特性の温度依存性を示す特性線図である。 Q1,Q11……第１のトランジスタ、Q2,Q12……第２のトラ
ンジスタ、R1,R11,R12……飽和検出手段としての抵抗、
Q4,Q14……飽和検出手段としてのトランジスタ、D1,
D11,Q3,M1,Q13,M11……電流フィードバック手段。
一実施例を示す回路図、第２図は別の実施例を示す回路
図、第３図はさらに別の実施例を示す回路図、第４図は
さらに別の実施例を示す回路図、第５図はさらに別の実
施例を示す回路図、第６図はさらに別の実施例を示す回
路図、第７図はさらに別の実施例を示す回路図、第８図
はさらに別の実施例を示す回路図、第９図は従来のトラ
ンジスタ回路の一例を示す回路図、第10図は従来のトラ
ンジスタ回路の別の例を示す回路図、第11図は一般のト
ランジスタのコレクタ・エミッタ間電圧とコレクタ電流
とベース電流との関係を示す特性線図、第12図は一般の
トランジスタのコレクタ電流−コレクタ・エミッタ間飽
和電圧特性の温度依存性を示す特性線図である。 Q1,Q11……第１のトランジスタ、Q2,Q12……第２のトラ
ンジスタ、R1,R11,R12……飽和検出手段としての抵抗、
Q4,Q14……飽和検出手段としてのトランジスタ、D1,
D11,Q3,M1,Q13,M11……電流フィードバック手段。
Claims (1)
- 【請求項１】電流ミラー回路を構成し該電流ミラー回路
の出力側に設けられた第１のトランジスタおよび入力側
に設けられコレクタとベースとが接続された第２のトラ
ンジスタと、この第２のトランジスタのコレクタに接続
され第１のトランジスタの飽和を検出する飽和検出手段
とを有する電流アンプを具備すると共に、 上記飽和検出手段が第１のトランジスタの飽和を検出し
たとき第２のトランジスタのベース・エミッタ間電圧と
ほぼ等しい電圧降下を伴って導通すると共に、第１のト
ランジスタの出力電流の少なくとも一部を上記電流アン
プの飽和検出手段より前段にフイードバックして第１の
トランジスタのベース電流を減少させる電流フィードバ
ック手段とを具備することを特徴とするトランジスタの
飽和防止回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040350A JP2612950B2 (ja) | 1990-02-21 | 1990-02-21 | トランジスタの飽和防止回路 |
| PCT/JP1991/000219 WO1991013491A1 (en) | 1990-02-21 | 1991-02-21 | Transistor saturation-preventing circuit |
| US07/920,469 US5373252A (en) | 1990-02-21 | 1991-02-21 | Circuit for preventing saturation of a transistor |
| EP91904332A EP0516848B1 (en) | 1990-02-21 | 1991-02-21 | Transistor saturation-preventing circuit |
| DE69130213T DE69130213T2 (de) | 1990-02-21 | 1991-02-21 | Schaltung zur verhinderung der sättigung eines transistors |
| KR1019910002750A KR940009390B1 (ko) | 1990-02-21 | 1991-02-21 | 트랜지스터의 포화방지회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040350A JP2612950B2 (ja) | 1990-02-21 | 1990-02-21 | トランジスタの飽和防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03243005A JPH03243005A (ja) | 1991-10-30 |
| JP2612950B2 true JP2612950B2 (ja) | 1997-05-21 |
Family
ID=12578188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040350A Expired - Fee Related JP2612950B2 (ja) | 1990-02-21 | 1990-02-21 | トランジスタの飽和防止回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5373252A (ja) |
| EP (1) | EP0516848B1 (ja) |
| JP (1) | JP2612950B2 (ja) |
| KR (1) | KR940009390B1 (ja) |
| DE (1) | DE69130213T2 (ja) |
| WO (1) | WO1991013491A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669734A (ja) * | 1992-06-01 | 1994-03-11 | Nec Corp | カレントミラー回路 |
| US5349287A (en) * | 1992-10-08 | 1994-09-20 | National Semiconductor Corporation | Low power comparator having a non-saturating current mirror load |
| KR100422439B1 (ko) * | 1997-01-15 | 2004-05-17 | 페어차일드코리아반도체 주식회사 | 모터 드라이브 아이시의 Pd제한 회로 |
| JP4736237B2 (ja) * | 2001-05-14 | 2011-07-27 | ミツミ電機株式会社 | 増幅回路 |
| WO2007003967A2 (en) | 2005-07-06 | 2007-01-11 | Cambridge Semiconductor Limited | Switch mode power supply control systems |
| US7710098B2 (en) | 2005-12-16 | 2010-05-04 | Cambridge Semiconductor Limited | Power supply driver circuit |
| US7288947B2 (en) * | 2005-12-19 | 2007-10-30 | Lsi Corporation | Method for simulating resistor characteristics at high electric fields |
| GB2433657A (en) * | 2005-12-22 | 2007-06-27 | Cambridge Semiconductor Ltd | Saturation detection circuit |
| US7733098B2 (en) | 2005-12-22 | 2010-06-08 | Cambridge Semiconductor Limited | Saturation detection circuits |
| US8103226B2 (en) * | 2008-10-28 | 2012-01-24 | Skyworks Solutions, Inc. | Power amplifier saturation detection |
| JP2012019500A (ja) * | 2010-06-10 | 2012-01-26 | Panasonic Corp | バイアス回路および無線通信機 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325338A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Aural amplifier |
| US4213068A (en) * | 1978-01-30 | 1980-07-15 | Rca Corporation | Transistor saturation control |
| SU853622A1 (ru) * | 1979-11-11 | 1981-08-07 | Ленинградский Ордена Ленина Электро-Технический Институт Им. B.И.Ульянова(Ленина) | Управл емый стабилизатор тока |
| JPS6032820U (ja) * | 1983-08-10 | 1985-03-06 | 三菱電機株式会社 | 電流ミラ−回路 |
| US4583051A (en) * | 1984-11-06 | 1986-04-15 | Precision Monolithics, Inc. | Extended range amplifier circuit |
| JPS61147608A (ja) * | 1984-12-21 | 1986-07-05 | Nec Corp | カレントミラ−回路 |
| JPS6257425A (ja) * | 1985-09-05 | 1987-03-13 | Matsushita Electric Works Ltd | 封止用成形材料の製造方法 |
| JPH0352031Y2 (ja) * | 1985-09-26 | 1991-11-11 | ||
| JPH0697910B2 (ja) * | 1986-09-30 | 1994-12-07 | 三菱農機株式会社 | 作業車輌における前・後進切換え装置 |
| JPS6387912U (ja) * | 1986-11-28 | 1988-06-08 |
-
1990
- 1990-02-21 JP JP2040350A patent/JP2612950B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-21 KR KR1019910002750A patent/KR940009390B1/ko not_active Expired - Fee Related
- 1991-02-21 WO PCT/JP1991/000219 patent/WO1991013491A1/ja not_active Ceased
- 1991-02-21 EP EP91904332A patent/EP0516848B1/en not_active Expired - Lifetime
- 1991-02-21 DE DE69130213T patent/DE69130213T2/de not_active Expired - Fee Related
- 1991-02-21 US US07/920,469 patent/US5373252A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5373252A (en) | 1994-12-13 |
| EP0516848B1 (en) | 1998-09-16 |
| EP0516848A4 (en) | 1993-04-28 |
| DE69130213D1 (de) | 1998-10-22 |
| JPH03243005A (ja) | 1991-10-30 |
| DE69130213T2 (de) | 1999-03-04 |
| EP0516848A1 (en) | 1992-12-09 |
| KR940009390B1 (ko) | 1994-10-07 |
| WO1991013491A1 (en) | 1991-09-05 |
| KR920000171A (ko) | 1992-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |