JPH06232730A - 高速ｅｃｌ回路 - Google Patents
高速ｅｃｌ回路Info
- Publication number
- JPH06232730A JPH06232730A JP3730493A JP3730493A JPH06232730A JP H06232730 A JPH06232730 A JP H06232730A JP 3730493 A JP3730493 A JP 3730493A JP 3730493 A JP3730493 A JP 3730493A JP H06232730 A JPH06232730 A JP H06232730A
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- Japan
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Abstract
(57)【要約】
【目的】 出力波形の擾乱がなく、かつ高速化を図れる
ＥＣＬ回路を提供する。 【構成】 エミッタ結合論理回路Ａのエミッタフォロア
出力部Ｂにおいて、第１，第２のトランジスタＱda，Ｑ
pdをダーリントン接続し、両Ｑpdのベースにバイアス回
路の抵抗ＲCB，ＲEBを、Ｑpdのベースにベース電荷引き
抜き用の抵抗ＲEBをそれぞれ接続し、Ｑpdのエミッタに
接続される抵抗ＲE とスピードアップ容量ＣE を接続
し、さらに、ダーリントン接続の共通コレクタをエミッ
タフォロアのエミッタに接続し、両Ｑpdのベースに結合
容量ＣC を介して入力信号ＤI と−ＤI とをそれぞれ入
力する構成としたことを特徴としている。
ＥＣＬ回路を提供する。 【構成】 エミッタ結合論理回路Ａのエミッタフォロア
出力部Ｂにおいて、第１，第２のトランジスタＱda，Ｑ
pdをダーリントン接続し、両Ｑpdのベースにバイアス回
路の抵抗ＲCB，ＲEBを、Ｑpdのベースにベース電荷引き
抜き用の抵抗ＲEBをそれぞれ接続し、Ｑpdのエミッタに
接続される抵抗ＲE とスピードアップ容量ＣE を接続
し、さらに、ダーリントン接続の共通コレクタをエミッ
タフォロアのエミッタに接続し、両Ｑpdのベースに結合
容量ＣC を介して入力信号ＤI と−ＤI とをそれぞれ入
力する構成としたことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、エミッタ結合論理回路
（以下ＥＣＬ回路）に関し、特に出力の遷移時間を小さ
くするためのアクティブプルダウン回路（以下ＡＰＤ回
路）に関するものである。
（以下ＥＣＬ回路）に関し、特に出力の遷移時間を小さ
くするためのアクティブプルダウン回路（以下ＡＰＤ回
路）に関するものである。
【０００２】
【従来の技術】従来のＥＣＬ回路の構成を図５に示す。
エミッタ結合論理回路Ａを構成するカレントスイッチ部
（差動対トランジスタＱD 、２つの負荷抵抗ＲC 、電流
源ＱCS，ＲCS）とエミッタフォロア出力部Ｂ（２組のト
ランジスタＱEFと抵抗ＲEF）からなっている。この図で
は高電位側の電源としてグランドを使用し、低電位側電
源として２つの負電源ＶEE，ＶTT、電流源用の参照電源
としてＶCSを使用している。入力信号ＤI が差動対トラ
ンジスタＱD の一方のベースに印加され、もう一方の差
動対トランジスタＱD のベースには逆相の入力信号−Ｄ
I あるいは参照電圧ＶRDが印加される。また、２つのト
ランジスタＱEFのエミッタが出力端子となり、そこに出
力ＤO ，逆相出力−ＤO が出力される。ＣL は出力端子
につく負荷容量（例えばＬＳＩ内部では配線容量と次段
ゲートの入力容量の和と考えられる）である。この回路
では出力のロウレベルからハイレベルへの遷移はエミッ
タフォロアトランジスタＱEFの出力インピーダンスで負
荷容量ＣL を充電し、ハイレベルからロウレベルへの遷
移ではプルダウン抵抗ＲEFにより電荷を放電する。従っ
て、出力部の配線長の増大等により負荷容量ＣL が増大
した場合には、立上り時間ｔｒに比して立下り時間ｔｆ
が増大するという傾向がある。この点を解決するために
は抵抗ＲEFを小さくする必要があるが、これにより消費
電力の増大を招くという問題点を有していた。
エミッタ結合論理回路Ａを構成するカレントスイッチ部
（差動対トランジスタＱD 、２つの負荷抵抗ＲC 、電流
源ＱCS，ＲCS）とエミッタフォロア出力部Ｂ（２組のト
ランジスタＱEFと抵抗ＲEF）からなっている。この図で
は高電位側の電源としてグランドを使用し、低電位側電
源として２つの負電源ＶEE，ＶTT、電流源用の参照電源
としてＶCSを使用している。入力信号ＤI が差動対トラ
ンジスタＱD の一方のベースに印加され、もう一方の差
動対トランジスタＱD のベースには逆相の入力信号−Ｄ
I あるいは参照電圧ＶRDが印加される。また、２つのト
ランジスタＱEFのエミッタが出力端子となり、そこに出
力ＤO ，逆相出力−ＤO が出力される。ＣL は出力端子
につく負荷容量（例えばＬＳＩ内部では配線容量と次段
ゲートの入力容量の和と考えられる）である。この回路
では出力のロウレベルからハイレベルへの遷移はエミッ
タフォロアトランジスタＱEFの出力インピーダンスで負
荷容量ＣL を充電し、ハイレベルからロウレベルへの遷
移ではプルダウン抵抗ＲEFにより電荷を放電する。従っ
て、出力部の配線長の増大等により負荷容量ＣL が増大
した場合には、立上り時間ｔｒに比して立下り時間ｔｆ
が増大するという傾向がある。この点を解決するために
は抵抗ＲEFを小さくする必要があるが、これにより消費
電力の増大を招くという問題点を有していた。
【０００３】従来、ＥＣＬ回路Ａの上記問題点を克服す
るために、アクティブプルダウン回路を定抵抗値のプル
ダウン抵抗ＲEFではなく遷移に対してダイナミックに変
化するインピーダンス回路とするアクティブプルダウン
（ＡＰＤ）回路の提案が盛んである。図６にはその代表
的な回路を示す。ここでは簡単のために論理部と出力部
の一部（−ＤO 側）の記号は省略してある。プルダウン
抵抗ＲEFの代りにプルダウントランジスタ（Ｑpd）、そ
のベースのバイアス回路（ＲCBとＲEB）、そのエミッタ
接続インピーダンス回路（ＲEDとＣE ）からなり、各プ
ルダウントランジスタＱpdのベースに結合容量ＣC を介
して逆相信号が印加される構成になっている。出力レベ
ルがハイレベルかロウレベルの一定レベルにある時は、
バイアス電流Ｉpdの値を小さくなるようにバイアス回路
を設計して低電流化を図る。出力レベルがハイレベルか
らロウレベルに遷移する時に、その逆の信号を結合容量
ＣC を介してプルダウントランジスタＱpdのベースに印
加することで過渡的なプルダウン電流を増加させる。こ
のことは過渡電流増幅用のスピードアップ容量ＣEの付
加により加速される。従って定常的な消費電力は小さ
く、出力信号の過渡期にのみプルダウン電流を多く流す
ので高速性は維持しつつ低電流化を図れる、あるいは電
流値は同じで高速化を図れるという利点が生じる。
るために、アクティブプルダウン回路を定抵抗値のプル
ダウン抵抗ＲEFではなく遷移に対してダイナミックに変
化するインピーダンス回路とするアクティブプルダウン
（ＡＰＤ）回路の提案が盛んである。図６にはその代表
的な回路を示す。ここでは簡単のために論理部と出力部
の一部（−ＤO 側）の記号は省略してある。プルダウン
抵抗ＲEFの代りにプルダウントランジスタ（Ｑpd）、そ
のベースのバイアス回路（ＲCBとＲEB）、そのエミッタ
接続インピーダンス回路（ＲEDとＣE ）からなり、各プ
ルダウントランジスタＱpdのベースに結合容量ＣC を介
して逆相信号が印加される構成になっている。出力レベ
ルがハイレベルかロウレベルの一定レベルにある時は、
バイアス電流Ｉpdの値を小さくなるようにバイアス回路
を設計して低電流化を図る。出力レベルがハイレベルか
らロウレベルに遷移する時に、その逆の信号を結合容量
ＣC を介してプルダウントランジスタＱpdのベースに印
加することで過渡的なプルダウン電流を増加させる。こ
のことは過渡電流増幅用のスピードアップ容量ＣEの付
加により加速される。従って定常的な消費電力は小さ
く、出力信号の過渡期にのみプルダウン電流を多く流す
ので高速性は維持しつつ低電流化を図れる、あるいは電
流値は同じで高速化を図れるという利点が生じる。
【０００４】
【発明が解決しようとする課題】図６に示した従来のＡ
ＰＤ回路は、高速化あるいは低電流化のメリットを有す
るが、一方において下記のデメリットを有する。 (1) プルダウントランジスタＱpdのベースに過渡的に
流れるベース電流が論理部の負荷抵抗ＲC を流れること
により信号波形の擾乱が生じる。 (2) 上記 (1)の問題を解決しつつ、より高速化を図り
たい。 本発明の目的は上記 (1)，(2) の問題を解決した高速Ｅ
ＣＬ回路を提供することにある。
ＰＤ回路は、高速化あるいは低電流化のメリットを有す
るが、一方において下記のデメリットを有する。 (1) プルダウントランジスタＱpdのベースに過渡的に
流れるベース電流が論理部の負荷抵抗ＲC を流れること
により信号波形の擾乱が生じる。 (2) 上記 (1)の問題を解決しつつ、より高速化を図り
たい。 本発明の目的は上記 (1)，(2) の問題を解決した高速Ｅ
ＣＬ回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明に係る高速ＥＣＬ
回路は、ダーリントン接続された第１，第２の２つのト
ランジスタ（Ｑda，Ｑpd）と、前記第１のトランジスタ
（Ｑda）のベースに接続されるバイアス回路と、前記第
２のトランジスタ（Ｑpd）のベースに接続されるベース
電荷引き抜き用インピーダンス回路と、前記第２のトラ
ンジスタ（Ｑpd）のエミッタに接続されるインピーダン
ス回路から構成され、さらに前記ダーリントン接続の共
通コレクタがエミッタフォロアのエミッタに接続され、
前記第１のトランジスタ（Ｑda）のベースに容量を介し
て前記エミッタフォロアに入力する信号とは逆相の信号
が印加されるように前記エミッタ結合論理回路（Ａ）を
接続したものである。また、第２のトランジスタ
（Ｑpd）のエミッタをプルダウン用電源に直接接続され
たものである。
回路は、ダーリントン接続された第１，第２の２つのト
ランジスタ（Ｑda，Ｑpd）と、前記第１のトランジスタ
（Ｑda）のベースに接続されるバイアス回路と、前記第
２のトランジスタ（Ｑpd）のベースに接続されるベース
電荷引き抜き用インピーダンス回路と、前記第２のトラ
ンジスタ（Ｑpd）のエミッタに接続されるインピーダン
ス回路から構成され、さらに前記ダーリントン接続の共
通コレクタがエミッタフォロアのエミッタに接続され、
前記第１のトランジスタ（Ｑda）のベースに容量を介し
て前記エミッタフォロアに入力する信号とは逆相の信号
が印加されるように前記エミッタ結合論理回路（Ａ）を
接続したものである。また、第２のトランジスタ
（Ｑpd）のエミッタをプルダウン用電源に直接接続され
たものである。
【０００６】
【作用】本発明においては、プルダウントランジスタを
ダーリントン接続したことにより、過渡的に流れるベー
ス電流を減少させることができ、波形の擾乱が少ない。
またダーリントン接続の電流増幅率は大きくなるので、
過渡的なプルダウン電流を増大させることができ高速化
を図ることができる。また、第２のトランジスタのエミ
ッタを直接プルダウン用電源に接続したものはより一層
アクティブプルダウン効果が強い。
ダーリントン接続したことにより、過渡的に流れるベー
ス電流を減少させることができ、波形の擾乱が少ない。
またダーリントン接続の電流増幅率は大きくなるので、
過渡的なプルダウン電流を増大させることができ高速化
を図ることができる。また、第２のトランジスタのエミ
ッタを直接プルダウン用電源に接続したものはより一層
アクティブプルダウン効果が強い。
【０００７】
【実施例】図１に本発明の第１の実施例を示す。これは
両相出力の両方に本発明を実施した例であるが、出力が
ＤO の方にのみ記号が記述してある。エミッタフォロア
トランジスタＱEFのエミッタが出力端子であるが、ここ
にダーリントン接続された第１，第２のトランジスタＱ
da，Ｑpdのコレクタが接続されている。抵抗ＲCB，ＲEB
は第１のトランジスタＱdaのバイアス回路であり、抵抗
ＲEDは第１のトランジスタＱdaのプルダウン抵抗であ
り、かつ第２のトランジスタＱpdのベース電荷を引き抜
くインピーダンスである。また、ＲE は前記第１のトラ
ンジスタＱpdのプルダウン抵抗であり、ＣE は過渡電流
増幅用のスピードアップ容量である。ＶPDは前記第２の
トランジスタＱPD用のプルダウン電源であるが、負電源
ＶTTと同一でもよい。論理部からは結合容量ＣC を介し
て逆相の信号を交流的に結合している。Ｉb ，Ｉda，Ｉ
pdはバイアス電流である。
両相出力の両方に本発明を実施した例であるが、出力が
ＤO の方にのみ記号が記述してある。エミッタフォロア
トランジスタＱEFのエミッタが出力端子であるが、ここ
にダーリントン接続された第１，第２のトランジスタＱ
da，Ｑpdのコレクタが接続されている。抵抗ＲCB，ＲEB
は第１のトランジスタＱdaのバイアス回路であり、抵抗
ＲEDは第１のトランジスタＱdaのプルダウン抵抗であ
り、かつ第２のトランジスタＱpdのベース電荷を引き抜
くインピーダンスである。また、ＲE は前記第１のトラ
ンジスタＱpdのプルダウン抵抗であり、ＣE は過渡電流
増幅用のスピードアップ容量である。ＶPDは前記第２の
トランジスタＱPD用のプルダウン電源であるが、負電源
ＶTTと同一でもよい。論理部からは結合容量ＣC を介し
て逆相の信号を交流的に結合している。Ｉb ，Ｉda，Ｉ
pdはバイアス電流である。
【０００８】また、図２には本発明の第２の実施例を示
す。第２のトランジスタＱpdのプルダウン用抵抗ＲE と
スピードアップ容量ＣE をなくした構成であり、第２の
トランジスタＱpdのエミッタ側のインピーダンスが低く
なるため、アクティブプルダウンの効果は第１の実施例
より強い。しかしながら、この場合は第２のトランジス
タＱpdの過渡電流に対する直列帰還効果がないので、第
２のトランジスタＱpdのバイアス条件に留意する必要が
ある。ＤＣ的にはバイアス電流Ｉpdが流れないように、
すなわち、第２のトランジスタＱpdがオフしておくよう
にバイアスする。
す。第２のトランジスタＱpdのプルダウン用抵抗ＲE と
スピードアップ容量ＣE をなくした構成であり、第２の
トランジスタＱpdのエミッタ側のインピーダンスが低く
なるため、アクティブプルダウンの効果は第１の実施例
より強い。しかしながら、この場合は第２のトランジス
タＱpdの過渡電流に対する直列帰還効果がないので、第
２のトランジスタＱpdのバイアス条件に留意する必要が
ある。ＤＣ的にはバイアス電流Ｉpdが流れないように、
すなわち、第２のトランジスタＱpdがオフしておくよう
にバイアスする。
【０００９】本発明の第１の効果である出力波形の改善
度を図３に示す。図２に示した本発明の実施例２と図６
に示した従来のＡＰＤ回路に同一の差動信号を入力し、
その差動出力波形を見たものである。回路のＤＣ的な消
費電力は同じに設計してある。差動の入出力波形が表示
してあるが本発明により出力波形が著しく改善されてい
ることが理解できる。
度を図３に示す。図２に示した本発明の実施例２と図６
に示した従来のＡＰＤ回路に同一の差動信号を入力し、
その差動出力波形を見たものである。回路のＤＣ的な消
費電力は同じに設計してある。差動の入出力波形が表示
してあるが本発明により出力波形が著しく改善されてい
ることが理解できる。
【００１０】また、図４には第２の効果として同じ電力
で比較した場合の遅延時間の負荷容量依存性を示す。本
発明はＥＣＬ回路より約３倍、従来のＡＰＤ回路よりも
約１０％高速になっている。すなわち本発明は波形改
善，高速化の効果がある。なお、本発明は、ここに述べ
た２つの実施例に限定されるものではない。例えば本実
施例ではダーリントン接続のトランジスタへのバイアス
回路は抵抗のみで構成しているが、この部分にダイオー
ドやトランジスタを使用することも可能である。そし
て、ダーリントン接続されたトランジスタの２組双方で
なく、どちらか一方の組のみに本発明を適用することも
できる。
で比較した場合の遅延時間の負荷容量依存性を示す。本
発明はＥＣＬ回路より約３倍、従来のＡＰＤ回路よりも
約１０％高速になっている。すなわち本発明は波形改
善，高速化の効果がある。なお、本発明は、ここに述べ
た２つの実施例に限定されるものではない。例えば本実
施例ではダーリントン接続のトランジスタへのバイアス
回路は抵抗のみで構成しているが、この部分にダイオー
ドやトランジスタを使用することも可能である。そし
て、ダーリントン接続されたトランジスタの２組双方で
なく、どちらか一方の組のみに本発明を適用することも
できる。
【００１１】
【発明の効果】本発明は以上詳細に説明したように、ダ
ーリントン接続された第１，第２の２つのトランジスタ
（Ｑda，Ｑpd）と、前記第１のトランジスタ（Ｑda）の
ベースに接続されるバイアス回路と、前記第２のトラン
ジスタ（Ｑpd）のベースに接続されるベース電荷引き抜
き用インピーダンス回路と、前記第２のトランジスタ
（Ｑpd）のエミッタに接続されるインピーダンス回路か
ら構成され、さらに前記ダーリントン接続の共通コレク
タがエミッタフォロアのエミッタに接続され、前記第１
のトランジスタ（Ｑda）のベースに容量を介して前記エ
ミッタフォロアに入力する信号とは逆相の信号が印加さ
れるように前記エミッタ結合論理回路（Ａ）を接続した
ので、出力波形が著しく改善される。また、遅延時間の
負荷容量依存性が改善され、高速化をはかることができ
る。さらに、第２のトランジスタ（Ｑpd）のエミッタを
直接プルダウン用電源に接続したので、より一層アクテ
ィブプルダウン効果を強めることができる。
ーリントン接続された第１，第２の２つのトランジスタ
（Ｑda，Ｑpd）と、前記第１のトランジスタ（Ｑda）の
ベースに接続されるバイアス回路と、前記第２のトラン
ジスタ（Ｑpd）のベースに接続されるベース電荷引き抜
き用インピーダンス回路と、前記第２のトランジスタ
（Ｑpd）のエミッタに接続されるインピーダンス回路か
ら構成され、さらに前記ダーリントン接続の共通コレク
タがエミッタフォロアのエミッタに接続され、前記第１
のトランジスタ（Ｑda）のベースに容量を介して前記エ
ミッタフォロアに入力する信号とは逆相の信号が印加さ
れるように前記エミッタ結合論理回路（Ａ）を接続した
ので、出力波形が著しく改善される。また、遅延時間の
負荷容量依存性が改善され、高速化をはかることができ
る。さらに、第２のトランジスタ（Ｑpd）のエミッタを
直接プルダウン用電源に接続したので、より一層アクテ
ィブプルダウン効果を強めることができる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来回路と本発明の実施例の波形の相違を示す
図である。
図である。
【図４】従来回路と本発明の実施例の遅延時間の負荷容
量依存性の比較を示す図である。
量依存性の比較を示す図である。
【図５】従来のＥＣＬ論理回路を示す図である。
【図６】従来のＡＰＤ回路を用いたＥＣＬ論理回路を示
す図である。
す図である。
Ａ エミッタ結合論理回路 Ｂ エミッタフォロア出力部 Ｑda 第１のトランジスタ Ｑpd 第２のトランジスタ ＤI 入力信号 −ＤI 入力信号 ＤO 出力 −ＤO 出力 ＱEF エミッタフォロアトランジスタ ＲCB 抵抗 ＲEB 抵抗 ＲED 抵抗 ＲE Ｑpd用のプルダウン抵抗 ＣE 過渡電流増幅用のスピードアップ容量 ＶPD Ｑpd用のプルダウン電源 ＣC 結合容量 Ｉb バイアス電流 Ｉda バイアス電流 Ｉpd バイアス電流
Claims (2)
- 【請求項１】 エミッタ結合論理回路（Ａ）のエミッタ
フォロア出力部（Ｂ）において、ダーリントン接続され
た第１，第２の２つのトランジスタ（Ｑda，Ｑpd）と、
前記第１のトランジスタ（Ｑda）のベースに接続される
バイアス回路と、前記第２のトランジスタ（Ｑpd）のベ
ースに接続されるベース電荷引き抜き用インピーダンス
回路と、前記第２のトランジスタ（Ｑpd）のエミッタに
接続されるインピーダンス回路から構成され、さらに前
記ダーリントン接続の共通コレクタがエミッタフォロア
のエミッタに接続され、前記第１のトランジスタ
（Ｑda）のベースに容量を介して前記エミッタフォロア
に入力する信号とは逆相の信号が印加されるように前記
エミッタ結合論理回路（Ａ）を接続したことを特徴とす
るエミッタフォロア回路。 - 【請求項２】 第２のトランジスタ（Ｑpd）のエミッタ
がプルダウン用電源に直接に接続されていることを特徴
とする請求項１に記載のエミッタフォロア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3730493A JPH06232730A (ja) | 1993-02-03 | 1993-02-03 | 高速ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3730493A JPH06232730A (ja) | 1993-02-03 | 1993-02-03 | 高速ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232730A true JPH06232730A (ja) | 1994-08-19 |
Family
ID=12493967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3730493A Pending JPH06232730A (ja) | 1993-02-03 | 1993-02-03 | 高速ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1751864A2 (en) * | 2004-04-30 | 2007-02-14 | Texas Instruments Incorporated | Apparatus and method for shifting a signal from a first reference level to a second reference level |
-
1993
- 1993-02-03 JP JP3730493A patent/JPH06232730A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1751864A2 (en) * | 2004-04-30 | 2007-02-14 | Texas Instruments Incorporated | Apparatus and method for shifting a signal from a first reference level to a second reference level |
| EP1751864A4 (en) * | 2004-04-30 | 2007-05-23 | Texas Instruments Inc | APPARATUS AND METHOD FOR PASSING A SIGNAL FROM A FIRST REFERENCE LEVEL TO A SECOND REFERENCE LEVEL |
| US7535280B2 (en) | 2004-04-30 | 2009-05-19 | Texas Instruments Incorporated | Apparatus and method for shifting a signal from a first reference level to a second reference level |
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