JPS61274513A - 論理レベル変換器 - Google Patents
論理レベル変換器Info
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- JPS61274513A JPS61274513A JP61091156A JP9115686A JPS61274513A JP S61274513 A JPS61274513 A JP S61274513A JP 61091156 A JP61091156 A JP 61091156A JP 9115686 A JP9115686 A JP 9115686A JP S61274513 A JPS61274513 A JP S61274513A
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- Japan
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- transistor
- level converter
- transistors
- resistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、一般に、論理レベル変換器に関するもので
あり、より特定的に言えば、エミッタ結合型論理（Ｅ
ＣＬ）入力段とトランジスタトランジスタ論理（ＴＴＬ
）出力段との間でインターフェイスするために用いられ
る、改良されたスイッチング速度を有する論理レベル変
換器に関するものである。
あり、より特定的に言えば、エミッタ結合型論理（Ｅ
ＣＬ）入力段とトランジスタトランジスタ論理（ＴＴＬ
）出力段との間でインターフェイスするために用いられ
る、改良されたスイッチング速度を有する論理レベル変
換器に関するものである。
今日まで、コンピュータデータ処理システムは、処理シ
ステムの異なる部分で、様々なタイプの論理を利用して
いる。データを処理システムの１つの部分から他の部分
に転送するために、しばしば１つのタイプの論理から他
のタイプの論理への変換が必要とされる。これらの処理
システムの多くは、ＥＣＬおよびＴＴＬ論理回路の両方
で設計されるため、これらのタイプの論理回路が互いに
両立できるように、インターフェイス回路、たとえばＥ
ＣＬ−ＴＴＬおよびＴＴＬ−ＥＣＬ変換器の必要に出く
わすことがあった。
ステムの異なる部分で、様々なタイプの論理を利用して
いる。データを処理システムの１つの部分から他の部分
に転送するために、しばしば１つのタイプの論理から他
のタイプの論理への変換が必要とされる。これらの処理
システムの多くは、ＥＣＬおよびＴＴＬ論理回路の両方
で設計されるため、これらのタイプの論理回路が互いに
両立できるように、インターフェイス回路、たとえばＥ
ＣＬ−ＴＴＬおよびＴＴＬ−ＥＣＬ変換器の必要に出く
わすことがあった。
当該技術分野において一般に公知であるように、ＴＴＬ
論理回路は、典型的に、０； ３Ｖ以下および３．５ｖ
以上の論理信号レベルで動作し、かっＥＣＬ論理回路は
、典型的に、異なる論理信号レベルで動作する。ＥＣＬ
論理回路で利用されるまさにそのレベルはメーカの間で
異なるが、２つのＥＣＬ論理レベル間の電圧揺れは、一
般に、２つのＴＴＬ論理レベル間の電圧揺れより小さい
。したがって、ＥＣＬ論理レベル信号をＴＴＬ論理レベ
ル信号にシフトまたは変換するために、より小さいＥＣ
Ｌ入力揺れの結果、より大きいＴＴＬ出力揺れが生じな
ければならないことがわかる。主な問題の１つは、これ
らのレベル変換器回路は、データを入力から出力に転送
する際に非常に大きい伝搬遅延を生じる傾向があるとい
うことである。
論理回路は、典型的に、０； ３Ｖ以下および３．５ｖ
以上の論理信号レベルで動作し、かっＥＣＬ論理回路は
、典型的に、異なる論理信号レベルで動作する。ＥＣＬ
論理回路で利用されるまさにそのレベルはメーカの間で
異なるが、２つのＥＣＬ論理レベル間の電圧揺れは、一
般に、２つのＴＴＬ論理レベル間の電圧揺れより小さい
。したがって、ＥＣＬ論理レベル信号をＴＴＬ論理レベ
ル信号にシフトまたは変換するために、より小さいＥＣ
Ｌ入力揺れの結果、より大きいＴＴＬ出力揺れが生じな
ければならないことがわかる。主な問題の１つは、これ
らのレベル変換器回路は、データを入力から出力に転送
する際に非常に大きい伝搬遅延を生じる傾向があるとい
うことである。
言い換えると、応答時間は、ローとハイ出力論理レベル
との間の切換え中、比較的遅い。
との間の切換え中、比較的遅い。
先行技術の論理レベル変換器は、第１図に示され、かつ
「先行技術」と表示されている。先行技術の変換器１０
は、ＥＣＬ入カ段１２とＴＴＬ出力段１４との間で相互
に接続される。この発明の論理レベル変換器は、第１図
の変換器回路を改良したものであり、より速い応答時間
を示す。このレベル変換器のロー−ハイ出力遷移または
ハイ−ロー出力遷移中の伝搬遅延は、第１図の変換器回
路よりほぼ２ナノ秒だけ減じられる。
「先行技術」と表示されている。先行技術の変換器１０
は、ＥＣＬ入カ段１２とＴＴＬ出力段１４との間で相互
に接続される。この発明の論理レベル変換器は、第１図
の変換器回路を改良したものであり、より速い応答時間
を示す。このレベル変換器のロー−ハイ出力遷移または
ハイ−ロー出力遷移中の伝搬遅延は、第１図の変換器回
路よりほぼ２ナノ秒だけ減じられる。
発明の概要
したがって、この発明の一般的な目的は、ＥＣＬ論理レ
ベルをＴＴＬ論理レベルに変換する改良された論理レベ
ル変換器を提供することである。
ベルをＴＴＬ論理レベルに変換する改良された論理レベ
ル変換器を提供することである。
この発明の目的は、ＥＣＬ論理レベルを、高速の動作を
有するＴＴＬ論理レベルに変換する論理レベル変換器を
提供することである。
有するＴＴＬ論理レベルに変換する論理レベル変換器を
提供することである。
この発明の他の目的は、ＥＣＬ入力段とＴＴＬ出力段と
の間でインターフェイスするために用いられる、改良さ
れたスイッチング速度を有する論理レベル変換器を提供
することである。
の間でインターフェイスするために用いられる、改良さ
れたスイッチング速度を有する論理レベル変換器を提供
することである。
この発明のさらに他の目的は、カレントミラートランジ
スタ、インバータトランジスタ、およびインバータトラ
ンジスタを素早く切換えるためにカレントミラートラン
ジスタに結合される高域回路網を含む、高スイッチング
速度を有する論理レベル変換器を提供することである。
スタ、インバータトランジスタ、およびインバータトラ
ンジスタを素早く切換えるためにカレントミラートラン
ジスタに結合される高域回路網を含む、高スイッチング
速度を有する論理レベル変換器を提供することである。
この発明のまたさらに他の目的は、出力トランジスタを
素早くターンオフおよびターンオンすることを容易にす
るために、カレントミラートランジスタの過渡応答を増
加させる過渡回路網を含む論理レベル変換器を提供する
ことである。
素早くターンオフおよびターンオンすることを容易にす
るために、カレントミラートランジスタの過渡応答を増
加させる過渡回路網を含む論理レベル変換器を提供する
ことである。
これらの目的に従って、二の発明は、高スイッチング速
度を有し、ＥＣＬ論理レベルをＴＴＬ論理レベルに変換
する論理レベル変換器を提供することに関係があり、こ
の論理レベル変換器は、１対の第１および第２トランジ
スタを含み、それらめコレクタは供給電位に接続される
。第１および第２トランジスタのベースは、ＥＣＬ入力
論理レベル信号を受けるようにされる。第３トランジス
タのベースおよびコレクタは、ともにかつ第１トランジ
スタのエミッタに接続される。第４トランジスタのベー
スおよびコレクタは、ともにかつ第２トランジスタのエ
ミッタに接続される。カレントミラーは、１対の第５お
よび第６トランジスタから形成され、それらのエミッタ
は、ともにかつ接地電位に接続される。第１抵抗器およ
び第１コンデンサは、並列に接続され、その一方の端部
は第３トランジスタのエミッタに接続され、かつその他
方の端部は第５トランジスタのコレクタに接続される。
度を有し、ＥＣＬ論理レベルをＴＴＬ論理レベルに変換
する論理レベル変換器を提供することに関係があり、こ
の論理レベル変換器は、１対の第１および第２トランジ
スタを含み、それらめコレクタは供給電位に接続される
。第１および第２トランジスタのベースは、ＥＣＬ入力
論理レベル信号を受けるようにされる。第３トランジス
タのベースおよびコレクタは、ともにかつ第１トランジ
スタのエミッタに接続される。第４トランジスタのベー
スおよびコレクタは、ともにかつ第２トランジスタのエ
ミッタに接続される。カレントミラーは、１対の第５お
よび第６トランジスタから形成され、それらのエミッタ
は、ともにかつ接地電位に接続される。第１抵抗器およ
び第１コンデンサは、並列に接続され、その一方の端部
は第３トランジスタのエミッタに接続され、かつその他
方の端部は第５トランジスタのコレクタに接続される。
第２抵抗器および第２コンデンサは、並列に接続され、
その一方の端部は第４トランジスタのエミッタに接続さ
れ、かつその他方の端部は第６トランジスタのコレクタ
に接続される。インバータトランジスタのベースは、第
６トランジスタのコレクタに接続され、そのコレクタは
負荷抵抗器を介して供給電位に接続され、かつそのエミ
ッタは接地電位に接続される。
その一方の端部は第４トランジスタのエミッタに接続さ
れ、かつその他方の端部は第６トランジスタのコレクタ
に接続される。インバータトランジスタのベースは、第
６トランジスタのコレクタに接続され、そのコレクタは
負荷抵抗器を介して供給電位に接続され、かつそのエミ
ッタは接地電位に接続される。
高域回路網は、それらの一方を素早くターンオンし、か
つそれらの他方を素早くターンオフするために、第５お
よび第６トランジスタのベースに、大きい過渡駆動電流
差を発生させるために用いられる。インバータトランジ
スタのベースは、ＥＣＬ入力論理レベルの遷移中、その
コレクタのＴＴＬ論理レベルで非常に速い出力応答を生
じさせるために、第５および第６トランジスタのベース
で駆動電流差に応答する。
つそれらの他方を素早くターンオフするために、第５お
よび第６トランジスタのベースに、大きい過渡駆動電流
差を発生させるために用いられる。インバータトランジ
スタのベースは、ＥＣＬ入力論理レベルの遷移中、その
コレクタのＴＴＬ論理レベルで非常に速い出力応答を生
じさせるために、第５および第６トランジスタのベース
で駆動電流差に応答する。
この発明の他の局面では、第３および第４トランジスタ
は、論理レベル変換器から除去される。
は、論理レベル変換器から除去される。
したがって、第１抵抗器および第１コンデンサの一方の
端部は、第１トランジスタのエミッタに接続される。同
様に、第２抵抗器および第２コンデンサの一方の端部は
、第２トランジスタのエミッタに接続される。
端部は、第１トランジスタのエミッタに接続される。同
様に、第２抵抗器および第２コンデンサの一方の端部は
、第２トランジスタのエミッタに接続される。
この発明のこれらおよび他の目的および利点は、同じ参
照数字が全体を通じて対応する部分を示す添付の図面に
関連して読むと、次の詳細な説明からより十分明らかと
なろう。
照数字が全体を通じて対応する部分を示す添付の図面に
関連して読むと、次の詳細な説明からより十分明らかと
なろう。
好ましい実施例の説明
様々な図面を詳細に参照すると、第１図には、ＥＣＬ論
理レベル信号をＴＴＬ論理レベル信号に変換する、先行
技術の論理レベル変換器１０の詳細な概略回路図が示さ
れる。変換器１０は５、ＥＣＬ入力段１２とＴＴＬ出力
段１４との間で相互に接続される。変換器１０の入力は
、ＥＣＬ入カ段１２の出力に接続される。変換器１０の
出力は、ＴＴＬ出力段１４の入力に接続される。
理レベル信号をＴＴＬ論理レベル信号に変換する、先行
技術の論理レベル変換器１０の詳細な概略回路図が示さ
れる。変換器１０は５、ＥＣＬ入力段１２とＴＴＬ出力
段１４との間で相互に接続される。変換器１０の入力は
、ＥＣＬ入カ段１２の出力に接続される。変換器１０の
出力は、ＴＴＬ出力段１４の入力に接続される。
第２図は、この発明の論理レベル変換器１１０の詳細な
概略回路図であり、第１図の変換器回路１０を改良した
ものを表わす。論理レベル変換器１１０は、１対の入力
トランジスタＱ１およびＱ２を含み、そのコレクタは、
好ましくは＋５． ０ＶであるＴＴＬ電源電圧ｖＣＣ
に接続される。見ることができるように、トランジスタ
Ｑｌ、Ｑ２は、ＮＰＮ形のバイポーラトランジスタであ
る。
概略回路図であり、第１図の変換器回路１０を改良した
ものを表わす。論理レベル変換器１１０は、１対の入力
トランジスタＱ１およびＱ２を含み、そのコレクタは、
好ましくは＋５． ０ＶであるＴＴＬ電源電圧ｖＣＣ
に接続される。見ることができるように、トランジスタ
Ｑｌ、Ｑ２は、ＮＰＮ形のバイポーラトランジスタであ
る。
入力トランジスタＱ１およびＱ２のベースは、それぞれ
リード線１６および１８を介してＥＣＬ論理レベル信号
を受けるＥＣＬ人カ段１２（第１図）の出力に接続可能
である。この論理変換器１１０では、ＥＣＬ人カシカレ
ベルｖＣＣすなわち＋５ＶであるＥＣＬ電源電圧とＶＣ
Ｃ−７５０ｍＶとの間で揺れると思われる。その結果、
リード線１６および１８上の電圧レベルの差は、はぼ７
５０ｍＶとなる。トランジスタＱ１のベースは、論理レ
ベルｒｌＪを表わす高い方の電圧レベルすなわちｖＣＣ
を受けるとき、トランジスタＱ１は、より導通状態にさ
れ、かつトランジスタＱ２は、そのベースが、論理レベ
ル「０」を表わす低い方の電圧レベルすなわちＶＣＣ−
７５０ｍＶを受けるため、それほど導通状態にされない
。他方、トランジスタＱ２のベースが、ｖＣＣの高い方
の電圧レベルを受け、かつトランジスタＱ１のベースが
、ＶＣＣ−７５０ｍＶの低い方の電圧レベルを受けると
、トランジスタＱ２は、より導通状態にされ、かつトラ
ンジスタＱ１は、それほど導通状態にされない。
リード線１６および１８を介してＥＣＬ論理レベル信号
を受けるＥＣＬ人カ段１２（第１図）の出力に接続可能
である。この論理変換器１１０では、ＥＣＬ人カシカレ
ベルｖＣＣすなわち＋５ＶであるＥＣＬ電源電圧とＶＣ
Ｃ−７５０ｍＶとの間で揺れると思われる。その結果、
リード線１６および１８上の電圧レベルの差は、はぼ７
５０ｍＶとなる。トランジスタＱ１のベースは、論理レ
ベルｒｌＪを表わす高い方の電圧レベルすなわちｖＣＣ
を受けるとき、トランジスタＱ１は、より導通状態にさ
れ、かつトランジスタＱ２は、そのベースが、論理レベ
ル「０」を表わす低い方の電圧レベルすなわちＶＣＣ−
７５０ｍＶを受けるため、それほど導通状態にされない
。他方、トランジスタＱ２のベースが、ｖＣＣの高い方
の電圧レベルを受け、かつトランジスタＱ１のベースが
、ＶＣＣ−７５０ｍＶの低い方の電圧レベルを受けると
、トランジスタＱ２は、より導通状態にされ、かつトラ
ンジスタＱ１は、それほど導通状態にされない。
トランジスタＱ１のエミッタは、ダイオードとして機能
するトランジスタＱ３のコレクタおよびベースに接続さ
れる。限流抵抗器Ｒ１の一方の端部は、トランジスタＱ
３のエミッタに接続される。
するトランジスタＱ３のコレクタおよびベースに接続さ
れる。限流抵抗器Ｒ１の一方の端部は、トランジスタＱ
３のエミッタに接続される。
エツジ加速コンデンサＣ１は、抵抗器Ｒ１に並列に接続
される。同様に、トランジスタＱ２のエミッタは、ダイ
オードとして機能するトランジスタＱ４のコレクタおよ
びベースに接続される。限流抵抗器Ｒ２の一方の端部は
、トランジスタＱ４のエミッタに接続される。エツジ加
速コンデンサＣ２は、抵抗器Ｒ２に並列に接続される。
される。同様に、トランジスタＱ２のエミッタは、ダイ
オードとして機能するトランジスタＱ４のコレクタおよ
びベースに接続される。限流抵抗器Ｒ２の一方の端部は
、トランジスタＱ４のエミッタに接続される。エツジ加
速コンデンサＣ２は、抵抗器Ｒ２に並列に接続される。
トランジスタＱ３およびＱ４は、ＮＰＮ形のバイポーラ
トランジスタであることに注目しなければならない。
トランジスタであることに注目しなければならない。
さらに、トランジスタＱ３およびＱ４は、当業者によっ
て理解されるように、完全に除去されてもよい。
て理解されるように、完全に除去されてもよい。
カレントミラーの配列は、１対のトランジスタＱ５およ
びＱ６によって形成され、そのエミッタは、ともに、か
つ好ましくはＯｖであるＴＴＬ接地電位に接続される。
びＱ６によって形成され、そのエミッタは、ともに、か
つ好ましくはＯｖであるＴＴＬ接地電位に接続される。
トランジスタＱ５およびＱ６は、ＮＰＮ形のバイポーラ
トランジスタから形成される。トランジスタＱ５のコレ
クタは、限流抵抗器Ｒ１の他方の端部に接続される。ト
ランジスタＱ６のコレクタは、限流抵抗器Ｒ２の他方の
端部に接続される。インバータすなわち出力トランジス
タＱ７のベースはまた、トランジスタＱ６のコレクタに
接続される。トラジスタＱ７のエミッタは、ＴＴＬ接地
電位に接続される。トランジスタＱ７のコレクタは、負
荷抵抗器Ｒ７を介して、ＴＴＬ供給電圧ＶＣＣに接続さ
れる。レベル変換器１１０の出力は、トランジスタＱ７
のコレクタと抵抗器Ｒ７との接合点にある。トランジス
タＱ７は、飽和を避け、かつしたがってそのスイッチン
グ速度を増加させるために、好ましくは、ショットキト
ランジスタである。
トランジスタから形成される。トランジスタＱ５のコレ
クタは、限流抵抗器Ｒ１の他方の端部に接続される。ト
ランジスタＱ６のコレクタは、限流抵抗器Ｒ２の他方の
端部に接続される。インバータすなわち出力トランジス
タＱ７のベースはまた、トランジスタＱ６のコレクタに
接続される。トラジスタＱ７のエミッタは、ＴＴＬ接地
電位に接続される。トランジスタＱ７のコレクタは、負
荷抵抗器Ｒ７を介して、ＴＴＬ供給電圧ＶＣＣに接続さ
れる。レベル変換器１１０の出力は、トランジスタＱ７
のコレクタと抵抗器Ｒ７との接合点にある。トランジス
タＱ７は、飽和を避け、かつしたがってそのスイッチン
グ速度を増加させるために、好ましくは、ショットキト
ランジスタである。
トランジスタＱ７のスイッチング速度をさらに増加させ
、そのコレクタでより速い応答を得るために、１対の第
１および第２高域回路網は、カレントミラートランジス
タＱ５およびＱ６に結合され、トランジスタＱ５および
Ｑ６のベースで大きい過渡駆動電流差を与える。その結
果、トランジスタＱ６は、論理レベルの切換え中、接続
点６で速い応答時間を示すように、より素早くターンオ
フおよびターンオンされる。したがって、ロー−ハイお
よびハイ−ロー出力遷移中の伝搬遅延は、接続点７での
出力でかなり減じられる。遷移中のこの変換器１１０の
接続点７での伝搬遅延は、第１図の変換器回路１０を越
えるほぼ２ナノ秒だけ減じられることが知られている。
、そのコレクタでより速い応答を得るために、１対の第
１および第２高域回路網は、カレントミラートランジス
タＱ５およびＱ６に結合され、トランジスタＱ５および
Ｑ６のベースで大きい過渡駆動電流差を与える。その結
果、トランジスタＱ６は、論理レベルの切換え中、接続
点６で速い応答時間を示すように、より素早くターンオ
フおよびターンオンされる。したがって、ロー−ハイお
よびハイ−ロー出力遷移中の伝搬遅延は、接続点７での
出力でかなり減じられる。遷移中のこの変換器１１０の
接続点７での伝搬遅延は、第１図の変換器回路１０を越
えるほぼ２ナノ秒だけ減じられることが知られている。
第１高域回路網は、抵抗器Ｒ３およびコンデンサＣ３か
ら形成される。第２高域回路網は、抵抗器Ｒ４およびコ
ンデンサＣ４から形成される。抵抗器Ｒ４の一方の端部
は、トランジスタＱ５のベース、およびコンデンサＣ４
の一方の端部に結合される。抵抗器Ｒ４の他方の端部は
、抵抗器Ｒ３の一方の端部に接続される。抵抗器Ｒ３お
よびＲ４の接合点は、トランジスタＱ５のコレクタに接
合される。抵抗器Ｒ３の他方の端部は、コンデンサＣ３
の一方の端部に接続される。コンデンサＣ３の他方の端
部は、トランジスタＱ３のエミッタに接合され、かつコ
ンデンサＣ４の他方の端部は、トランジスタＱ４のエミ
ッタに接続される。
ら形成される。第２高域回路網は、抵抗器Ｒ４およびコ
ンデンサＣ４から形成される。抵抗器Ｒ４の一方の端部
は、トランジスタＱ５のベース、およびコンデンサＣ４
の一方の端部に結合される。抵抗器Ｒ４の他方の端部は
、抵抗器Ｒ３の一方の端部に接続される。抵抗器Ｒ３お
よびＲ４の接合点は、トランジスタＱ５のコレクタに接
合される。抵抗器Ｒ３の他方の端部は、コンデンサＣ３
の一方の端部に接続される。コンデンサＣ３の他方の端
部は、トランジスタＱ３のエミッタに接合され、かつコ
ンデンサＣ４の他方の端部は、トランジスタＱ４のエミ
ッタに接続される。
第２図に示されるこの発明の変換器１１０の動作を、第
３（ａ）図−３（Ｃ）図の波形に関連して説明する。ロ
ー−ハイ遷移（第３ａ図の曲線Ａ）中、トランジスタＱ
１のベースでのＥＣＬ論理信号は、論理レベル「０」を
表わす５Ｖ−７５０ｍＶから、論理レベル「１」を表わ
す＋５ｖに切換えられる。同時に、ハイ−ロー遷移（第
３ｂ図の曲線Ｂ）は、トランジスタＱ２のベースで生じ
、ここでＥＣＬ論理信号は、論理「１」を表わす＋５ｖ
から、論理レベルｒＯＪを表わす＋５Ｖ−７５０ｍＶに
切換えられる。これによって、トランジスタＱ１はより
導通状態にされ、かつトランジスタＱ２は、それほど導
通状態にされない。したがって、トランジスタＱ１のエ
ミッタまたは接続点１での電位は、ダイオード接続され
たトランジスタＱ３を介して通過し、かつ接続点３で現
われろ過渡電流を生じさせるように、＋５．０Ｖの供給
電圧の方へ上がる。コンデンサは、最初、過渡状態下で
短絡として働くので、第１ベース駆動電流は、コンデン
サＣ１および抵抗器Ｑ３を介してトランジスタＱ６をタ
ーンオンするために供給される。しかしながら、トラン
ジスタＱ６をより速くターンオンするために、付加的な
すなわち第２のベース駆動電流が、コンデンサＣ３を介
してトラジスタＱ６のベースに供給される。その結果、
より大きい電流は、トランジスタＱ６を素早くターンオ
ンするために、ベースまたは接続点９に現われる。トラ
ンジスタＱ６が一旦より導通状態にされると、ベース電
流は、トランジスタＱ７から引かれ、それによってベー
ス電流は、素早くターンオフされる。それゆえに、トラ
ンジスタＱ７のコレクタまたは接続点７（第３Ｃ図）で
の電圧は、はぼ、論理レベル［１］を表わす供給電圧Ｖ
ＣＣまですぐ上がる。時間Ｔ１は、ローーノ＼イ出力遷
移中、第１図の対応する接続点７で見られる時間よりほ
ぼ２ナノ秒小さい。
３（ａ）図−３（Ｃ）図の波形に関連して説明する。ロ
ー−ハイ遷移（第３ａ図の曲線Ａ）中、トランジスタＱ
１のベースでのＥＣＬ論理信号は、論理レベル「０」を
表わす５Ｖ−７５０ｍＶから、論理レベル「１」を表わ
す＋５ｖに切換えられる。同時に、ハイ−ロー遷移（第
３ｂ図の曲線Ｂ）は、トランジスタＱ２のベースで生じ
、ここでＥＣＬ論理信号は、論理「１」を表わす＋５ｖ
から、論理レベルｒＯＪを表わす＋５Ｖ−７５０ｍＶに
切換えられる。これによって、トランジスタＱ１はより
導通状態にされ、かつトランジスタＱ２は、それほど導
通状態にされない。したがって、トランジスタＱ１のエ
ミッタまたは接続点１での電位は、ダイオード接続され
たトランジスタＱ３を介して通過し、かつ接続点３で現
われろ過渡電流を生じさせるように、＋５．０Ｖの供給
電圧の方へ上がる。コンデンサは、最初、過渡状態下で
短絡として働くので、第１ベース駆動電流は、コンデン
サＣ１および抵抗器Ｑ３を介してトランジスタＱ６をタ
ーンオンするために供給される。しかしながら、トラン
ジスタＱ６をより速くターンオンするために、付加的な
すなわち第２のベース駆動電流が、コンデンサＣ３を介
してトラジスタＱ６のベースに供給される。その結果、
より大きい電流は、トランジスタＱ６を素早くターンオ
ンするために、ベースまたは接続点９に現われる。トラ
ンジスタＱ６が一旦より導通状態にされると、ベース電
流は、トランジスタＱ７から引かれ、それによってベー
ス電流は、素早くターンオフされる。それゆえに、トラ
ンジスタＱ７のコレクタまたは接続点７（第３Ｃ図）で
の電圧は、はぼ、論理レベル［１］を表わす供給電圧Ｖ
ＣＣまですぐ上がる。時間Ｔ１は、ローーノ＼イ出力遷
移中、第１図の対応する接続点７で見られる時間よりほ
ぼ２ナノ秒小さい。
ハイ−ロー遷移（第３ａ図の曲線Ｃ）中、＋５Ｖのトラ
ンジスタＱ１のベースでのＥＣＬ論理信号は、論理レベ
ル「０」を表わす５Ｖ−７５０ｍＶに切換えられる。同
様に、ロー−ハイ遷移（第３ｂ図の曲線Ｄ）は、トラン
ジスタＱ２のベースで生じ、そこで＋５Ｖ−７５０ｍＶ
のＥＣＬ論理信号は、論理レベル「１」を表わす＋５■
に切換えられる。この作用は、トランジスタＱ１をそれ
ほど導通状態にせず、かつトランジスタＱ２は、より導
通状態にされる。したがって、トランジスタＱ２のエミ
ッタまたは接続点２での電位は、ダイオード接続された
トランジスタＱ４を介して通過し、かつ接続点４で現わ
れる過渡電流を生じさせるように、＋５Ｖの供給電位の
方へ上がる。さらに、コンデンサＣ２およびＣ４は、最
初遷移状態下で短絡として働くので、第１ベース駆動電
流は、コンデンサＣ２を介してそれをターンオンするた
めに、トランジスタＱ７のベースに供給される。しかし
ながら、接続点６での電流の大部分は、トランジスタＱ
６のコレクタへ移る。というのはトランジスタＱ６がタ
ーンオンされ、それによってトランジスタＱ７が素早く
ターンオンされるのを防ぐからである。トランジスタＱ
７をより速くターンオンするために、できるだけ素早く
トランジスタＱ６をターンオフすることが・必要である
。
ンジスタＱ１のベースでのＥＣＬ論理信号は、論理レベ
ル「０」を表わす５Ｖ−７５０ｍＶに切換えられる。同
様に、ロー−ハイ遷移（第３ｂ図の曲線Ｄ）は、トラン
ジスタＱ２のベースで生じ、そこで＋５Ｖ−７５０ｍＶ
のＥＣＬ論理信号は、論理レベル「１」を表わす＋５■
に切換えられる。この作用は、トランジスタＱ１をそれ
ほど導通状態にせず、かつトランジスタＱ２は、より導
通状態にされる。したがって、トランジスタＱ２のエミ
ッタまたは接続点２での電位は、ダイオード接続された
トランジスタＱ４を介して通過し、かつ接続点４で現わ
れる過渡電流を生じさせるように、＋５Ｖの供給電位の
方へ上がる。さらに、コンデンサＣ２およびＣ４は、最
初遷移状態下で短絡として働くので、第１ベース駆動電
流は、コンデンサＣ２を介してそれをターンオンするた
めに、トランジスタＱ７のベースに供給される。しかし
ながら、接続点６での電流の大部分は、トランジスタＱ
６のコレクタへ移る。というのはトランジスタＱ６がタ
ーンオンされ、それによってトランジスタＱ７が素早く
ターンオンされるのを防ぐからである。トランジスタＱ
７をより速くターンオンするために、できるだけ素早く
トランジスタＱ６をターンオフすることが・必要である
。
この目的のために、接続点４での過渡電流は、それを素
早（ターンオンするために、コンデンサＣ４を介してト
ランジスタＱ５のベースに供給される。結果として、ベ
ース電流は、トランジスタＱ６から急速に引かれ、それ
によってベース電流は素早くターンオフされる。トラン
ジスタＱ７が導通状態にあると、そのコレクタまたは接
続点７（第３Ｃ図）は、ショットキトランジスタＱ７の
コレクターエミッタ降下、または論理レベルｒＱＪを表
わす約０．２５Ｖまで素早くプルダウンされる。時間Ｔ
２は、ハイ−ロー出力遷移中、第１図の対応する接続点
７で見られる時間よりほぼ２ナノ秒小さい。
早（ターンオンするために、コンデンサＣ４を介してト
ランジスタＱ５のベースに供給される。結果として、ベ
ース電流は、トランジスタＱ６から急速に引かれ、それ
によってベース電流は素早くターンオフされる。トラン
ジスタＱ７が導通状態にあると、そのコレクタまたは接
続点７（第３Ｃ図）は、ショットキトランジスタＱ７の
コレクターエミッタ降下、または論理レベルｒＱＪを表
わす約０．２５Ｖまで素早くプルダウンされる。時間Ｔ
２は、ハイ−ロー出力遷移中、第１図の対応する接続点
７で見られる時間よりほぼ２ナノ秒小さい。
したがって、前述の詳細な説明から、この発明は、高ス
イッチング速度を有し、ＥＣＬ論理レベルをＴＴＬ論理
レベルに変換する改良された論理レベル変換器を提供す
ることがわかる。これは、高域回路網によって達成され
、高域回路網は、それらを素早くターンオフおよびター
ンオンするのを容易にするために、カレントミラートラ
ンジスタのベースで大きい過渡駆動電流差を発生させる
。
イッチング速度を有し、ＥＣＬ論理レベルをＴＴＬ論理
レベルに変換する改良された論理レベル変換器を提供す
ることがわかる。これは、高域回路網によって達成され
、高域回路網は、それらを素早くターンオフおよびター
ンオンするのを容易にするために、カレントミラートラ
ンジスタのベースで大きい過渡駆動電流差を発生させる
。
この変換器のための回路コンポーネントのすべては、半
導体集積回路の１つのシリコンチップ上に形成されても
よいことが当業者によって理解されなければならない。
導体集積回路の１つのシリコンチップ上に形成されても
よいことが当業者によって理解されなければならない。
現在この発明の好ましい実施例と考えられているものを
図解しかつ説明してきたが、この発明の真の範囲を逸脱
することなく、様々な変更および修正がなされてもよく
、かつその要素の代わりに均等物が用いられてもよいこ
とは当業者によって理解されよう。さらに、この中心の
範囲を逸脱することなく、特定の状況または材料をこの
発明の教示に合うようにするために多くの修正がされて
もよい。それゆえに、この発明は、この発明を実行する
ために考えられるベストモードとして開示されている特
定の実施例に制限されず、この発明は、前掲の特許請求
の範囲の範囲内に入るすべての実施例を含むことを意図
している。
図解しかつ説明してきたが、この発明の真の範囲を逸脱
することなく、様々な変更および修正がなされてもよく
、かつその要素の代わりに均等物が用いられてもよいこ
とは当業者によって理解されよう。さらに、この中心の
範囲を逸脱することなく、特定の状況または材料をこの
発明の教示に合うようにするために多くの修正がされて
もよい。それゆえに、この発明は、この発明を実行する
ために考えられるベストモードとして開示されている特
定の実施例に制限されず、この発明は、前掲の特許請求
の範囲の範囲内に入るすべての実施例を含むことを意図
している。
第１図は、ＥＣＬ入力段とＴＴＬ出力段との間でインタ
ーフェイスされる、先行技術のＥＣＬ−ＴＴＬ論理レベ
ル変換器の詳細な概略回路図である。 第２図は、この発明の論理レベル変換器の詳細な概略回
路図である。 第３（ａ）図−第３（Ｃ）図は、第２図の論理レベル変
換器の動作を理解する際に役立つ波形である。 図において、１０は変換器回路、１１０は論理レベルト
ランジスタ、１６および１８はリード線、工ないし９は
接続点、ＱｌないしＱｌはトランジスタ、Ｒ１ないしＲ
４およびＲ７は抵抗器、ＣＩないしＣ４はコンデンサで
ある。
ーフェイスされる、先行技術のＥＣＬ−ＴＴＬ論理レベ
ル変換器の詳細な概略回路図である。 第２図は、この発明の論理レベル変換器の詳細な概略回
路図である。 第３（ａ）図−第３（Ｃ）図は、第２図の論理レベル変
換器の動作を理解する際に役立つ波形である。 図において、１０は変換器回路、１１０は論理レベルト
ランジスタ、１６および１８はリード線、工ないし９は
接続点、ＱｌないしＱｌはトランジスタ、Ｒ１ないしＲ
４およびＲ７は抵抗器、ＣＩないしＣ４はコンデンサで
ある。
Claims (16)
- （１）高スイッチング速度を有し、ＥＣＬ論理レベルを
ＴＴＬ論理レベルに変換する論理レベル変換器であって
、 そのコレクタが供給電位に接続される第１および第２入
力トランジスタを備え、前記第１および第２トランジス
タのベースは、ＥＣＬ入力論理レベル信号を受けるよう
にされ、 そのベースおよびコレクタがともにかつ前記第１トラン
ジスタのエミッタに接続される第３トランジスタ、 そのベースおよびコレクタがともにかつ前記第２トラン
ジスタのエミッタに接続される第４トランジスタ、 そのエミッタがともにかつ接地電位に接続される１対の
第５および第６トランジスタから形成されるカレントミ
ラー、 並列に接続され、その一方の端部が前記第３トランジス
タのエミッタに接続され、かつその他方の端部が前記第
５トランジスタのコレクタに接続される第１抵抗器およ
び第１コンデンサ、 並列に接続され、その一方の端部が前記第４トランジス
タのエミッタに接続され、かつその他方の端部が前記第
６トランジスタのコレクタに接続される第２抵抗器およ
び第２コンデンサ、 そのベースが前記第６トランジスタのコレクタに接続さ
れるインバータトランジスタをさらに備え、そのコレク
タは、負荷抵抗器を介して供給電位に接続され、かつそ
のエミッタは、接地電位に接続され、 前記第５および第６トランジスタの一方をすぐターンオ
ンし、かつ前記第５および第６トランジスタの他方をす
ぐターンオフするのを容易にするために、前記第５およ
び第６トランジスタのベースで大きい過渡駆動電流差を
発生させる回路手段をさらに備え、かつ 前記インバータトランジスタの前記ベースは、ＥＣＬ入
力論理レベルの遷移中、そのコレクタ上のＴＴＬ論理レ
ベルでの非常に速い出力応答を生じさせるために、前記
第５および第６トランジスタのベースで前記過渡駆動電
流差に応答する、論理レベル変換器。 - （２）前記回路手段は、第３抵抗器および第３コンデン
サから形成される第１高域回路網、および第４抵抗器お
よび第４コンデンサから形成される第２高域回路網を含
む、特許請求の範囲第１項記載の論理レベル変換器。 - （３）前記第４抵抗器の一方の端部は、第５トランジス
タのベース、および第４コンデンサの一方の端部に接続
され、第４抵抗器の他方の端部は、第３抵抗器の一方の
端部に接続され、第３および第４抵抗器の接合点は、第
５トランジスタのコレクタに結合され、第３抵抗器の他
方の端部は、第６トランジスタのベース、および第３コ
ンデンサの一方の端部に接続され、第３コンデンサの他
方の端部は、第３トランジスタのエミッタに接続され、
第４コンデンサの他方の端部は、第４トランジスタのエ
ミッタに接続される、特許請求の範囲第２項記載の論理
レベル変換器。 - （４）前記第１ないし第６トランジスタは、ＮＰＮ形の
バイポーラトランジスタである、特許請求の範囲第１項
記載の論理レベル変換器。 - （５）前記インバータトランジスタは、ショットキトラ
ンジスタである、特許請求の範囲第１項記載の論理レベ
ル変換器。 - （６）前記供給電位は、＋５．０Ｖである、特許請求の
範囲第１項記載の論理レベル変換器。 - （７）ＥＣＬ入力論理レベル信号は、論理レベル「１」
を表わす＋５Ｖ、および論理レベル「０」を表わす５Ｖ
−７５０ｍＶである、特許請求の範囲第１項記載の論理
レベル変換器。 - （８）ＴＴＬ出力論理レベル信号は、論理レベル「１」
を表わす＋５Ｖ、および論理レベル「０」を表わす０．
２５Ｖである、特許請求の範囲第１項記載の論理レベル
変換器。 - （９）前記変換器は、半導体集積回路の１つのシリコン
チップ上に形成される、特許請求の範囲第１項記載の論
理レベル変換器。 - （１０）高スイッチング速度を有し、ＥＣＬ論理レベル
をＴＴＬ論理レベルに変換する論理レベル変換器であっ
て、 ＥＣＬ入力論理レベル信号を受ける入力手段、出力トラ
ンジスタから形成され、ＴＴＬ出力論理レベル信号を与
えるようにされる出力手段、前記入力手段と前記出力手
段との間に相互に接続され、前記出力トランジスタをタ
ーンオンおよびターンオフするカレントミラー手段、お
よび前記出力トランジスタをターンオンおよびターンオ
フするのを容易にするために、前記カレントミラー手段
の過渡応答を増加させる回路手段を備え、それによって
ＴＴＬ出力論理レベルは、ＥＣＬ入力論理レベル信号の
遷移に応答して比較的小さい伝搬遅延を有する、論理レ
ベル変換器。 - （１１）前記過渡手段は、抵抗器およびコンデンサから
形成される第１高域回路網、および抵抗器およびコンデ
ンサから形成される第２高域回路網を含む、特許請求の
範囲第１０項記載の論理レベル変換器。 - （１２）前記出力トランジスタは、ショットキトランジ
スタである、特許請求の範囲第１０項記載の論理レベル
変換器。 - （１３）ＥＣＬ入力論理信号は、論理レベル「１」表わ
す＋５Ｖ、および論理レベル「０」を表わす５Ｖ−７５
０ｍＶである、特許請求の範囲第１０項記載の論理レベ
ル変換器。 - （１４）ＴＴＬ出力論理レベル信号は、論理レベル「１
」を表わす＋５Ｖ、および論理レベル「０」を表わす０
．２５Ｖである、特許請求の範囲第１０項記載の論理レ
ベル変換器。 - （１５）前記変換器は、半導体集積回路の１つのシリコ
ンチップ上に形成される、特許請求の範囲第１０項記載
の論理レベル変換器。 - （１６）高スイッチング速度を有し、ＥＣＬ論理レベル
をＴＴＬ論理レベルに変換する論理レベル変換器であっ
て、 そのコレクタが供給電位に接続される第１および第２入
力トランジスタを備え、前記第１および第２トランジス
タのベースは、ＥＣＬ入力論理レベル信号を受けるよう
にされ、 そのエミッタがともにかつ接地電位に接続される１対の
第３および第４トラジスタから形成されるカレントミラ
ー、 並列に接続され、その一方の端部が前記第１トランジス
タのエミッタに接続され、かつその他方の端部が前記第
３トランジスタのコレクタに接続される第１抵抗器およ
び第１コンデンサ、 並列に接続され、その一方の端部が前記第２トランジス
タのエミッタに接続され、かつその他方の端部が前記第
４トランジスタのコレクタに接続される第２抵抗器およ
び第２コンデンサ、およびそのベースが前記第４トラン
ジスタのコレクタに接続されるインバータトランジスタ
をさらに備え、そのコレクタは、負荷抵抗器を介して供
給電位に接続され、かつそのエミッタは接地電位に接続
され、 前記第３および第４トランジスタの一方を素早くターン
オンし、かつ前記第３および第４トランジスタの他方を
素早くターンオフすることを容易にするために、前記第
３および第４トランジスタのベースで大きい過渡駆動電
流差を発生させる回路手段をさらに備え、かつ前記イン
バータトランジスタの前記ベースは、ＥＣＬ入力論理レ
ベルの遷移中、そのコレクタ上のＴＴＬ論理レベルで非
常に速い出力応答を生じさせるために、前記第３および
第４トランジスタのベースで前記過渡駆動電流差に応答
する、論理レベル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72502585A | 1985-04-19 | 1985-04-19 | |
| US725025 | 1985-04-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274513A true JPS61274513A (ja) | 1986-12-04 |
Family
ID=24912825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61091156A Pending JPS61274513A (ja) | 1985-04-19 | 1986-04-18 | 論理レベル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0203700A3 (ja) |
| JP (1) | JPS61274513A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4987578A (en) * | 1988-10-07 | 1991-01-22 | Advanced Micro Devices, Inc. | Mask programmable bus control gate array |
| DE4324854C1 (de) * | 1993-07-23 | 1995-01-12 | Siemens Ag | Ausgangsstufe für digitale Stromschalter |
| FR3134487A1 (fr) * | 2022-04-06 | 2023-10-13 | Stmicroelectronics (Grenoble 2) Sas | Dispositif de copie d'un courant |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4045690A (en) * | 1976-02-17 | 1977-08-30 | Burroughs Corporation | High speed differential to ttl converter |
| DE2751881A1 (de) * | 1977-11-21 | 1979-05-23 | Siemens Ag | Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren |
| JPS54102961A (en) * | 1978-01-31 | 1979-08-13 | Fujitsu Ltd | Electronic circuit |
| JPS56115036A (en) * | 1980-02-16 | 1981-09-10 | Sony Corp | Interface circuit |
| JPS58213523A (ja) * | 1982-06-07 | 1983-12-12 | Hitachi Ltd | 信号レベル変換回路 |
| JPS594222A (ja) * | 1982-06-29 | 1984-01-11 | Fujitsu Ltd | レベル変換回路 |
| US4912344A (en) * | 1983-03-16 | 1990-03-27 | Fairchild Camera And Instrument Corporation | TTL output stage having auxiliary drive to pull-down transistor |
| US4539493A (en) * | 1983-11-09 | 1985-09-03 | Advanced Micro Devices, Inc. | Dynamic ECL circuit adapted to drive loads having significant capacitance |
-
1986
- 1986-04-18 EP EP86302923A patent/EP0203700A3/en not_active Withdrawn
- 1986-04-18 JP JP61091156A patent/JPS61274513A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0203700A3 (en) | 1987-09-23 |
| EP0203700A2 (en) | 1986-12-03 |
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