JPS61264819A - 論理レベル変換器 - Google Patents
論理レベル変換器Info
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- JPS61264819A JPS61264819A JP61109353A JP10935386A JPS61264819A JP S61264819 A JPS61264819 A JP S61264819A JP 61109353 A JP61109353 A JP 61109353A JP 10935386 A JP10935386 A JP 10935386A JP S61264819 A JPS61264819 A JP S61264819A
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- Japan
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- transistor
- diode
- resistor
- collector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１」列１１
この発明は、一般に、論理レベル変換器に関するもので
あり、より特定的にいえば、エミッタ結合型論理（ＥＣ
Ｌ）入力段とトランジスタトランジスタ論理（Ｔ Ｔ
Ｌ ）出力段との間でインターフェイスするために用い
られる、第１立上縁を有する論理変換器に関するもので
ある。
あり、より特定的にいえば、エミッタ結合型論理（ＥＣ
Ｌ）入力段とトランジスタトランジスタ論理（Ｔ Ｔ
Ｌ ）出力段との間でインターフェイスするために用い
られる、第１立上縁を有する論理変換器に関するもので
ある。
今日まで、コンピュータデータ処理システムは、処理シ
ステムの異なる部分で、様々なタイプの論理を利用して
いる。処理システムの１つの部分から他の部分までデー
タを転送するために、しばしば１つのタイプの論理から
他のタイプの論理への変換が必要とされる。これらの処
理システムの多くは、ＥＣＬおよびＴＴＬ論理回路の両
方で設計されているので、これらのタイプの論理回路が
互いに両立できるように、インターフェイス回路、たと
えばＥＣＬ−ＴＴＬおよびＴＴＬ−ＥＣＬ変襖器の必要
に出くわすことがあった。
ステムの異なる部分で、様々なタイプの論理を利用して
いる。処理システムの１つの部分から他の部分までデー
タを転送するために、しばしば１つのタイプの論理から
他のタイプの論理への変換が必要とされる。これらの処
理システムの多くは、ＥＣＬおよびＴＴＬ論理回路の両
方で設計されているので、これらのタイプの論理回路が
互いに両立できるように、インターフェイス回路、たと
えばＥＣＬ−ＴＴＬおよびＴＴＬ−ＥＣＬ変襖器の必要
に出くわすことがあった。
当該技術分野において一般に公知であるように、ＴＴＬ
論理回路は、典型的に、０．３Ｖ以下および３．５Ｖ以
上の論理信号レベルで動作し、かつＥＣｌ−論理回路は
、典型的に、異なる論理信号レベルで動作する。ＥＣＬ
論理回路で利用されるまさにそのレベルはメーカ間で異
なるが、２つのＥＣＬ論理レベル間の電圧揺れは、一般
に、２つのＴ Ｔ Ｌ論理レベル間の電圧揺れより小さ
い。したがって、ＥＣＬ論理レベル信号をＴＴＬ論理レ
ベル信号にシフトまたは変換するために、小さい方のＥ
ＣＬ入力揺れの結果、大きい方のＴＴＬ出力揺れが生じ
なければならないことがわかる。主な問題の１つは、こ
れらのレベル変換器回路は、データを入力から出力に伝
送する際に、非常に大ぎい伝搬遅延を生じる傾向がある
ということである。
論理回路は、典型的に、０．３Ｖ以下および３．５Ｖ以
上の論理信号レベルで動作し、かつＥＣｌ−論理回路は
、典型的に、異なる論理信号レベルで動作する。ＥＣＬ
論理回路で利用されるまさにそのレベルはメーカ間で異
なるが、２つのＥＣＬ論理レベル間の電圧揺れは、一般
に、２つのＴ Ｔ Ｌ論理レベル間の電圧揺れより小さ
い。したがって、ＥＣＬ論理レベル信号をＴＴＬ論理レ
ベル信号にシフトまたは変換するために、小さい方のＥ
ＣＬ入力揺れの結果、大きい方のＴＴＬ出力揺れが生じ
なければならないことがわかる。主な問題の１つは、こ
れらのレベル変換器回路は、データを入力から出力に伝
送する際に、非常に大ぎい伝搬遅延を生じる傾向がある
ということである。
言い換えると、応答時間は、〇−とハイ出力論理レベル
との間の切換中、比較的遅い。
との間の切換中、比較的遅い。
先行技術の論理レベル変換器は、第１図に示され、かつ
「先行技術」と表示されている。先行技術の変換器１０
は、ＥＣＬ入力段１２とＴＴＬ出力段１４との間で相互
に接続される。この発明の論理レベル変換器は、第１図
の変換器回路を改良したものであり、ＴＴＬ出力段１４
への入力で、より速い立上縁を示す。このレベル変換器
のそのような出力段でのハイ−ロー出力遷移中の伝ｍ＊
延は、第１図の変換器回路よりほぼ２ナノ秒だけ減じら
れる。
「先行技術」と表示されている。先行技術の変換器１０
は、ＥＣＬ入力段１２とＴＴＬ出力段１４との間で相互
に接続される。この発明の論理レベル変換器は、第１図
の変換器回路を改良したものであり、ＴＴＬ出力段１４
への入力で、より速い立上縁を示す。このレベル変換器
のそのような出力段でのハイ−ロー出力遷移中の伝ｍ＊
延は、第１図の変換器回路よりほぼ２ナノ秒だけ減じら
れる。
ｕｌ目と１１−
したがって、この発明の一般的な目的は、ＥＣ１−論理
レベルをＴＴＬ論理レベルに変換する改良された論理レ
ベル変換器を提供することである。
レベルをＴＴＬ論理レベルに変換する改良された論理レ
ベル変換器を提供することである。
この発明の目的は、ＥＣＬ論理レベルを、高速の動作を
有するＴ Ｔ Ｌ論理レベルに変換する論理レベル変換
器を提供することである。
有するＴ Ｔ Ｌ論理レベルに変換する論理レベル変換
器を提供することである。
この発明の他の目的は、ＥＣＬ入力段とＴＴＬ出力段と
の間でインターフェイスするために用いられる、第１立
上縁を有する論理レベル変換器を提供することである。
の間でインターフェイスするために用いられる、第１立
上縁を有する論理レベル変換器を提供することである。
この発明のさらに他の目的は、第１立上縁を有し、スイ
ッチングトランジスタ、およびスイッチングトランジス
タを素早くターンオフさせるために、スイッチングトラ
ンジスタのコレクタとベースとの間で接続されるクラン
プ遅延回路網を含む論理レベル変換器を提供することで
ある。
ッチングトランジスタ、およびスイッチングトランジス
タを素早くターンオフさせるために、スイッチングトラ
ンジスタのコレクタとベースとの間で接続されるクラン
プ遅延回路網を含む論理レベル変換器を提供することで
ある。
この発明のまたさらに他の目的は、ＥＣＬ信号を表わす
入力論理レベル信号のハイ−ロー遷移中、スイッチング
トランジスタを素早くターンオフする過渡クランプ遅延
回路網を含む論理レベル変換器を提供することである。
入力論理レベル信号のハイ−ロー遷移中、スイッチング
トランジスタを素早くターンオフする過渡クランプ遅延
回路網を含む論理レベル変換器を提供することである。
これらの目的に従って、この発明は、速い立上縁を有し
、ＥＣＬ論理レベルをＴ Ｔ Ｌ論理レベルに変換する
論理レベル変換器を提供することに関係があり、この論
理レベル変換器は、スイッチングトランジスタを含み、
そのベースは第１抵抗器の−ｈの端部に接続され、その
コレクタは第２抵抗器を介して供給電位に接続され、か
つそのエミッタは接地電位に接続される。第１ｇ抗器の
他の端部は、ＥＣＬ信号を表わす入力論理レベル信号を
受けるようにされる。第１ダイオードのカソードは、ト
ランジスタのコレクタに接続され、そのアノードは、第
３抵抗器を介して供給電位に接続される。第２ダイオー
ドのアノードは、第１ダイオードのアノードに接続され
、かつそのカソードは、出力接続点に接続される。第３
ダイオードのカソードは、第１ダイオードのカソードに
接続され、かつそのアノードは、第２ダイオードのカソ
ードに接続される。クランプ遅延回路網は、より速くタ
ーンオフさせるよう、トランジスタがそのベースに帰還
電流を受けないようにするために、スイッチングトラン
ジスタのコレクタとベースとの間で相互に接続される。
、ＥＣＬ論理レベルをＴ Ｔ Ｌ論理レベルに変換する
論理レベル変換器を提供することに関係があり、この論
理レベル変換器は、スイッチングトランジスタを含み、
そのベースは第１抵抗器の−ｈの端部に接続され、その
コレクタは第２抵抗器を介して供給電位に接続され、か
つそのエミッタは接地電位に接続される。第１ｇ抗器の
他の端部は、ＥＣＬ信号を表わす入力論理レベル信号を
受けるようにされる。第１ダイオードのカソードは、ト
ランジスタのコレクタに接続され、そのアノードは、第
３抵抗器を介して供給電位に接続される。第２ダイオー
ドのアノードは、第１ダイオードのアノードに接続され
、かつそのカソードは、出力接続点に接続される。第３
ダイオードのカソードは、第１ダイオードのカソードに
接続され、かつそのアノードは、第２ダイオードのカソ
ードに接続される。クランプ遅延回路網は、より速くタ
ーンオフさせるよう、トランジスタがそのベースに帰還
電流を受けないようにするために、スイッチングトラン
ジスタのコレクタとベースとの間で相互に接続される。
その結果、第１立上縁の応答は、入力論理レベル信号の
ハイ−ロー遷移中、ＴＴＬ出力段への入力である出力接
続点で得られる。
ハイ−ロー遷移中、ＴＴＬ出力段への入力である出力接
続点で得られる。
この発明の他の局面では、レベルシフタを形成する第１
、第２および第３ダイＡ−ドの代わりにショットキトラ
ンジスタが用いられる。ショットキトランジスタのベー
スは第３抵抗器に接続され、そのエミッタはスイッチン
グトランジスタのコレクタに接続され、かつそのコレク
タは出力接続点に接続される。
、第２および第３ダイＡ−ドの代わりにショットキトラ
ンジスタが用いられる。ショットキトランジスタのベー
スは第３抵抗器に接続され、そのエミッタはスイッチン
グトランジスタのコレクタに接続され、かつそのコレク
タは出力接続点に接続される。
この発明のこれらおよび他の目的および利点は、同じ参
照数字が全体を通じて対応する部分を示す添付の図面に
関連して読むと、次の詳細な説明からより十分明らかと
なろう。
照数字が全体を通じて対応する部分を示す添付の図面に
関連して読むと、次の詳細な説明からより十分明らかと
なろう。
好ましい−の幹
様々な図面を詳細に参照すると、第１図には、ＥＣＬ論
理レベル信号をＴＴＬ論理レベル信号に変換する先行技
術の論理レベル変換器１０の詳細な概略回路図が示され
る。変換器１０は、ＦＣＬ入力段１２と丁ＴＬ出力段１
４との間で相互に接続される。変換器１０の入力は、Ｅ
ＣＬ八カへ１２の出力に接続される。トランジスタ１０
の出力は、ＴＴＬ出力段１４の入力に接続される。
理レベル信号をＴＴＬ論理レベル信号に変換する先行技
術の論理レベル変換器１０の詳細な概略回路図が示され
る。変換器１０は、ＦＣＬ入力段１２と丁ＴＬ出力段１
４との間で相互に接続される。変換器１０の入力は、Ｅ
ＣＬ八カへ１２の出力に接続される。トランジスタ１０
の出力は、ＴＴＬ出力段１４の入力に接続される。
第２図は、この発明の論理レベル変換器１１０の詳細な
概略回路図であり、第１図の変換器回路１０を改良した
ものを表わす。論理レベル変換器１１０は、ＮＰＮ形の
バイポーラスイッチングトランジスタＱ１を含む。トラ
ンジスタＱ１のコレクタは、抵抗器Ｒ２を介して、好ま
しくは＋５゜ＯｖであるＴＴＬ［ｉ［圧または電位■Ｃ
Ｃに接続される。トランジスタＱ１のエミッタは、接地
電位に接続される。トランジスタのベースは、抵抗器Ｒ
１の一方の端部に接続される。抵抗器Ｒ１の他方の端部
は、接続点１およびリード線１６を介して、ＥＣＬ信号
を表わす入力論理レベル信号を受けるＥＣＬ入力段１２
（第１図）の出力に接続可能である。接続点１は、変換
器１１０の入力として規定される。入力論理レベル「１
」を表わす高い方の電圧レベルがリードｌ１ｉｉ１６に
印加されるとき、トランジスタＱ１は導通状態にされる
。
概略回路図であり、第１図の変換器回路１０を改良した
ものを表わす。論理レベル変換器１１０は、ＮＰＮ形の
バイポーラスイッチングトランジスタＱ１を含む。トラ
ンジスタＱ１のコレクタは、抵抗器Ｒ２を介して、好ま
しくは＋５゜ＯｖであるＴＴＬ［ｉ［圧または電位■Ｃ
Ｃに接続される。トランジスタＱ１のエミッタは、接地
電位に接続される。トランジスタのベースは、抵抗器Ｒ
１の一方の端部に接続される。抵抗器Ｒ１の他方の端部
は、接続点１およびリード線１６を介して、ＥＣＬ信号
を表わす入力論理レベル信号を受けるＥＣＬ入力段１２
（第１図）の出力に接続可能である。接続点１は、変換
器１１０の入力として規定される。入力論理レベル「１
」を表わす高い方の電圧レベルがリードｌ１ｉｉ１６に
印加されるとき、トランジスタＱ１は導通状態にされる
。
他方、入力論理レベル「Ｏｊを表わす低い方の電圧レベ
ルが線１６に印加されるとき、トランジスタＱ１は（れ
ほど導通状態にされない。トランジスタＱ１は、好まし
くは、飽和を防ぐためにショットキトランジスタであり
、かつしたがつ【そのスイッチング速度を増加させる。
ルが線１６に印加されるとき、トランジスタＱ１は（れ
ほど導通状態にされない。トランジスタＱ１は、好まし
くは、飽和を防ぐためにショットキトランジスタであり
、かつしたがつ【そのスイッチング速度を増加させる。
し・ランジスタＱ１のコレクタ（接続点３）はまた、シ
ョットキダイオードＤ２およびＤ４のカンードに接続さ
れる。ダイオードＤ２のアノードは、ショットキダイオ
ードＤ３のアノードおよび抵抗器Ｒ３の一方の端部（接
続点５）に接続され、その他方の端部は、供給電位ｖＣ
Ｃに接続される。
ョットキダイオードＤ２およびＤ４のカンードに接続さ
れる。ダイオードＤ２のアノードは、ショットキダイオ
ードＤ３のアノードおよび抵抗器Ｒ３の一方の端部（接
続点５）に接続され、その他方の端部は、供給電位ｖＣ
Ｃに接続される。
ダイオードＤ４のアノードは、ダイオードＤ３のカンー
ドおよび変換器１１０の出力として規定される接続点４
に接続される。
ドおよび変換器１１０の出力として規定される接続点４
に接続される。
変換器１１０の出力はまた、構成において、第１図のＴ
ＴＬ出力段１４と同一であるＴＴＬ出力段１４ａの入力
に接続される。出力段１４ａは、トランジスタＱ３を含
み、そのベースは接続点４で変換器の出力に接続され、
そのコレクタは抵抗器Ｒ４を介して供給電位ＶＣＣに接
続され、かつそのエミッタは抵抗器Ｒ５を介して接地電
位に接続される。トランジスタＱ３のコレクタは、トラ
ンジスタＱ５のベースにさらに接続される。トランジス
タＱ５のコレクタは、トランジスタＱ６のコレクタおよ
び供給電位■ＣＣに接続される。トランジスタＱ５のエ
ミッタは、抵抗器Ｒ６の一方の端部およびトランジスタ
Ｑ６のベースに接続される。抵抗器Ｒ６の他方の端部は
、接地電位に結合される。トランジスタＱ６のエミッタ
は、トランジスタ（コ４のコレクタ、およびＴＴＬ出力
段１４ａの出力としで規定される接続点８に接続される
。トランジスタＱ４のベースは、トランジスタＱ３のエ
ミッタおよび抵抗器Ｒ５の接合点に結合される。トラン
ジスタＱ４のエミッタは、接地電位に接続される。トラ
ンジスタＱ３ないしＱ６は、ＮＰＮ形のバイポーラトラ
ンジスタであることが注目されよう。
ＴＬ出力段１４と同一であるＴＴＬ出力段１４ａの入力
に接続される。出力段１４ａは、トランジスタＱ３を含
み、そのベースは接続点４で変換器の出力に接続され、
そのコレクタは抵抗器Ｒ４を介して供給電位ＶＣＣに接
続され、かつそのエミッタは抵抗器Ｒ５を介して接地電
位に接続される。トランジスタＱ３のコレクタは、トラ
ンジスタＱ５のベースにさらに接続される。トランジス
タＱ５のコレクタは、トランジスタＱ６のコレクタおよ
び供給電位■ＣＣに接続される。トランジスタＱ５のエ
ミッタは、抵抗器Ｒ６の一方の端部およびトランジスタ
Ｑ６のベースに接続される。抵抗器Ｒ６の他方の端部は
、接地電位に結合される。トランジスタＱ６のエミッタ
は、トランジスタ（コ４のコレクタ、およびＴＴＬ出力
段１４ａの出力としで規定される接続点８に接続される
。トランジスタＱ４のベースは、トランジスタＱ３のエ
ミッタおよび抵抗器Ｒ５の接合点に結合される。トラン
ジスタＱ４のエミッタは、接地電位に接続される。トラ
ンジスタＱ３ないしＱ６は、ＮＰＮ形のバイポーラトラ
ンジスタであることが注目されよう。
第１図の変換器回路１０では、ＥＣＬ信号を表わす入力
論理レベル信号は、接続点１でハイ−ロー遷移をすると
ぎ、ト・ランジスタＱ１のベースへの電流は降下し、か
つトランジスタＱ１はすぐにターンオフし、そのため接
続点３でのコレクタ電位は素早く供給電位の方へ上がる
。これは、抵抗ｉＲ３によって供給される電流がトラン
ジスタＱ３のベースへ流れ、それによってベースを素早
くターンオンさせるために必要である。その結果、トラ
ンジスタＱ４はまた、素早くターンオンし、そのため接
続点８でのＴＴＬ出力レベし信丹は、それがハイ−ロー
遷移をしているとき急速に降下びダイオードＤ１のしき
い値以下の電流によって制限され、それによってトラン
ジスタＱ２は、トランジスタＱ１．Ｑ２のベース−エミ
ッタ電圧、およびショッ１−キダイオードＤ１の順電圧
降下の和すなわち２ＶａＥ＋Ｖ５Ｈに等しいクランプ電
圧に達する前にターンオンする。このため、また、加え
られた電流はトランジスタＱ１のベースへ流れ、トラン
ジスタＱ１は、それから、抵抗器Ｒ３からより多くのコ
レクタ電流を引き、かつトランジスタＱ３のベースへ供
給されることができる電流のｍを減じる。したがって、
トランジスタＱ１についての速いターンオフ時間は実現
されず、それによってトランジスタＱ３についての速い
ターンオン時間を妨げる。
論理レベル信号は、接続点１でハイ−ロー遷移をすると
ぎ、ト・ランジスタＱ１のベースへの電流は降下し、か
つトランジスタＱ１はすぐにターンオフし、そのため接
続点３でのコレクタ電位は素早く供給電位の方へ上がる
。これは、抵抗ｉＲ３によって供給される電流がトラン
ジスタＱ３のベースへ流れ、それによってベースを素早
くターンオンさせるために必要である。その結果、トラ
ンジスタＱ４はまた、素早くターンオンし、そのため接
続点８でのＴＴＬ出力レベし信丹は、それがハイ−ロー
遷移をしているとき急速に降下びダイオードＤ１のしき
い値以下の電流によって制限され、それによってトラン
ジスタＱ２は、トランジスタＱ１．Ｑ２のベース−エミ
ッタ電圧、およびショッ１−キダイオードＤ１の順電圧
降下の和すなわち２ＶａＥ＋Ｖ５Ｈに等しいクランプ電
圧に達する前にターンオンする。このため、また、加え
られた電流はトランジスタＱ１のベースへ流れ、トラン
ジスタＱ１は、それから、抵抗器Ｒ３からより多くのコ
レクタ電流を引き、かつトランジスタＱ３のベースへ供
給されることができる電流のｍを減じる。したがって、
トランジスタＱ１についての速いターンオフ時間は実現
されず、それによってトランジスタＱ３についての速い
ターンオン時間を妨げる。
ハイ−ロー人力縁または遷移をする入力論理レベル信号
に応答して、接続点３での立上り時間を増加さぼるため
に、ショットキダイオードＤ１、ＮＰＮ形のバイポーラ
［・ランジスタＱ２、抵抗器ＲＸ％およびコンチン＋Ｊ
ＣＸからなるクランプ遅延回路が提供される。ダイオー
ドＤ１のアノードは、トランジスタＱ１のコレクタ（接
続点３）に接続される。トランジスタＱ２のコレクタ（
接続点６）はダイオードＤ１のカソードおよび抵抗器Ｒ
，の一方の端部に接続される。トランジスタＱ２のエミ
ッタは、トランジスタＱ１のベースに接続される。抵抗
器Ｒ，の他方の端部は、コンデンサＣｘの一方の端部お
よびトランジスタＱ２のベースに接続される。コンデン
サＣｘの他方の端部は、接地電位に接続される。
に応答して、接続点３での立上り時間を増加さぼるため
に、ショットキダイオードＤ１、ＮＰＮ形のバイポーラ
［・ランジスタＱ２、抵抗器ＲＸ％およびコンチン＋Ｊ
ＣＸからなるクランプ遅延回路が提供される。ダイオー
ドＤ１のアノードは、トランジスタＱ１のコレクタ（接
続点３）に接続される。トランジスタＱ２のコレクタ（
接続点６）はダイオードＤ１のカソードおよび抵抗器Ｒ
，の一方の端部に接続される。トランジスタＱ２のエミ
ッタは、トランジスタＱ１のベースに接続される。抵抗
器Ｒ，の他方の端部は、コンデンサＣｘの一方の端部お
よびトランジスタＱ２のベースに接続される。コンデン
サＣｘの他方の端部は、接地電位に接続される。
第２図に示されるこの発明の変換器１１０の動作を、第
３〈ａ）図ないし第３〈Ｃ）図の波形図に関連して説明
する。典型的に、接続点１での入力論理レベル信号は、
トランジスタＱ１のベース−エミッタ電圧ＶＢ！よりほ
ぼ２００ｍＶ上と下との間で揺れる。第３（ａ）図から
見られるように、入力信号の論理「１」レベルは約８０
０ｍｖであり、かつ入力信号の論理「Ｏ」は約４００＋
１Ｖである。他方、接続点８でのＴＴＬ出力論理レベル
は論理「１」レベルを表わす＋５■と論理ｆＯＪレベル
を表わす０．２５Ｖとの間で揺れる。
３〈ａ）図ないし第３〈Ｃ）図の波形図に関連して説明
する。典型的に、接続点１での入力論理レベル信号は、
トランジスタＱ１のベース−エミッタ電圧ＶＢ！よりほ
ぼ２００ｍＶ上と下との間で揺れる。第３（ａ）図から
見られるように、入力信号の論理「１」レベルは約８０
０ｍｖであり、かつ入力信号の論理「Ｏ」は約４００＋
１Ｖである。他方、接続点８でのＴＴＬ出力論理レベル
は論理「１」レベルを表わす＋５■と論理ｆＯＪレベル
を表わす０．２５Ｖとの間で揺れる。
接続点１での入力論理レベル信号のハイ−ロー遷移（第
３ａ図の曲線Ａ）中、電流は、トランジスタＱ１のベー
スから引かれ、トランジスタＱ１をそれほど導通状態に
しない。その結果、接続点３でのコレクタ電位は、速い
立上縁で素早（上がる。というのは接続点７での電圧が
トランジスタＱ２のしきい値電圧を越えるまで、いかな
るベース電流も、トランジスタＱ２からトランジスタＱ
１のベースへ供給またはフィードバックされないからで
ある。抵抗器ＲｘおよびコンデンサＣＸを組合わけると
、トランジスタＱ２の早めのまたは早いターンオンを防
ぎ、かつトランジスタＱ１のベースへの電流のフィード
バックを妨げまたは遅延し、それによって接続点３での
立上り速度または立上縁をｊ曽加させる。
３ａ図の曲線Ａ）中、電流は、トランジスタＱ１のベー
スから引かれ、トランジスタＱ１をそれほど導通状態に
しない。その結果、接続点３でのコレクタ電位は、速い
立上縁で素早（上がる。というのは接続点７での電圧が
トランジスタＱ２のしきい値電圧を越えるまで、いかな
るベース電流も、トランジスタＱ２からトランジスタＱ
１のベースへ供給またはフィードバックされないからで
ある。抵抗器ＲｘおよびコンデンサＣＸを組合わけると
、トランジスタＱ２の早めのまたは早いターンオンを防
ぎ、かつトランジスタＱ１のベースへの電流のフィード
バックを妨げまたは遅延し、それによって接続点３での
立上り速度または立上縁をｊ曽加させる。
結果として、ベース駆動電流は、Ｔ Ｔ Ｌ出力段１４
ａの入力またはトランジスタＱ３のベースにより素早く
供給され、それによってトランジスタＱ３は素早くター
ンオンする。これは、順次、トランジスタＱ４に正のベ
ース駆動を４え、トランジスタＱ４を急速にターンオシ
し、そのため接続点８（第３ｂ図）での出力電位は、ト
ランジスタＱ４がターンオンするとき素早く降下する。
ａの入力またはトランジスタＱ３のベースにより素早く
供給され、それによってトランジスタＱ３は素早くター
ンオンする。これは、順次、トランジスタＱ４に正のベ
ース駆動を４え、トランジスタＱ４を急速にターンオシ
し、そのため接続点８（第３ｂ図）での出力電位は、ト
ランジスタＱ４がターンオンするとき素早く降下する。
ハイ−ロー遷移が、接続点１での入力で生じる後、入力
信号は、ロー状態に留まる〈第３ａ図の曲線Ｂ）。この
定常没状態で、クランプ遅延回路は、トランジスタＱ１
のベースにバイアス電位を生じさせるために、接続点３
で静電圧を与える。
信号は、ロー状態に留まる〈第３ａ図の曲線Ｂ）。この
定常没状態で、クランプ遅延回路は、トランジスタＱ１
のベースにバイアス電位を生じさせるために、接続点３
で静電圧を与える。
このバイアス電位は、抵抗器Ｒ２を介して電流をひき、
かつトランジスタＱ１のコレクタで電圧をクランプする
のに十分ターンオンされた状態にトランジスタＱ１を保
持する。このバイアスによって、また、トランジスタＱ
１は、ロー−ハイ遷移が接続点１で受けられるとき素早
くターンオンすることができる。
かつトランジスタＱ１のコレクタで電圧をクランプする
のに十分ターンオンされた状態にトランジスタＱ１を保
持する。このバイアスによって、また、トランジスタＱ
１は、ロー−ハイ遷移が接続点１で受けられるとき素早
くターンオンすることができる。
第３（Ｃ）図は、第３（ａ）図と類似のハイ−ロー遷移
が接続点１にかけられるとき、第１図の接続点８でのＴ
ＴＬ出力応答を示す。第３（ｂ）図および第３（Ｃ）図
を比較することによって、第２図のＴＴＬ出力段の時間
Ｔ１が、第１図の１゛Ｔ［出力段の時間Ｔ２より短いの
が見られる。時間Ｔ１は、ハイ−ローＴＴＬ出力論理レ
ベル遷移について、時間Ｔ２よりほぼ２ナノ秒短い。
が接続点１にかけられるとき、第１図の接続点８でのＴ
ＴＬ出力応答を示す。第３（ｂ）図および第３（Ｃ）図
を比較することによって、第２図のＴＴＬ出力段の時間
Ｔ１が、第１図の１゛Ｔ［出力段の時間Ｔ２より短いの
が見られる。時間Ｔ１は、ハイ−ローＴＴＬ出力論理レ
ベル遷移について、時間Ｔ２よりほぼ２ナノ秒短い。
第４図には、この発明の論理レベル変換器２１０の第２
の実施例の詳細な概略回路図が示される。
の実施例の詳細な概略回路図が示される。
論理レベル変ｊＩＡ器２１０は、ショットキダイオード
Ｄ２．Ｄ３およびＤ４の代わりに１つのショツトキトラ
ンジスタＱ７が用いられているということを除いて、構
成において、第２図の変換器１１０ど同一である。ダイ
オードおよび１つのトランジスタはどちらも、スイッチ
ングトランジスタＱ１のコレクタで電圧を変換するレベ
ルシフティング手段として役立つのでこの代わりの配列
が可能であることが当業者によって理解されなければな
らない。
Ｄ２．Ｄ３およびＤ４の代わりに１つのショツトキトラ
ンジスタＱ７が用いられているということを除いて、構
成において、第２図の変換器１１０ど同一である。ダイ
オードおよび１つのトランジスタはどちらも、スイッチ
ングトランジスタＱ１のコレクタで電圧を変換するレベ
ルシフティング手段として役立つのでこの代わりの配列
が可能であることが当業者によって理解されなければな
らない。
見られるように、レベルシフティングショットキトラン
ジスタＱ７のベースは、抵抗器Ｒ３（接続点５）を介し
て、供給電位ｖＣＣに接続される。
ジスタＱ７のベースは、抵抗器Ｒ３（接続点５）を介し
て、供給電位ｖＣＣに接続される。
レベルシフティングトランジスタＱ７のエミッタは、ス
イッチングトランジスタＱ１のコレクタに接続され、か
つトランジスタＱ７のコレクタは、ＴＴＬ出力段１４ａ
への入力である出力接続点４に接続される。変換器２１
０は、機能および動作において、第２図の変換器１１０
と同一であるので、動作の詳細な態様は繰返さない。
イッチングトランジスタＱ１のコレクタに接続され、か
つトランジスタＱ７のコレクタは、ＴＴＬ出力段１４ａ
への入力である出力接続点４に接続される。変換器２１
０は、機能および動作において、第２図の変換器１１０
と同一であるので、動作の詳細な態様は繰返さない。
前述の詳細な説明から、この発明は、ＥＣＬ論理レベル
をＴＴＬ論理レベルに変換する早い立上縁を有する改良
された論理レベル変換器を提供することがわかる。これ
は、スイッチングトランジスタへの電流のフィードバッ
クを妨げまたは遅延さぼるクランプ遅延回路によって達
成され、ＥＣＬ信号を表わす入力論理レベル信号のハイ
−ロー遷移中、その素早いターンオフ時間を容易にする
。
をＴＴＬ論理レベルに変換する早い立上縁を有する改良
された論理レベル変換器を提供することがわかる。これ
は、スイッチングトランジスタへの電流のフィードバッ
クを妨げまたは遅延さぼるクランプ遅延回路によって達
成され、ＥＣＬ信号を表わす入力論理レベル信号のハイ
−ロー遷移中、その素早いターンオフ時間を容易にする
。
この変換器のための回路コンポーネントのすべては、半
導体集積回路の１つのシリコンチップ上に形成されても
よいことが当業者に理解されなければならない。
導体集積回路の１つのシリコンチップ上に形成されても
よいことが当業者に理解されなければならない。
現在この発明の好ましい実施例と考えられているものを
図解しかつ説明してきたが、この発明の真の範囲を逸脱
することなく、様々な変更および修正がなされてもよく
、かつそのエレメントの代わりに均等物が用いられ刃も
よいことは当業者によって理解されよう。さらに、この
中心の範囲を逸脱することなく、特定の状況または材料
をこの発明の教示に合うようにするために、多くの修正
がなされてもよい。それゆえに、この発明は、この発明
を実行するために考えられるベストモードとして開示さ
れている特定の実施例に制限されず、しかもこの発明は
、前掲の特許請求の範囲の範囲内に入るすべての実施例
を含むことを意図している。
図解しかつ説明してきたが、この発明の真の範囲を逸脱
することなく、様々な変更および修正がなされてもよく
、かつそのエレメントの代わりに均等物が用いられ刃も
よいことは当業者によって理解されよう。さらに、この
中心の範囲を逸脱することなく、特定の状況または材料
をこの発明の教示に合うようにするために、多くの修正
がなされてもよい。それゆえに、この発明は、この発明
を実行するために考えられるベストモードとして開示さ
れている特定の実施例に制限されず、しかもこの発明は
、前掲の特許請求の範囲の範囲内に入るすべての実施例
を含むことを意図している。
第１図は、ＥＣＬ入力段とＴＴＬ出力段との間でインタ
ーフェイスされる、先行技術のＥＣＬ−ＴＴＬ論理変換
器の詳細な概略回路図である。 第２図は、この発明の論理レベル変換器の詳細な概略回
路図である。 第３（ａ）図−第３（ｃ）図は、第２図の論理レベル変
換器の動作を理解する際に役立つ波形図である。 第４図は、この発明の論理レベル変換器の第２の実施例
の詳細な概略回路図である。 図において１１０および２１０は論理レベル変換器、Ｑ
ｌないしＱ７はトランジスタ、Ｒ１ないしＲ６およびＲ
ｘは抵抗器、ｃｘはコンチンか、Ｄ２ないしＤ４はショ
ットキダイオード、１ないし８は接続点、１６はリード
線、１４および１４はＴＴ＋−出力段である。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーテツド −〇 −ｏ −ｏ （−〇 ／へ 〆″
メーーｄ−ＱｃＪ
ーフェイスされる、先行技術のＥＣＬ−ＴＴＬ論理変換
器の詳細な概略回路図である。 第２図は、この発明の論理レベル変換器の詳細な概略回
路図である。 第３（ａ）図−第３（ｃ）図は、第２図の論理レベル変
換器の動作を理解する際に役立つ波形図である。 第４図は、この発明の論理レベル変換器の第２の実施例
の詳細な概略回路図である。 図において１１０および２１０は論理レベル変換器、Ｑ
ｌないしＱ７はトランジスタ、Ｒ１ないしＲ６およびＲ
ｘは抵抗器、ｃｘはコンチンか、Ｄ２ないしＤ４はショ
ットキダイオード、１ないし８は接続点、１６はリード
線、１４および１４はＴＴ＋−出力段である。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーテツド −〇 −ｏ −ｏ （−〇 ／へ 〆″
メーーｄ−ＱｃＪ
Claims (23)
- （１）その出力で速い立上縁を有し、ＥＣＬ論理レベル
をＴＴＬ論理レベルに変換する論理レベル変換器であっ
て、 そのベースが第１抵抗器の一方の端部に接続され、その
コレクタが第２抵抗器を介して供給電位に接続され、か
つそのエミッタが接地電位に接続されるスイッチングト
ランジスタを備え、 前記第１抵抗器の他方の端部は、ＥＣＬ信号を表わす入
力論理レベル信号を受けるようにされ、そのカソードが
前記スイッチングトランジスタのコレクタに接続され、
かつそのアノードが第３抵抗器を介して供給電位に接続
される第１ダイオード、 そのアノードが前記第１ダイオードのアノードに接続さ
れ、かつそのカソードが出力接続点に接続される第２ダ
イオード、 そのカソードが前記第１ダイオードのカソードに接続さ
れ、かつそのアノードが前記第２ダイオードのカソード
に接続される第３ダイオード、および 前記スイッチングトランジスタのコレクタとベースとの
間で相互接続され、より速くターンオフさせるために、
トランジスタがそのベースへのフィードバック電流を受
けないようにするクランプ遅延手段をさらに備え、それ
によって第１立上縁応答は、入力論理レベル信号のハイ
−ロー遷移中ＴＴＬ論理レベルで得られる、論理レベル
変換器。 - （２）前記スイッチングトランジスタはショットキトラ
ンジスタである、特許請求の範囲第１項記載の論理レベ
ル変換器。 - （３）前記第１、第２および第３ダイオードはショット
キダイオードである、特許請求の範囲第１項記載の論理
レベル変換器。 - （４）前記クランプ遅延手段は、第４ダイオード、第２
トランジスタ、第４抵抗器およびコンデンサを備える、
特許請求の範囲第１項記載の論理レベル変換器。 - （５）前記第４ダイオードのアノードは前記スイッチン
グトランジスタのコレクタに接続され、前記第２トラン
ジスタのコレクタは、前記第４ダイオードのカソードお
よび第４抵抗器の一方の端部に接続され、前記第２トラ
ンジスタのエミッタは前記スイッチングトランジスタの
ベースに接続され、前記第４抵抗器の他方の端部は、コ
ンデンサの一方の端部および前記第２トランジスタのベ
ースに接続され、前記コンデンサの他方の端部は接地電
位に接続される、特許請求の範囲第４項記載の論理レベ
ル変換器。 - （６）前記第４ダイオードはショットキダイオードであ
る、特許請求の範囲第５項記載の論理レベル変換器。 - （７）前記第２トランジスタは、ＮＰＮ形のバイポーラ
トランジスタである、特許請求の範囲第６項記載の論理
レベル変換器。 - （８）前記供給電位は＋５．０Ｖである、特許請求の範
囲第１項記載の論理レベル変換器。 - （９）ＴＴＬ出力論理レベル信号は、論理レベル「１」
を表わす＋５Ｖ、および論理レベル「０」を表わす０．
２５Ｖである、特許請求の範囲第１項記載の論理レベル
変換器。 - （１０）前記変換器は、半導体集積回路の１つのシリコ
ンチップ上に形成される、特許請求の範囲第１項記載の
論理レベル変換器。 - （１１）その出力で速い立上縁を有し、ＥＣＬ論理レベ
ルをＴＴＬ論理レベルに変換する論理レベル変換器であ
って、 入力および出力を有するスイッチング手段を備え、前記
入力は、ＥＣＬ信号を表わす入力論理レベル信号を受け
るようにされ、および 前記スイッチング手段の前記入力と前記出力との間で相
互接続され、前記スイッチング手段の速いターンオフを
容易にするクランプ遅延手段をさらに備え、それによっ
て第１立上縁応答は、入力論理レベル信号のハイ−ロー
遷移中ＴＴＬ論理レベルで得られる、論理レベル変換器
。 - （１２）前記スイッチング手段はショットキトランジス
タを備える、特許請求の範囲第１１項記載の論理レベル
変換器。 - （１３）前記クランプ遅延手段は、ダイオード、バイポ
ーラトランジスタ、抵抗器およびコンデンサを備える、
特許請求の範囲第１２項記載の論理レベル変換器。 - （１４）ダイオードのアノードは前記スイッチング手段
の出力に接続され、前記バイポーラトランジスタのコレ
クタは、ダイオードのカソードおよび抵抗器の一方の端
部に接続され、バイポーラトランジスタのエミッタは前
記スイッチング手段の入力に接続され、抵抗器の他方の
端部は、コンデンサの一方の端部およびバイポーラトラ
ンジスタのベースに接続され、コンデンサの他方の端部
は接地電位に接続される、特許請求の範囲第１３項記載
の論理レベル変換器。 - （１５）前記ダイオードはショットキダイオードである
、特許請求の範囲第１４項記載の論理レベル変換器。 - （１６）前記バイポーラトランジスタはＮＰＮ形である
、特許請求の範囲第１５項記載の論理レベル変換器。 - （１７）その出力で速い立上縁を有し、ＥＣＬ論理レベ
ルをＴＴＬ論理レベルに変換する論理レベル変換器であ
って、 ショットキトランジスタから形成され、かつ入力および
出力を有するスイッチング手段を備え、前記入力は、Ｅ
ＣＬ信号を表わす入力論理レベル信号を受けるようにさ
れ、および ダイオード、バイポーラトランジスタ、抵抗器およびコ
ンデンサから形成されるクランプ遅延手段をさらに備え
、前記クランプ遅延手段は、前記スイッチング手段の前
記入力と前記出力との間に相互接続され、前記スイッチ
ング手段の速いターンオフを容易にし、それによって速
い立上縁応答は、入力論理レベル信号のハイ−ロー遷移
中ＴＴＬ論理レベルで得られる、論理レベル変換器。 - （１８）ダイオードのアノードは前記スイッチング手段
の出力に接続され、前記バイポーラトランジスタのコレ
クタは、ダイオードのカソードおよび抵抗器の一方の端
部に接続され、バイポーラトランジスタのエミッタは前
記スイッチング手段の入力に接続され、抵抗器の他方の
端部は、コンデンサの一方の端部およびバイポーラトラ
ンジスタのベースに接続され、コンデンサの他方の端部
は接地電位に接続される、特許請求の範囲第１７項記載
の論理レベル変換器。 - （１９）前記ダイオードはショットキダイオードである
、特許請求の範囲第１８項記載の論理レベル変換器。 - （２０）前記変換器は、半導体集積回路の１つのシリコ
ンチップ上に形成される、特許請求の範囲第１９項記載
の論理レベル変換器。 - （２１）その出力接続点で速い立上縁を有し、ＥＣＬ論
理レベルをＴＴＬ論理レベルに変換する論理レベル変換
器であって、 そのベースが第１抵抗器の一方の端部に接続され、その
コレクタが第２抵抗器を介して供給電位に接続され、か
つそのエミッタが接地電位に接続されるスイッチングト
ランジスタを備え、 前記第１抵抗器の他方の端部は、ＥＣＬ信号を表わす入
力論理レベル信号を受けるようにされ、前記スイッチン
グトランジスタのコレクタと出力接続点との間で結合さ
れ、前記スイッチングトランジスタのコレクタで電圧を
変換するレベルシフティング手段、および 前記スイッチングトランジスタのコレクタとベースとの
間で相互接続され、より速くターンオフさせるために、
トランジスタがそのベースへのフィードバック電流を受
けないようにするクランプ遅延手段をさらに備え、それ
によって速い立上縁応答は、入力論理レベル信号のハイ
−ロー遷移中、出力接続点で得られる、論理レベル変換
器。 - （２２）前記レベルシフティング手段は、そのカソード
が前記スイッチングトランジスタのコレクタに接続され
、かつそのアノードが第３抵抗器を介して供給電位に接
続される第１ダイオード、そのアノードが前記第１ダイ
オードのアノードに接続され、かつそのカソードが出力
接続点に接続される第２ダイオード、およびそのカソー
ドが前記第１ダイオードのカソードに接続され、かつそ
のアノードが前記第２ダイオードのカソードに接続され
る第３ダイオードを備える、特許請求の範囲第２１項記
載の論理レベル変換器。 - （２３）前記レベルシフティング手段は、そのベースが
第３抵抗器を介して供給電位に接続され、そのエミッタ
が前記スイッチングトランジスタのコレクタに接続され
、かつそのコレクタが出力接続点に接続されるショット
キトランジスタを備える、特許請求の範囲第２１項記載
の論理レベル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US733681 | 1985-05-13 | ||
| US06/733,681 US4678944A (en) | 1985-05-13 | 1985-05-13 | Circuit for improving performance of an ECL-to-TTL translator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264819A true JPS61264819A (ja) | 1986-11-22 |
Family
ID=24948690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109353A Pending JPS61264819A (ja) | 1985-05-13 | 1986-05-12 | 論理レベル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4678944A (ja) |
| EP (1) | EP0206492B1 (ja) |
| JP (1) | JPS61264819A (ja) |
| AT (1) | ATE55852T1 (ja) |
| DE (1) | DE3673574D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478020A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Ecl/ttl level converting circuit |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868427A (en) * | 1987-10-30 | 1989-09-19 | Gazelle Microcircuits, Inc. | ECL to TTL circuit |
| US4857776A (en) * | 1987-11-20 | 1989-08-15 | Tandem Computers Incorporated | True TTL output translator-driver with true ECL tri-state control |
| GB2215937A (en) * | 1988-03-23 | 1989-09-27 | Benchmark Technologies | Analog controlled video mixer |
| US4988898A (en) * | 1989-05-15 | 1991-01-29 | National Semiconductor Corporation | High speed ECL/CML to TTL translator circuit |
| US4988899A (en) * | 1989-05-15 | 1991-01-29 | National Semiconductor Corporation | TTL gate current source controlled overdrive and clamp circuit |
| US5039881A (en) * | 1989-06-23 | 1991-08-13 | Motorola, Inc. | High speed, low power input buffer |
| US4996452A (en) * | 1989-11-15 | 1991-02-26 | National Semiconductor Corporation | ECL/TTL tristate buffer |
| US5012128A (en) * | 1990-01-24 | 1991-04-30 | International Business Machines Corporation | High speed push-pull driver having current mirror pull-down |
| KR930003010B1 (ko) * | 1990-08-10 | 1993-04-16 | 삼성전자 주식회사 | Mos 드라이버회로 |
| JP2528028B2 (ja) * | 1990-08-22 | 1996-08-28 | 三菱電機株式会社 | レベル変換回路 |
| US5391945A (en) * | 1993-09-24 | 1995-02-21 | Motorola, Inc. | Circuit and method for providing phase synchronization of ECL and TTL/CMOS signals |
| JP2019041346A (ja) * | 2017-08-29 | 2019-03-14 | セイコーエプソン株式会社 | 送信回路、集積回路装置及び電子機器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3160765A (en) * | 1962-10-22 | 1964-12-08 | Burroughs Corp | Adjustable clamp for transistor switching circuits |
| US3534281A (en) * | 1969-02-03 | 1970-10-13 | Gen Electric | Soft saturating transistor amplifier |
| US4467223A (en) * | 1982-04-22 | 1984-08-21 | Motorola, Inc. | Enable gate for 3 state circuits |
| US4514651A (en) * | 1982-12-16 | 1985-04-30 | Motorola, Inc. | ECL To TTL output stage |
| US4527079A (en) * | 1983-11-01 | 1985-07-02 | Advanced Micro Devices, Inc. | Integrated circuit device accepting inputs and providing outputs at the levels of different logic families |
| US4623803A (en) * | 1983-11-08 | 1986-11-18 | Advanced Micro Devices, Inc. | Logic level translator circuit for integrated circuit semiconductor devices having transistor-transistor logic output circuitry |
| US4581550A (en) * | 1984-03-06 | 1986-04-08 | Fairchild Camera & Instrument Corporation | TTL tristate device with reduced output capacitance |
-
1985
- 1985-05-13 US US06/733,681 patent/US4678944A/en not_active Expired - Lifetime
-
1986
- 1986-05-12 DE DE8686303599T patent/DE3673574D1/de not_active Expired - Lifetime
- 1986-05-12 JP JP61109353A patent/JPS61264819A/ja active Pending
- 1986-05-12 AT AT86303599T patent/ATE55852T1/de not_active IP Right Cessation
- 1986-05-12 EP EP86303599A patent/EP0206492B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478020A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Ecl/ttl level converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE55852T1 (de) | 1990-09-15 |
| EP0206492A1 (en) | 1986-12-30 |
| DE3673574D1 (de) | 1990-09-27 |
| EP0206492B1 (en) | 1990-08-22 |
| US4678944A (en) | 1987-07-07 |
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