JPS594222A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPS594222A JPS594222A JP57110632A JP11063282A JPS594222A JP S594222 A JPS594222 A JP S594222A JP 57110632 A JP57110632 A JP 57110632A JP 11063282 A JP11063282 A JP 11063282A JP S594222 A JPS594222 A JP S594222A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- transistor
- current
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、レベル変換回路に関し、特にカレントミラー
回路を用いたレベル変換回路に関する。
回路を用いたレベル変換回路に関する。
（２）従来技術と問題点
従来形の、カレントミラー回路を用いたレベル変換回路
が第１図に示される。第１図のレベル変換回路は、トラ
ンジスタＱｌ−Ｑ！・・・９丁、および抵抗Ｒｔ −Ｒ
２・・・Ｒｓｔ”有すムトランジスタＱ１． Ｑ、およ
び抵抗Ｒ，、Ｒ，、Ｒ，は差動対トランジスタ回路を形
成する。トランジスタＱｔ のベースには、変換され
る入力信号ｖ■、が供給され、トランジスタＱ、のペー
スには、基準電圧ＶＢＢ が供給されている。入力信号
Ｖ！については、′″ＨＨルベルてＶＨＩ、 ＠Ｌ ’
レベルとして■、１ である。差動対トランジスタ回路
は、電源ＶＯＯと接地ＶＦ１１３の間に接続されておシ
、従って、Ｖｏｏ ＞ ＶＨＩ ＞ＶＢＢ＞ＶＬＩ ＞
Ｖｇｇテ６ル。
が第１図に示される。第１図のレベル変換回路は、トラ
ンジスタＱｌ−Ｑ！・・・９丁、および抵抗Ｒｔ −Ｒ
２・・・Ｒｓｔ”有すムトランジスタＱ１． Ｑ、およ
び抵抗Ｒ，、Ｒ，、Ｒ，は差動対トランジスタ回路を形
成する。トランジスタＱｔ のベースには、変換され
る入力信号ｖ■、が供給され、トランジスタＱ、のペー
スには、基準電圧ＶＢＢ が供給されている。入力信号
Ｖ！については、′″ＨＨルベルてＶＨＩ、 ＠Ｌ ’
レベルとして■、１ である。差動対トランジスタ回路
は、電源ＶＯＯと接地ＶＦ１１３の間に接続されておシ
、従って、Ｖｏｏ ＞ ＶＨＩ ＞ＶＢＢ＞ＶＬＩ ＞
Ｖｇｇテ６ル。
第１図のレベル変換回路において、入力ｖ■ として
１Ｌルベルの信号ＶＬＩが入力されているとき、差動対
トランジスタはＱｌがオフでありｑｔがオンである。従
って、トランジスタＱ１のコレクタ電位は、電源電圧Ｖ
ＯＯ近くまで上昇し、一方、トランジスタＱ、のコレク
タ電位はＶＢＢ近くまで低下する。従って、トランジス
タＱ４のエミッタ電位もＶＢＢ程度まで低下するため、
抵抗Ｒ審を介してトランジスタＱ６に流れる電流は比較
的低く設定される。一方、トランジスタＱｓのエミッタ
電位は電源電圧ＶＯＯ近くまで上昇するが、トランジス
タＱ、および抵抗Ｒ２を介してトランジスタＱ、に流れ
る電流はカレントミラー回路によりトランジスタＱ、を
流れる電流に等しくなるため比較的低く設定される。従
って、抵抗Ｒ４における電圧降下は比較的小であり、ト
ランジスタＱｉのコレクタ電位すなわち回路の出力電圧
Ｖ。は出力信号として１Ｈ２レベルであるＶＨ２に設定
される。
１Ｌルベルの信号ＶＬＩが入力されているとき、差動対
トランジスタはＱｌがオフでありｑｔがオンである。従
って、トランジスタＱ１のコレクタ電位は、電源電圧Ｖ
ＯＯ近くまで上昇し、一方、トランジスタＱ、のコレク
タ電位はＶＢＢ近くまで低下する。従って、トランジス
タＱ４のエミッタ電位もＶＢＢ程度まで低下するため、
抵抗Ｒ審を介してトランジスタＱ６に流れる電流は比較
的低く設定される。一方、トランジスタＱｓのエミッタ
電位は電源電圧ＶＯＯ近くまで上昇するが、トランジス
タＱ、および抵抗Ｒ２を介してトランジスタＱ、に流れ
る電流はカレントミラー回路によりトランジスタＱ、を
流れる電流に等しくなるため比較的低く設定される。従
って、抵抗Ｒ４における電圧降下は比較的小であり、ト
ランジスタＱｉのコレクタ電位すなわち回路の出力電圧
Ｖ。は出力信号として１Ｈ２レベルであるＶＨ２に設定
される。
次に、入力信号Ｖｌが“Ｈ＃レベルｖＨ１に上昇すると
、トランジスタＱ１がオンし、トランジスタＱ！がオフ
するため、トランジスタＱ１ のコレクタ電位が低下し
、トランジスタＱ！のコレクタ電位は、電源電圧ＶＯＯ
近くまで上昇する。従って、トランジスタＱ４および抵
抗Ｒ５を介してトランソスタＱａｋ流れる電流は、増加
して比較的高いレベルになる。また、カレントミラー回
路によシ、トランジスタＱ、および抵抗Ｒ，を介してト
ラクタ ソスタＱ、を流れる電流も増加する。それゆえ、抵抗Ｒ
４における電圧降下も犬になり、また、トランジスタＱ
、のエミッタ電位が低下するため、トランジスタＱ、の
コレクタ電位すなわち回路の出力電圧Ｖ。は低下し出力
側の“Ｌ”レベルｖＬ２になる。
、トランジスタＱ１がオンし、トランジスタＱ！がオフ
するため、トランジスタＱ１ のコレクタ電位が低下し
、トランジスタＱ！のコレクタ電位は、電源電圧ＶＯＯ
近くまで上昇する。従って、トランジスタＱ４および抵
抗Ｒ５を介してトランソスタＱａｋ流れる電流は、増加
して比較的高いレベルになる。また、カレントミラー回
路によシ、トランジスタＱ、および抵抗Ｒ，を介してト
ラクタ ソスタＱ、を流れる電流も増加する。それゆえ、抵抗Ｒ
４における電圧降下も犬になり、また、トランジスタＱ
、のエミッタ電位が低下するため、トランジスタＱ、の
コレクタ電位すなわち回路の出力電圧Ｖ。は低下し出力
側の“Ｌ”レベルｖＬ２になる。
前述したように第１図の回路においては、入力信号ＶＩ
のレベル（＠Ｈ’レベルｖ、ｈ＠ Ｌ ＃ レベルＶ
ＬＩ）が出力信号Ｖ。において異なるレベル（ｍ Ｈ’
レベルＶＨ２＊ ” Ｌ″ｖ ヘ／ｌ／ ＶＬ２ ）
Ｉｃ変換される。
のレベル（＠Ｈ’レベルｖ、ｈ＠ Ｌ ＃ レベルＶ
ＬＩ）が出力信号Ｖ。において異なるレベル（ｍ Ｈ’
レベルＶＨ２＊ ” Ｌ″ｖ ヘ／ｌ／ ＶＬ２ ）
Ｉｃ変換される。
ところで、８ｇ１図のレベル変換回路においては、入力
信号が例えば１Ｌ”レベルから′Ｈ”レベルに変化した
場合にカレントミラー回路における電流レベルの変化は
各トランジスタにおける接合容量等により非宮に遅れる
ために、出力信号の立ち上が９、立ち下が９に大きな遅
延が生じるという問題がある。
信号が例えば１Ｌ”レベルから′Ｈ”レベルに変化した
場合にカレントミラー回路における電流レベルの変化は
各トランジスタにおける接合容量等により非宮に遅れる
ために、出力信号の立ち上が９、立ち下が９に大きな遅
延が生じるという問題がある。
（３）発明の目的
本発明の主な目的は、前記の従来形の問題点にかんがみ
、カレントミラー回路を用いたレベル変換回路において
、出力信号における立ち上が勺、立ち下が勺の遅延時間
を短縮することにある。
、カレントミラー回路を用いたレベル変換回路において
、出力信号における立ち上が勺、立ち下が勺の遅延時間
を短縮することにある。
（４）発明の構成
本発明においては、差動対トランジスタ回路と、カレン
トミラー回路と、該カレントミラー回路の電流制御回路
と、出力トランジスタ回路とを具備し、該差動対トラン
ジスタ回路の相補的出力の一方が該電流制御回路に入力
され該相補的出力の他方が該出力トランジスタ回路に入
力される、カレントミラー回路を用いたレベル変換回路
において、該カレントミラー回路の電流制御回路にスピ
ードアップ用コンデンサを設けたこと１に特徴とする、
レベル変換回路が提供される。
トミラー回路と、該カレントミラー回路の電流制御回路
と、出力トランジスタ回路とを具備し、該差動対トラン
ジスタ回路の相補的出力の一方が該電流制御回路に入力
され該相補的出力の他方が該出力トランジスタ回路に入
力される、カレントミラー回路を用いたレベル変換回路
において、該カレントミラー回路の電流制御回路にスピ
ードアップ用コンデンサを設けたこと１に特徴とする、
レベル変換回路が提供される。
（５）発明の実施例
本発明の一実施例としてのレベル変換回路が第２図に示
される。
される。
第２図に示されるレベル変換回路は、トランジスタＱｓ
＝Ｑｔ・・・Ｑ７、抵抗Ｒ，、Ｒ，・・・Ｒ６およびス
ピードアップ用コンデンサＣｓ を有する。第２図のレ
ベル変換回路の構成は、抵抗Ｒ６に並列にスピードアッ
プ用コンデンサＣｓが接続されるＡｔ除くと第１図の回
路と同一である。第２図のレベル変換回路においては、
第１図の場合と同様に入力信号ＶＩにおける＠Ｈ″レベ
ルＶＨｓが出力信号ｖＯの＠Ｌ”レベルｖＬ！に変換さ
れ、入力信号Ｖ）の１Ｈｍレベル■Ｌ１が出力信号の１
Ｈ”レベルＶＨ２に変換される。
＝Ｑｔ・・・Ｑ７、抵抗Ｒ，、Ｒ，・・・Ｒ６およびス
ピードアップ用コンデンサＣｓ を有する。第２図のレ
ベル変換回路の構成は、抵抗Ｒ６に並列にスピードアッ
プ用コンデンサＣｓが接続されるＡｔ除くと第１図の回
路と同一である。第２図のレベル変換回路においては、
第１図の場合と同様に入力信号ＶＩにおける＠Ｈ″レベ
ルＶＨｓが出力信号ｖＯの＠Ｌ”レベルｖＬ！に変換さ
れ、入力信号Ｖ）の１Ｈｍレベル■Ｌ１が出力信号の１
Ｈ”レベルＶＨ２に変換される。
第２図のレベル変換回路において、入力信号ＶＩが′″
Ｈ＃Ｈ＃レベル″Ｌ”レベルに立ち下がる場合および”
Ｌ″レベルら″″Ｈ″Ｈ″レベル上がる場合を考える。
Ｈ＃Ｈ＃レベル″Ｌ”レベルに立ち下がる場合および”
Ｌ″レベルら″″Ｈ″Ｈ″レベル上がる場合を考える。
入力信号■Ｉが“ＨルベルＶＨｌから“Ｌ″レベルｖｌ
１に変化した場合には、前述したように、トランジスタ
Ｑ４のエミッタ電位が低下する。このトランジスタＱ４
のエミッタ電位の低下は、スピードアップコンデンサＣ
ｓ Ｋよシ直接的にトランジスタＱγのペースに伝えら
れ、トランジスタＱ７のペース電位を１時的に強制して
低下させる。従って、カレントミラー回路を形成するト
ランジスタＱ、およびＱ・のベース電流が急速に減少し
、トランジスタＱｓおよびＱ６のコレクタ電流も急速に
減少する。従って、トランジスタＱ、のコレクタ電位す
なわち出力信号Ｖ。
１に変化した場合には、前述したように、トランジスタ
Ｑ４のエミッタ電位が低下する。このトランジスタＱ４
のエミッタ電位の低下は、スピードアップコンデンサＣ
ｓ Ｋよシ直接的にトランジスタＱγのペースに伝えら
れ、トランジスタＱ７のペース電位を１時的に強制して
低下させる。従って、カレントミラー回路を形成するト
ランジスタＱ、およびＱ・のベース電流が急速に減少し
、トランジスタＱｓおよびＱ６のコレクタ電流も急速に
減少する。従って、トランジスタＱ、のコレクタ電位す
なわち出力信号Ｖ。
は、″Ｌ”レベルｖＬ２カラ’ Ｈ’レベルＶＨ２に急
速に立ち上がる。逆に、入力電圧ｖ工が”Ｌ＃レベルｖ
Ｌｌかラ−ＨレベルＶＨ＋に立ち上がる場合には、トラ
ンジスタＱ４のエミッタ電位が上昇する。このエミッタ
電位の上昇は、スピードアップ用コンデンサＣｓ を介
して直接的にトランジスタＱ７のペースに伝えられ、そ
れにより、カレントミラー回路を形成するトランジスタ
Ｑ、およびＣ６のペース電流が急速に増大し、トランジ
スタＱ。
速に立ち上がる。逆に、入力電圧ｖ工が”Ｌ＃レベルｖ
Ｌｌかラ−ＨレベルＶＨ＋に立ち上がる場合には、トラ
ンジスタＱ４のエミッタ電位が上昇する。このエミッタ
電位の上昇は、スピードアップ用コンデンサＣｓ を介
して直接的にトランジスタＱ７のペースに伝えられ、そ
れにより、カレントミラー回路を形成するトランジスタ
Ｑ、およびＣ６のペース電流が急速に増大し、トランジ
スタＱ。
およびＱ、のコレクタ電流も増大する。従ってトランジ
スタＱ５のコレクタ電位すなわち出力信号Ｖｏｉ、ｔ、
＠ｌ（’ Ｌ／ ヘＡｔ ｖＨ２から−Ｌ ” Ｌ／
４Ａ／ ｖＬ２に急速に立ち下がる。
スタＱ５のコレクタ電位すなわち出力信号Ｖｏｉ、ｔ、
＠ｌ（’ Ｌ／ ヘＡｔ ｖＨ２から−Ｌ ” Ｌ／
４Ａ／ ｖＬ２に急速に立ち下がる。
前述した第２図のレベル変換回路における出力信号Ｖｏ
の立ち上がり・立ち下がシの様子が第３図に示される。
の立ち上がり・立ち下がシの様子が第３図に示される。
なお、第３図において破線で示されるのは、２ｇ１図の
従来形のレベル変、挽回路の場合である。
従来形のレベル変、挽回路の場合である。
（６）発明の効果
本発明によれば、カレントミラー回路を用いたレベル変
換回路において、スピードアップ用コンデンサを設ける
ことによシ出力信号の立ち上がり・立ち下がシにおける
遅延時間ｆｃｌｓ、縮することができる。
換回路において、スピードアップ用コンデンサを設ける
ことによシ出力信号の立ち上がり・立ち下がシにおける
遅延時間ｆｃｌｓ、縮することができる。
第１図は、従来形のカレントミラー回路を用いたレベル
変換回路の回路図、 第２図は、本発明の一実施例としてのカレントミラー回
路を用いたレベル変換回路の回路図、第３図は、第２図
の回路における入出力信号の立ち上がシ・立ち下がｂｔ
−示す電圧波形図である。 （符号の説明） Ｒ，、Ｒ，・−・Ｒ６：抵抗、 Ｑｌ−Ｑ−・・・Ｑ、：トランジスタ、Ｃ８：スピード
アップ用コンデンサ。 第１図 第 ２図 第３図
変換回路の回路図、 第２図は、本発明の一実施例としてのカレントミラー回
路を用いたレベル変換回路の回路図、第３図は、第２図
の回路における入出力信号の立ち上がシ・立ち下がｂｔ
−示す電圧波形図である。 （符号の説明） Ｒ，、Ｒ，・−・Ｒ６：抵抗、 Ｑｌ−Ｑ−・・・Ｑ、：トランジスタ、Ｃ８：スピード
アップ用コンデンサ。 第１図 第 ２図 第３図
Claims (1)
- 【特許請求の範囲】 差動対トランジスタ回路と、カレントミラー回路と、該
カレントミラー回路の電流制御回路と、出力トランジス
タ回路とを具備し、該差動対トランジスタ回路の相補的
出力の一方が該電流制御回路に入力され該相補的出力の
他方が該出力トランジスタ回路に入力される、カレント
ミラー回路を用いたレベル変換回路において、 該カレントミラー回路の電流制御回路にスピードアッグ
用コンデンサを設けたことを特徴とする、レベル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110632A JPS594222A (ja) | 1982-06-29 | 1982-06-29 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110632A JPS594222A (ja) | 1982-06-29 | 1982-06-29 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594222A true JPS594222A (ja) | 1984-01-11 |
Family
ID=14540666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110632A Pending JPS594222A (ja) | 1982-06-29 | 1982-06-29 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594222A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ｅｃｌ回路 |
| EP0203700A2 (en) * | 1985-04-19 | 1986-12-03 | Advanced Micro Devices, Inc. | Logic level translators |
| JPS62219704A (ja) * | 1986-03-19 | 1987-09-28 | Sony Corp | レベルシフト回路 |
-
1982
- 1982-06-29 JP JP57110632A patent/JPS594222A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ｅｃｌ回路 |
| JPH0532928B2 (ja) * | 1984-09-25 | 1993-05-18 | Fujitsu Ltd | |
| EP0203700A2 (en) * | 1985-04-19 | 1986-12-03 | Advanced Micro Devices, Inc. | Logic level translators |
| EP0203700A3 (en) * | 1985-04-19 | 1987-09-23 | Advanced Micro Devices, Inc. | Logic level translators |
| JPS62219704A (ja) * | 1986-03-19 | 1987-09-28 | Sony Corp | レベルシフト回路 |
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