JPS594222A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPS594222A JPS594222A JP57110632A JP11063282A JPS594222A JP S594222 A JPS594222 A JP S594222A JP 57110632 A JP57110632 A JP 57110632A JP 11063282 A JP11063282 A JP 11063282A JP S594222 A JPS594222 A JP S594222A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- transistor
- current
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、レベル変換回路に関し、特にカレントミラー
回路を用いたレベル変換回路に関する。
回路を用いたレベル変換回路に関する。
(2)従来技術と問題点
従来形の、カレントミラー回路を用いたレベル変換回路
が第1図に示される。第1図のレベル変換回路は、トラ
ンジスタQl−Q!・・・9丁、および抵抗Rt −R
2・・・Rst”有すムトランジスタQ1. Q、およ
び抵抗R,、R,、R,は差動対トランジスタ回路を形
成する。トランジスタQt のベースには、変換され
る入力信号v■、が供給され、トランジスタQ、のペー
スには、基準電圧VBB が供給されている。入力信号
V!については、′″HHルベルてVHI、 @L ’
レベルとして■、1 である。差動対トランジスタ回路
は、電源VOOと接地VF113の間に接続されておシ
、従って、Voo > VHI >VBB>VLI >
Vggテ6ル。
が第1図に示される。第1図のレベル変換回路は、トラ
ンジスタQl−Q!・・・9丁、および抵抗Rt −R
2・・・Rst”有すムトランジスタQ1. Q、およ
び抵抗R,、R,、R,は差動対トランジスタ回路を形
成する。トランジスタQt のベースには、変換され
る入力信号v■、が供給され、トランジスタQ、のペー
スには、基準電圧VBB が供給されている。入力信号
V!については、′″HHルベルてVHI、 @L ’
レベルとして■、1 である。差動対トランジスタ回路
は、電源VOOと接地VF113の間に接続されておシ
、従って、Voo > VHI >VBB>VLI >
Vggテ6ル。
第1図のレベル変換回路において、入力v■ として
1Lルベルの信号VLIが入力されているとき、差動対
トランジスタはQlがオフでありqtがオンである。従
って、トランジスタQ1のコレクタ電位は、電源電圧V
OO近くまで上昇し、一方、トランジスタQ、のコレク
タ電位はVBB近くまで低下する。従って、トランジス
タQ4のエミッタ電位もVBB程度まで低下するため、
抵抗R審を介してトランジスタQ6に流れる電流は比較
的低く設定される。一方、トランジスタQsのエミッタ
電位は電源電圧VOO近くまで上昇するが、トランジス
タQ、および抵抗R2を介してトランジスタQ、に流れ
る電流はカレントミラー回路によりトランジスタQ、を
流れる電流に等しくなるため比較的低く設定される。従
って、抵抗R4における電圧降下は比較的小であり、ト
ランジスタQiのコレクタ電位すなわち回路の出力電圧
V。は出力信号として1H2レベルであるVH2に設定
される。
1Lルベルの信号VLIが入力されているとき、差動対
トランジスタはQlがオフでありqtがオンである。従
って、トランジスタQ1のコレクタ電位は、電源電圧V
OO近くまで上昇し、一方、トランジスタQ、のコレク
タ電位はVBB近くまで低下する。従って、トランジス
タQ4のエミッタ電位もVBB程度まで低下するため、
抵抗R審を介してトランジスタQ6に流れる電流は比較
的低く設定される。一方、トランジスタQsのエミッタ
電位は電源電圧VOO近くまで上昇するが、トランジス
タQ、および抵抗R2を介してトランジスタQ、に流れ
る電流はカレントミラー回路によりトランジスタQ、を
流れる電流に等しくなるため比較的低く設定される。従
って、抵抗R4における電圧降下は比較的小であり、ト
ランジスタQiのコレクタ電位すなわち回路の出力電圧
V。は出力信号として1H2レベルであるVH2に設定
される。
次に、入力信号Vlが“H#レベルvH1に上昇すると
、トランジスタQ1がオンし、トランジスタQ!がオフ
するため、トランジスタQ1 のコレクタ電位が低下し
、トランジスタQ!のコレクタ電位は、電源電圧VOO
近くまで上昇する。従って、トランジスタQ4および抵
抗R5を介してトランソスタQak流れる電流は、増加
して比較的高いレベルになる。また、カレントミラー回
路によシ、トランジスタQ、および抵抗R,を介してト
ラクタ ソスタQ、を流れる電流も増加する。それゆえ、抵抗R
4における電圧降下も犬になり、また、トランジスタQ
、のエミッタ電位が低下するため、トランジスタQ、の
コレクタ電位すなわち回路の出力電圧V。は低下し出力
側の“L”レベルvL2になる。
、トランジスタQ1がオンし、トランジスタQ!がオフ
するため、トランジスタQ1 のコレクタ電位が低下し
、トランジスタQ!のコレクタ電位は、電源電圧VOO
近くまで上昇する。従って、トランジスタQ4および抵
抗R5を介してトランソスタQak流れる電流は、増加
して比較的高いレベルになる。また、カレントミラー回
路によシ、トランジスタQ、および抵抗R,を介してト
ラクタ ソスタQ、を流れる電流も増加する。それゆえ、抵抗R
4における電圧降下も犬になり、また、トランジスタQ
、のエミッタ電位が低下するため、トランジスタQ、の
コレクタ電位すなわち回路の出力電圧V。は低下し出力
側の“L”レベルvL2になる。
前述したように第1図の回路においては、入力信号VI
のレベル(@H’レベルv、h@ L # レベルV
LI)が出力信号V。において異なるレベル(m H’
レベルVH2* ” L″v ヘ/l/ VL2 )
Ic変換される。
のレベル(@H’レベルv、h@ L # レベルV
LI)が出力信号V。において異なるレベル(m H’
レベルVH2* ” L″v ヘ/l/ VL2 )
Ic変換される。
ところで、8g1図のレベル変換回路においては、入力
信号が例えば1L”レベルから′H”レベルに変化した
場合にカレントミラー回路における電流レベルの変化は
各トランジスタにおける接合容量等により非宮に遅れる
ために、出力信号の立ち上が9、立ち下が9に大きな遅
延が生じるという問題がある。
信号が例えば1L”レベルから′H”レベルに変化した
場合にカレントミラー回路における電流レベルの変化は
各トランジスタにおける接合容量等により非宮に遅れる
ために、出力信号の立ち上が9、立ち下が9に大きな遅
延が生じるという問題がある。
(3)発明の目的
本発明の主な目的は、前記の従来形の問題点にかんがみ
、カレントミラー回路を用いたレベル変換回路において
、出力信号における立ち上が勺、立ち下が勺の遅延時間
を短縮することにある。
、カレントミラー回路を用いたレベル変換回路において
、出力信号における立ち上が勺、立ち下が勺の遅延時間
を短縮することにある。
(4)発明の構成
本発明においては、差動対トランジスタ回路と、カレン
トミラー回路と、該カレントミラー回路の電流制御回路
と、出力トランジスタ回路とを具備し、該差動対トラン
ジスタ回路の相補的出力の一方が該電流制御回路に入力
され該相補的出力の他方が該出力トランジスタ回路に入
力される、カレントミラー回路を用いたレベル変換回路
において、該カレントミラー回路の電流制御回路にスピ
ードアップ用コンデンサを設けたこと1に特徴とする、
レベル変換回路が提供される。
トミラー回路と、該カレントミラー回路の電流制御回路
と、出力トランジスタ回路とを具備し、該差動対トラン
ジスタ回路の相補的出力の一方が該電流制御回路に入力
され該相補的出力の他方が該出力トランジスタ回路に入
力される、カレントミラー回路を用いたレベル変換回路
において、該カレントミラー回路の電流制御回路にスピ
ードアップ用コンデンサを設けたこと1に特徴とする、
レベル変換回路が提供される。
(5)発明の実施例
本発明の一実施例としてのレベル変換回路が第2図に示
される。
される。
第2図に示されるレベル変換回路は、トランジスタQs
=Qt・・・Q7、抵抗R,、R,・・・R6およびス
ピードアップ用コンデンサCs を有する。第2図のレ
ベル変換回路の構成は、抵抗R6に並列にスピードアッ
プ用コンデンサCsが接続されるAt除くと第1図の回
路と同一である。第2図のレベル変換回路においては、
第1図の場合と同様に入力信号VIにおける@H″レベ
ルVHsが出力信号vOの@L”レベルvL!に変換さ
れ、入力信号V)の1Hmレベル■L1が出力信号の1
H”レベルVH2に変換される。
=Qt・・・Q7、抵抗R,、R,・・・R6およびス
ピードアップ用コンデンサCs を有する。第2図のレ
ベル変換回路の構成は、抵抗R6に並列にスピードアッ
プ用コンデンサCsが接続されるAt除くと第1図の回
路と同一である。第2図のレベル変換回路においては、
第1図の場合と同様に入力信号VIにおける@H″レベ
ルVHsが出力信号vOの@L”レベルvL!に変換さ
れ、入力信号V)の1Hmレベル■L1が出力信号の1
H”レベルVH2に変換される。
第2図のレベル変換回路において、入力信号VIが′″
H#H#レベル″L”レベルに立ち下がる場合および”
L″レベルら″″H″H″レベル上がる場合を考える。
H#H#レベル″L”レベルに立ち下がる場合および”
L″レベルら″″H″H″レベル上がる場合を考える。
入力信号■Iが“HルベルVHlから“L″レベルvl
1に変化した場合には、前述したように、トランジスタ
Q4のエミッタ電位が低下する。このトランジスタQ4
のエミッタ電位の低下は、スピードアップコンデンサC
s Kよシ直接的にトランジスタQγのペースに伝えら
れ、トランジスタQ7のペース電位を1時的に強制して
低下させる。従って、カレントミラー回路を形成するト
ランジスタQ、およびQ・のベース電流が急速に減少し
、トランジスタQsおよびQ6のコレクタ電流も急速に
減少する。従って、トランジスタQ、のコレクタ電位す
なわち出力信号V。
1に変化した場合には、前述したように、トランジスタ
Q4のエミッタ電位が低下する。このトランジスタQ4
のエミッタ電位の低下は、スピードアップコンデンサC
s Kよシ直接的にトランジスタQγのペースに伝えら
れ、トランジスタQ7のペース電位を1時的に強制して
低下させる。従って、カレントミラー回路を形成するト
ランジスタQ、およびQ・のベース電流が急速に減少し
、トランジスタQsおよびQ6のコレクタ電流も急速に
減少する。従って、トランジスタQ、のコレクタ電位す
なわち出力信号V。
は、″L”レベルvL2カラ’ H’レベルVH2に急
速に立ち上がる。逆に、入力電圧v工が”L#レベルv
Llかラ−HレベルVH+に立ち上がる場合には、トラ
ンジスタQ4のエミッタ電位が上昇する。このエミッタ
電位の上昇は、スピードアップ用コンデンサCs を介
して直接的にトランジスタQ7のペースに伝えられ、そ
れにより、カレントミラー回路を形成するトランジスタ
Q、およびC6のペース電流が急速に増大し、トランジ
スタQ。
速に立ち上がる。逆に、入力電圧v工が”L#レベルv
Llかラ−HレベルVH+に立ち上がる場合には、トラ
ンジスタQ4のエミッタ電位が上昇する。このエミッタ
電位の上昇は、スピードアップ用コンデンサCs を介
して直接的にトランジスタQ7のペースに伝えられ、そ
れにより、カレントミラー回路を形成するトランジスタ
Q、およびC6のペース電流が急速に増大し、トランジ
スタQ。
およびQ、のコレクタ電流も増大する。従ってトランジ
スタQ5のコレクタ電位すなわち出力信号Voi、t、
@l(’ L/ ヘAt vH2から−L ” L/
4A/ vL2に急速に立ち下がる。
スタQ5のコレクタ電位すなわち出力信号Voi、t、
@l(’ L/ ヘAt vH2から−L ” L/
4A/ vL2に急速に立ち下がる。
前述した第2図のレベル変換回路における出力信号Vo
の立ち上がり・立ち下がシの様子が第3図に示される。
の立ち上がり・立ち下がシの様子が第3図に示される。
なお、第3図において破線で示されるのは、2g1図の
従来形のレベル変、挽回路の場合である。
従来形のレベル変、挽回路の場合である。
(6)発明の効果
本発明によれば、カレントミラー回路を用いたレベル変
換回路において、スピードアップ用コンデンサを設ける
ことによシ出力信号の立ち上がり・立ち下がシにおける
遅延時間fcls、縮することができる。
換回路において、スピードアップ用コンデンサを設ける
ことによシ出力信号の立ち上がり・立ち下がシにおける
遅延時間fcls、縮することができる。
第1図は、従来形のカレントミラー回路を用いたレベル
変換回路の回路図、 第2図は、本発明の一実施例としてのカレントミラー回
路を用いたレベル変換回路の回路図、第3図は、第2図
の回路における入出力信号の立ち上がシ・立ち下がbt
−示す電圧波形図である。 (符号の説明) R,、R,・−・R6:抵抗、 Ql−Q−・・・Q、:トランジスタ、C8:スピード
アップ用コンデンサ。 第1図 第 2図 第3図
変換回路の回路図、 第2図は、本発明の一実施例としてのカレントミラー回
路を用いたレベル変換回路の回路図、第3図は、第2図
の回路における入出力信号の立ち上がシ・立ち下がbt
−示す電圧波形図である。 (符号の説明) R,、R,・−・R6:抵抗、 Ql−Q−・・・Q、:トランジスタ、C8:スピード
アップ用コンデンサ。 第1図 第 2図 第3図
Claims (1)
- 【特許請求の範囲】 差動対トランジスタ回路と、カレントミラー回路と、該
カレントミラー回路の電流制御回路と、出力トランジス
タ回路とを具備し、該差動対トランジスタ回路の相補的
出力の一方が該電流制御回路に入力され該相補的出力の
他方が該出力トランジスタ回路に入力される、カレント
ミラー回路を用いたレベル変換回路において、 該カレントミラー回路の電流制御回路にスピードアッグ
用コンデンサを設けたことを特徴とする、レベル変換回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57110632A JPS594222A (ja) | 1982-06-29 | 1982-06-29 | レベル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57110632A JPS594222A (ja) | 1982-06-29 | 1982-06-29 | レベル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS594222A true JPS594222A (ja) | 1984-01-11 |
Family
ID=14540666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57110632A Pending JPS594222A (ja) | 1982-06-29 | 1982-06-29 | レベル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS594222A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ecl回路 |
EP0203700A2 (en) * | 1985-04-19 | 1986-12-03 | Advanced Micro Devices, Inc. | Logic level translators |
JPS62219704A (ja) * | 1986-03-19 | 1987-09-28 | Sony Corp | レベルシフト回路 |
-
1982
- 1982-06-29 JP JP57110632A patent/JPS594222A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ecl回路 |
JPH0532928B2 (ja) * | 1984-09-25 | 1993-05-18 | Fujitsu Ltd | |
EP0203700A2 (en) * | 1985-04-19 | 1986-12-03 | Advanced Micro Devices, Inc. | Logic level translators |
EP0203700A3 (en) * | 1985-04-19 | 1987-09-23 | Advanced Micro Devices, Inc. | Logic level translators |
JPS62219704A (ja) * | 1986-03-19 | 1987-09-28 | Sony Corp | レベルシフト回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0448285B2 (ja) | ||
US3010078A (en) | Voltage controlled frequency circuit | |
JPS63302620A (ja) | 出力回路 | |
JPH0287819A (ja) | BiCMOS論理回路 | |
JPS594222A (ja) | レベル変換回路 | |
JPH02892B2 (ja) | ||
JPS62261217A (ja) | Mosトランジスタ回路 | |
JPS59221113A (ja) | 2相信号発生回路 | |
JPS5951178B2 (ja) | パルス信号制御回路 | |
JPS60141020A (ja) | Cmos論理回路 | |
JPH0157532B2 (ja) | ||
JP2821612B2 (ja) | 出力回路 | |
JPH054345Y2 (ja) | ||
JPS5834844Y2 (ja) | 位相比較回路 | |
JPS6243367B2 (ja) | ||
JP3012407B2 (ja) | レベル変換回路 | |
JPS584253Y2 (ja) | バツフア増幅器 | |
JPH0212752Y2 (ja) | ||
SU664266A1 (ru) | Транзисторный формирователь импульсов с частотным заполнением дл управлени тиристорами | |
JPS58130616A (ja) | デユ−テイ変換回路 | |
JPS6130341Y2 (ja) | ||
JPS5838683Y2 (ja) | テレビジョン受像機の垂直ブランキングパルス作成回路 | |
JPH05136662A (ja) | パルス供給回路 | |
JPH0191520A (ja) | 電荷ポンプ回路 | |
JPH0574310B2 (ja) |