JPH0342733B2 - - Google Patents
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- JPH0342733B2 JPH0342733B2 JP57500978A JP50097882A JPH0342733B2 JP H0342733 B2 JPH0342733 B2 JP H0342733B2 JP 57500978 A JP57500978 A JP 57500978A JP 50097882 A JP50097882 A JP 50097882A JP H0342733 B2 JPH0342733 B2 JP H0342733B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic
- diode
- selection circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
請求の範囲
１ 多レベル論理しきい値信号を出力に結合する
論理選択回路であつて、 第１の端子と第１の回路ノードとの間に結合さ
れる第１のダイオード手段と、 接地基準電圧が供給される第２の端子と第２の
回路ノードとの間に結合される第２のダイオード
手段と、 前記第１及び第２の回路ノードの間に結合さ
れ、かつ当該論理選択回路の出力へ結合される回
路手段と、 前記第２の回路ノードに所定の電流を供給し、
当該論理選択回路の出力において第１のレベルの
第１の論理しきい値信号を発生する、前記第２の
回路ノードに結合された電流源とから構成され、 前記第１の端子が当該論理選択回路に供給され
る動作電圧源に接続されたときには当該論理選択
回路の出力において、第２のレベルの第２の論理
しきい値信号を発生することを特徴とする、 論理選択回路。
論理選択回路であつて、 第１の端子と第１の回路ノードとの間に結合さ
れる第１のダイオード手段と、 接地基準電圧が供給される第２の端子と第２の
回路ノードとの間に結合される第２のダイオード
手段と、 前記第１及び第２の回路ノードの間に結合さ
れ、かつ当該論理選択回路の出力へ結合される回
路手段と、 前記第２の回路ノードに所定の電流を供給し、
当該論理選択回路の出力において第１のレベルの
第１の論理しきい値信号を発生する、前記第２の
回路ノードに結合された電流源とから構成され、 前記第１の端子が当該論理選択回路に供給され
る動作電圧源に接続されたときには当該論理選択
回路の出力において、第２のレベルの第２の論理
しきい値信号を発生することを特徴とする、 論理選択回路。
２ 前記第１のダイオード手段は第１及び第２の
直列接続されたダイオードを備え、且つ、 前記第２のダイオード手段は第３及び第４の直
列接続されたダイオードを備えたことを特徴とす
る前記請求の範囲第１項記載の論理選択回路。
直列接続されたダイオードを備え、且つ、 前記第２のダイオード手段は第３及び第４の直
列接続されたダイオードを備えたことを特徴とす
る前記請求の範囲第１項記載の論理選択回路。
３ 前記回路手段は、
第１の抵抗と、及び
前記第１の抵抗と直列接続された第２の抵抗と
を備え、前記第１及び第２の抵抗の相互接続点に
前記論理選択回路の出力が結合されていることを
特徴とする前記請求の範囲第２項記載の論理選択
回路。
を備え、前記第１及び第２の抵抗の相互接続点に
前記論理選択回路の出力が結合されていることを
特徴とする前記請求の範囲第２項記載の論理選択
回路。
発明の背景
発明の技術分野
本発明は、しきい値レベル設定回路に関するも
のであり、より具体的には、インタフエース回路
をT2LとCMOSの双方の論理回路に適合せしめる
ため、インタフエース回路と組み合せて使用する
ための論理選択回路に関するものである。
のであり、より具体的には、インタフエース回路
をT2LとCMOSの双方の論理回路に適合せしめる
ため、インタフエース回路と組み合せて使用する
ための論理選択回路に関するものである。
従来技術の説明：
殆どすべてのインタフエース回路は、いくつか
の異種論理信号ドライブと適合出来るように、し
きい値設定機能を必要とする。例えばデイジタ
ル・アナグロ変換回路（DAC）は、ほとんどの
場合T2L又はCMOS論理入力信号に適合するよう
に構成された一種のインタフエース回路である。
上述のDACは、T2L又はCMOS論理と容易に適
合しうることに加えて、＋5volt又は±15volt電源
を使用した理論のどちらとも動作しなければなら
ない。
の異種論理信号ドライブと適合出来るように、し
きい値設定機能を必要とする。例えばデイジタ
ル・アナグロ変換回路（DAC）は、ほとんどの
場合T2L又はCMOS論理入力信号に適合するよう
に構成された一種のインタフエース回路である。
上述のDACは、T2L又はCMOS論理と容易に適
合しうることに加えて、＋5volt又は±15volt電源
を使用した理論のどちらとも動作しなければなら
ない。
従つて、集積化インタフエース回路と共にチツ
プ上に製造するのに適し、このインタフエース回
路に供給されるいくつかの異種論理入力信号にこ
のインタフエース回路を適合せしめるための外部
回路を必要とすることなくこのインタフエース回
路に多しきい値レベルを供給でき、しかも5volt
又は15voltのいずれの電源でも動作出来る簡易な
論理選択回路が要請されている。
プ上に製造するのに適し、このインタフエース回
路に供給されるいくつかの異種論理入力信号にこ
のインタフエース回路を適合せしめるための外部
回路を必要とすることなくこのインタフエース回
路に多しきい値レベルを供給でき、しかも5volt
又は15voltのいずれの電源でも動作出来る簡易な
論理選択回路が要請されている。
発明の概要
従つて、本発明の一つの目的は、多レベル論理
しきい値信号を供給するための論理選択回路を提
供することにある。
しきい値信号を供給するための論理選択回路を提
供することにある。
本発明の他の目的は、インタフエース回路と共
に使用してこのインタフエース回路をいくつかの
異種論理ドライブ信号と異種電源電圧に適合せし
める論理選択回路を提供することにある。
に使用してこのインタフエース回路をいくつかの
異種論理ドライブ信号と異種電源電圧に適合せし
める論理選択回路を提供することにある。
上述の目的及びその他の目的に沿つて提供され
る論理選択回路は、一対の直列接続された整合用
抵抗を介して接続された第１、第２の直列接続ダ
イオード対を備えている。この直列接続抵抗と第
２のダイオード対との接続点に所定の定量流を供
給するための定量流源が接続され、上記抵抗対の
相互接続点から当該回路の出力が取り出される。
る論理選択回路は、一対の直列接続された整合用
抵抗を介して接続された第１、第２の直列接続ダ
イオード対を備えている。この直列接続抵抗と第
２のダイオード対との接続点に所定の定量流を供
給するための定量流源が接続され、上記抵抗対の
相互接続点から当該回路の出力が取り出される。
本発明の構成は下記に示す通りである。即ち、
本発明は、 多レベル論理しきい値信号を出力に供給する論
理選択回路であつて、 第１の端子と第１の回路ノードとの間に結合さ
れる第１のダイオード手段と、 接地基準電圧が供給される第２の端子と第２の
回路ノードとの間に結合される第２のダイオード
手段と、 前記第１及び第２の回路ノードの間に結合さ
れ、かつ当該論理選択回路の出力へ結合される回
路手段と、 前記第２の回路ノードに所定の電流を供給し、
当該論理選択回路の出力において第１のレベルの
第１の論理しきい値信号を発生する、前記第２の
回路ノードに結合された電流源とから構成され、 前記第１の端子が当該論理選択回路に供給され
る動作電圧源に接続されたときには当該論理選択
回路の出力において、第２のレベルの第２の論理
しきい値信号を発生することを特徴とする、 論理選択回路に関するものであり、 或いはまた、前記第１のダイオード手段は第１
及び第２の直列接続されたダイオードを備え、且
つ、 前記第２のダイオード手段は第３及び第４の直
列接続されたダイオードを備えた論理選択回路に
関するものであり、 或いはまた前記回路手段は、 第１の抵抗と、及び 前記第１の抵抗と直列接続された第２の抵抗と
を備え、前記第１及び第２の抵抗の相互接続点に
前記論理選択回路の出力が結合されていることを
特徴とする論理選択回路に関するものであり、 更にまた、利用手段に対して論理しきい値レベ
ル信号を供給するモノリシツクに集積化された論
理選択回路であつて、 第１の端子と第２の端子との間に直列に結合さ
れた第１及び第２の回路手段であつて、前記第１
及び第２の回路手段は実質的に同一の電圧／電流
伝達特性を具備し、前記第１の端子においてある
動作電圧が印加された時には前記第１及び第２の
回路手段の中間の相互接続点において第１のレベ
ルの第１の論理しきい値信号を発生し、前記第１
のレベルの第１の論理しきい値信号は前記動作電
圧の半分に実質的に等しい大きさを有し、かつ第
２の端子は接地基準電圧を受信する、前記第１及
び第２の回路手段と、 所定の大きさの電流を前記第２の回路手段に対
して供給する電流源手段であつて、前記第１の端
子が開放の時にはいつでも前記第１及び第２の回
路手段の中間の相互接続点において第２のレベル
の第２の論理しきい値信号を発生する電流源手段
と、 前記第１及び第２の回路手段の中間の相互接続
点に結合され利用手段に対して前記第１及び第２
の論理しきい値信号を供給する出力回路手段と、
及び、 前記第１の回路手段は前記第１の端子と前記相
互接続点との間に直列に接続された第１のダイオ
ードと、第２のダイオードと第１の抵抗とを含
み、前記相互接続点は前記出力回路手段へ結合さ
れていることを特徴とする論理選択回路に関する
ものであり、 更にまた、前記第２の回路手段は第３のダイオ
ードと第４のダイオードとを含み、前記第３及び
第４のダイオードは前記第２の端子と第２の抵抗
に対して直列に接合されており、前記第２の抵抗
は、前記直列に結合された第３及び第４のダイオ
ードと前記相互接続点との間に結合されており、
前記電流源手段は前記第３及び第４の直列に結合
されたダイオードに対して結合されていることを
特徴とする論理選択回路の構成を有するものであ
る。
本発明は、 多レベル論理しきい値信号を出力に供給する論
理選択回路であつて、 第１の端子と第１の回路ノードとの間に結合さ
れる第１のダイオード手段と、 接地基準電圧が供給される第２の端子と第２の
回路ノードとの間に結合される第２のダイオード
手段と、 前記第１及び第２の回路ノードの間に結合さ
れ、かつ当該論理選択回路の出力へ結合される回
路手段と、 前記第２の回路ノードに所定の電流を供給し、
当該論理選択回路の出力において第１のレベルの
第１の論理しきい値信号を発生する、前記第２の
回路ノードに結合された電流源とから構成され、 前記第１の端子が当該論理選択回路に供給され
る動作電圧源に接続されたときには当該論理選択
回路の出力において、第２のレベルの第２の論理
しきい値信号を発生することを特徴とする、 論理選択回路に関するものであり、 或いはまた、前記第１のダイオード手段は第１
及び第２の直列接続されたダイオードを備え、且
つ、 前記第２のダイオード手段は第３及び第４の直
列接続されたダイオードを備えた論理選択回路に
関するものであり、 或いはまた前記回路手段は、 第１の抵抗と、及び 前記第１の抵抗と直列接続された第２の抵抗と
を備え、前記第１及び第２の抵抗の相互接続点に
前記論理選択回路の出力が結合されていることを
特徴とする論理選択回路に関するものであり、 更にまた、利用手段に対して論理しきい値レベ
ル信号を供給するモノリシツクに集積化された論
理選択回路であつて、 第１の端子と第２の端子との間に直列に結合さ
れた第１及び第２の回路手段であつて、前記第１
及び第２の回路手段は実質的に同一の電圧／電流
伝達特性を具備し、前記第１の端子においてある
動作電圧が印加された時には前記第１及び第２の
回路手段の中間の相互接続点において第１のレベ
ルの第１の論理しきい値信号を発生し、前記第１
のレベルの第１の論理しきい値信号は前記動作電
圧の半分に実質的に等しい大きさを有し、かつ第
２の端子は接地基準電圧を受信する、前記第１及
び第２の回路手段と、 所定の大きさの電流を前記第２の回路手段に対
して供給する電流源手段であつて、前記第１の端
子が開放の時にはいつでも前記第１及び第２の回
路手段の中間の相互接続点において第２のレベル
の第２の論理しきい値信号を発生する電流源手段
と、 前記第１及び第２の回路手段の中間の相互接続
点に結合され利用手段に対して前記第１及び第２
の論理しきい値信号を供給する出力回路手段と、
及び、 前記第１の回路手段は前記第１の端子と前記相
互接続点との間に直列に接続された第１のダイオ
ードと、第２のダイオードと第１の抵抗とを含
み、前記相互接続点は前記出力回路手段へ結合さ
れていることを特徴とする論理選択回路に関する
ものであり、 更にまた、前記第２の回路手段は第３のダイオ
ードと第４のダイオードとを含み、前記第３及び
第４のダイオードは前記第２の端子と第２の抵抗
に対して直列に接合されており、前記第２の抵抗
は、前記直列に結合された第３及び第４のダイオ
ードと前記相互接続点との間に結合されており、
前記電流源手段は前記第３及び第４の直列に結合
されたダイオードに対して結合されていることを
特徴とする論理選択回路の構成を有するものであ
る。
本発明の一つの特徴は、当該論理選択回路が集
積化インタフエース回路のチツプ上に形成されて
このインタフエース回路に選択可能なしきい値レ
ベル機能を付与する点にある。当該論理選択回路
は第１、第２の端子に接続され、第２の端子は接
地基準電位に保たれよう。上記第１の端子をフロ
ート状態にすることによつてT2L論理しきい値レ
ベルが得られ、この第１の端子を電源に接続する
ことによつてCMOS論理しきい値レベルが得ら
れる。
積化インタフエース回路のチツプ上に形成されて
このインタフエース回路に選択可能なしきい値レ
ベル機能を付与する点にある。当該論理選択回路
は第１、第２の端子に接続され、第２の端子は接
地基準電位に保たれよう。上記第１の端子をフロ
ート状態にすることによつてT2L論理しきい値レ
ベルが得られ、この第１の端子を電源に接続する
ことによつてCMOS論理しきい値レベルが得ら
れる。
図面の説明
唯一の図面は、本発明の好適実施例の構成図で
ある。
ある。
実施例の説明
図面を参照すれば、モノリシツク回路形式での
製造に適した論理選択回路１０が破線内に示され
ている。この論理選択回路１０は、選択端子１６
と抵抗１８の一方のリードとの間に接続された第
１のダイオード対１２と１４をそなえている。抵
抗１８は抵抗２０に直列接続され、この抵抗２０
は第２のダイオード対２２と２４に直列接続され
ている。これらの抵抗１８と２０は、第１、第２
のダイオード対を接続する回路手段として機能す
る。ダイオード手段２４のカソードは、端子２６
に供給される接続基準電位に接続されるようにな
されている。定電流源２８が、電源供給コネクタ
３０を介して端子３２のVccに接続され、ダイオ
ード手段対２２と２４に定電流を供給する。当該
論理選択回路１０の出力は、しきい値論理レベル
を設定するために、抵抗１８と２０の接続部から
リードを介して利用手段３６に取り出される。こ
の利用手段がモトローラ社製のMC−3512DAC等
のデイジタル・アナログ変換回路（DAC）であ
るとすれば、このMC−3512DACを構成する集積
化チツプと同一のチツプ上にこの論理選択回路を
組み立て、上述したように、T2L及びCMOS論理
信号の双方によつてこのDACをドライブ出来る
ようにすることが可能である。
製造に適した論理選択回路１０が破線内に示され
ている。この論理選択回路１０は、選択端子１６
と抵抗１８の一方のリードとの間に接続された第
１のダイオード対１２と１４をそなえている。抵
抗１８は抵抗２０に直列接続され、この抵抗２０
は第２のダイオード対２２と２４に直列接続され
ている。これらの抵抗１８と２０は、第１、第２
のダイオード対を接続する回路手段として機能す
る。ダイオード手段２４のカソードは、端子２６
に供給される接続基準電位に接続されるようにな
されている。定電流源２８が、電源供給コネクタ
３０を介して端子３２のVccに接続され、ダイオ
ード手段対２２と２４に定電流を供給する。当該
論理選択回路１０の出力は、しきい値論理レベル
を設定するために、抵抗１８と２０の接続部から
リードを介して利用手段３６に取り出される。こ
の利用手段がモトローラ社製のMC−3512DAC等
のデイジタル・アナログ変換回路（DAC）であ
るとすれば、このMC−3512DACを構成する集積
化チツプと同一のチツプ上にこの論理選択回路を
組み立て、上述したように、T2L及びCMOS論理
信号の双方によつてこのDACをドライブ出来る
ようにすることが可能である。
動作を説明すれば、利用手段３６がT2L論理信
号でドライブされるものとすれば、周知のように
しきい値レベルは約1.4voltに設定されなければ
ならない。リード３４を介する出力側が十分にバ
ツフアされているものとすれば、選択入力端子１
６をフロートせしめることにより、…、ダイオー
ド手段２２と２４は、これらに最小電流、例えば
100μAの電流を供給する定電流源２８によつて導
通せしめられる。従つて、Vccの値（5voltから
15voltの範囲）いかんに拘わらず、約1.4voltの電
圧降下（ダイオード２２と２４の各々につき
0.7volt）がリード３４に現れる。従つて、利用
手段３６はT2L論理ドライブ信号によつて機能す
る。
号でドライブされるものとすれば、周知のように
しきい値レベルは約1.4voltに設定されなければ
ならない。リード３４を介する出力側が十分にバ
ツフアされているものとすれば、選択入力端子１
６をフロートせしめることにより、…、ダイオー
ド手段２２と２４は、これらに最小電流、例えば
100μAの電流を供給する定電流源２８によつて導
通せしめられる。従つて、Vccの値（5voltから
15voltの範囲）いかんに拘わらず、約1.4voltの電
圧降下（ダイオード２２と２４の各々につき
0.7volt）がリード３４に現れる。従つて、利用
手段３６はT2L論理ドライブ信号によつて機能す
る。
選択端子１６をVccに接続した場合、リード３
４を介して設定されるしきい値レベルがVcc／２
になり、利用手段３６はCMOS論理信号で機能
する。抵抗１８と２０を等しい値にすると共にダ
イオード手段１２，１４，２２及び２４の各々を
整合させ、また定電流源２８からの微小電流を無
視してダイオード対１２，１４及び抵抗１８で構
成される第１の部分並びにダイオード対２２，２
４及び抵抗２０で構成される第２の部分によつて
対称回路を構成することにより、電圧Vcc／２を
出現させることが出来る。
４を介して設定されるしきい値レベルがVcc／２
になり、利用手段３６はCMOS論理信号で機能
する。抵抗１８と２０を等しい値にすると共にダ
イオード手段１２，１４，２２及び２４の各々を
整合させ、また定電流源２８からの微小電流を無
視してダイオード対１２，１４及び抵抗１８で構
成される第１の部分並びにダイオード対２２，２
４及び抵抗２０で構成される第２の部分によつて
対称回路を構成することにより、電圧Vcc／２を
出現させることが出来る。
このように、インタフエース回路と組合せられ
てこのインタフエース回路の論理しきい値レベル
を設定し、このインタフエース回路を、T2Lや
CMOS等何種類かの論理ドライブ入力信号に適
合せしめる新規な論理選択回路が開示された。こ
の論理選択回路の選択端子を選択的にフロートに
したり接続したりする事によつて、T2L及び
CMOSの双方に対して論理しきい値レベルが設
定される。
てこのインタフエース回路の論理しきい値レベル
を設定し、このインタフエース回路を、T2Lや
CMOS等何種類かの論理ドライブ入力信号に適
合せしめる新規な論理選択回路が開示された。こ
の論理選択回路の選択端子を選択的にフロートに
したり接続したりする事によつて、T2L及び
CMOSの双方に対して論理しきい値レベルが設
定される。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US235397 | 1981-02-18 | ||
| US06/235,397 US4392067A (en) | 1981-02-18 | 1981-02-18 | Logic select circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58500100A JPS58500100A (ja) | 1983-01-13 |
| JPH0342733B2 true JPH0342733B2 (ja) | 1991-06-28 |
Family
ID=22885322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57500978A Granted JPS58500100A (ja) | 1981-02-18 | 1982-02-16 | 論理選択回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4392067A (ja) |
| EP (1) | EP0071644B1 (ja) |
| JP (1) | JPS58500100A (ja) |
| WO (1) | WO1982002988A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4472647A (en) * | 1982-08-20 | 1984-09-18 | Motorola, Inc. | Circuit for interfacing with both TTL and CMOS voltage levels |
| JP2751422B2 (ja) * | 1988-06-27 | 1998-05-18 | 日本電気株式会社 | 半導体装置 |
| US6605974B2 (en) * | 2001-07-31 | 2003-08-12 | Telefonaktiebolaget Lm Ericsson(Publ) | Level shifter with gain |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3974404A (en) * | 1973-02-15 | 1976-08-10 | Motorola, Inc. | Integrated circuit interface stage for high noise environment |
| US4309693A (en) * | 1974-09-12 | 1982-01-05 | Analog Devices, Incorporated | Solid state digital to analog converter |
| US4147940A (en) * | 1977-01-24 | 1979-04-03 | Westinghouse Electric Corp. | MOS Interface circuit |
| US4220876A (en) * | 1978-08-17 | 1980-09-02 | Motorola, Inc. | Bus terminating and decoupling circuit |
-
1981
- 1981-02-18 US US06/235,397 patent/US4392067A/en not_active Expired - Lifetime
-
1982
- 1982-02-16 JP JP57500978A patent/JPS58500100A/ja active Granted
- 1982-02-16 EP EP82900899A patent/EP0071644B1/en not_active Expired
- 1982-02-16 WO PCT/US1982/000184 patent/WO1982002988A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0071644B1 (en) | 1986-07-30 |
| EP0071644A1 (en) | 1983-02-16 |
| US4392067A (en) | 1983-07-05 |
| EP0071644A4 (en) | 1984-04-27 |
| WO1982002988A1 (en) | 1982-09-02 |
| JPS58500100A (ja) | 1983-01-13 |
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