JP2009531781A - メモリ利用計算システム及び同システムを用いる方法 - Google Patents

メモリ利用計算システム及び同システムを用いる方法 Download PDF

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Abstract

【課題】メモリ利用計算システム及び同システムを用いる方法を提供する。
【解決手段】高性能メモリ利用計算システムはメモリセルアレイにより構成される。各メモリセルは特定論理関数に基づく入力の選択合成に対応する論理データを記憶する。改良された性能のために、メモリセルアレイはサブブロックに分割され、サブブロックは直列に設けること又は並設することができる。メモリ利用計算システムの性能は繰り返しメモリセル行、列及び／又はサブアレイを除去することによって更に改良できる。
【選択図】 図１

Description

本ＰＣＴ特許出願はBipul Paul, et alにより「メモリ利用計算システム及び同システムを使用する方法」と名称付けられ、２００７年３月２２日付で出願された米国出願番号１１／６９０，１２５及びBipul Paul, et alにより「メモリ利用計算システム及び高性能及び／波多は高速動作」と名称付けられ、２００６年３月２３日付で出願された米国特許番号１１／２７７，２９９を優先権主張している。これら出願の各々の主題は参照することにより本明細書に組み込まれる。
次のセクションに開示される実施例の技術的分野は一般的に論理計算のためのシステム及び方法の技術に関し、特に、メモリセルを使用する論理計算のためのシステム及び方法の技術に関する。
最近の論理計算及び論理演算は基本素子が論理ゲートである論理回路によって行われる。構成のアプリケーションに関係しないあるアプリケーションにおいては、ＲＯＭ（読み取り専用メモリ）利用設計が採用されている。例えば、ＲＯＭ利用設計はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）アーチテクチャに採用されている。この場合、ＮＡＮＤ及びＮＯＲのような基本論理ゲートが実装されている。更に、同様な方法も対数及びシヌソイド関数のような一連の関数を制せ視するために使用されている。
次の米国特許、米国特許出願及び公開技術の各々の主題は参照することにより本明細書に組み込まれる。
U.S. Patent No. 6,359,466, entitled Circuitry to Provide Fast Carry; U.S. Patent No. 5,926,036, entitled Programmable Logic Array Circuits Comprising Look Up Table Implementations of Fast Carry Adders and Counters; U.S. Patent No. RE35.977, entitled Look Up Table Implementation of Fast Carry Arithmetic and Exclusive-Or Operations; U.S. Patent No. 5,570,039, entitled Programmable Function Unit as Parallel Multiplier Cell; U.S. Patent No. 5,481,486, entitled Look Up Table Implementation of Fast Carry Arithmetic and Exclusive-OR Operations; U.S. Patent No. 5,359,548, entitled Floating-Point Arithmetic System Having Multiple-Input Addition and Subtraction Means; U.S. Patent No. 5,274,581, entitled Look-up Table Implementation of Fast Carry for Adders and Counters; U.S. Patent No. 5,245,562, entitled Accumulating Arithmetic Memory Integrated Circuit; A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch, Shunichi Kaeriyame, et al., I.E.E.E. Journal of Solid-State Circuits, Vol. 40, No. 1, January, 2005; 10) Circuit Techniques for CMOS Low-Power High-Performance Multipliers, Issam Abu-Khater, et al., I.E.E.E., Jo[mu]rnal of Solid-State Circuits, Vol. 31, No. 10, October 1996; Look-Up Table-Based Pulse Shaping Filter Design, Myung-Soon Kim, et al., I.E.E.E., Electronics Letters, Vol. 36, No. 17, August 17, 2000; Design of a Radix-2-Hybrid Array Multiplier Using Carry Save Adder, M. Fonseca, et al., SBCCI, Proceedings of the 18th annual symposium on Integrated circuits and system design, Florianolpolis, Brazil, SESSION: Low power digital circuits design, Pages: 172 - 177, 2005, ISBN: 1-59593-174-0; A Novel Algorithm for Multi-Operand Logarithmic Number System Addition and Subtraction Using Polynomial Applications, I. Orginos, et al., I.E.E.E., in Proceedings of IEEE International Symposium on Circuits and Systems, (ISCAS’95), Vol. 3, pp. 1992-1995, Seattle, 1995.
しかしながら、これらＲＯＭ利用設計は主に、低論理深さ（論理回路において最大数の直列配列処理素子に関連する論理深さ）を持つ論理関数又は演算のような簡単な論理関数又は演算に使用される。ＦＰＧＡアーチテクチャ並びに他の装置でのそのようなＲＯＭ利用設計における低速演算及び高エネルギ消費の１つの主要な理由は再構成可能性を達成するこの方法を使用することにある。このため、主として基本ゲートは通常のＣＭＯＳゲートに比較して多くのトランジスタを必要とする超小型ＲＯＭ構造（通常、４〜１６ビット）を用いて実施される。更に、ＲＯＭ利用設計は一般的に通常の論理ゲートと比べて大きな領域となる。同様に、ＲＯＭ利用設計を用いる直列論理関数を実施する状況では、これは通常大きなＲＯＭサイズの使用を伴うこととなり、これが通常の論理ゲートでの設計に比べて（例えばメモリをアクセスする）大きな遅延、利用領域の増加及び電力の増加をもたらす。
故に、論理計算及び／又は論理演算のために既存のメモリ利用設計は高性能アプリケーションにかかわらない。高性能論理計算及び論理演算に対する改良の継続した要求がある。
本発明の実施例では、論理回路が開示されている。この論理回路はデータビットの収集がメモリセルをアドレス指定する複数の入力信号の合成に対応するようにそれぞれデータビットを記憶する読み取り専用メモリセルアレイにより構成され、各メモリセルは最大でも１つのトランジスタにより構成される。
本発明の他の実施例では、論理回路が開示されている。この論理回路はメモリセルのアレイにより構成され、各メモリセルはメモリセルアレイの出力がメモリセルをアクセスするためメモリセルに結合される複数の入力信号の集合の論理関数に対応するように“０”又は“１”のデジタルビットが記憶されるＮＭＯＳ又はＰＭＯＳトランジスタを有する。
更にもう一つの実施例では、論理装置が開示されている。この論理装置は各々がダイオードを有するメモリのアレイと、アレイの行のダイオードのカソードに接続される第１ワード線と、アレイの行のダイオードのアノードに接続される第２ワード線と、カソードが第１ワード線に接続されているダイオードのアノードに接続される第１セットのビット線と、アノードが第２ワード線に接続されているダイオードのカソードに接続される第２セットのビット線と、を具備し、第１ワード線及び第１セットのビット線に接続されるダイオードはデジタルビット“０”を記憶し、第２ワード線と第２セットのビット線に接続されるダイオードはメモリセルアレイの出力が前記メモリセルをアクセスするために使用される複数の入力信号の集合の論理関数に対応するようにデジタルビット“１”を記憶する。
また更にもう一つの実施例では、論理装置が開示されている。この論理装置は読み取り専用メモリセルのアレイにより構成され、各メモリセルはデータビットの集合がメモリセルをアクセスするために使用される複数の入力信号の合成に対応するようにデータビットを記憶し、メモリセルアレイは同じ行又は列を実質的に持たない。
メモリ利用計算システム及び論理演算及び計算を行い、高性能論理関数を実施するため同システムを使用する方法が開示されている。この開示の幾つかの実施例では、メモリセルは、メモリ装置がデジタル情報（例えば“０”及び“１”）を記憶できる限り、限定されないが、読み取り専用セル（この後ＲＯＭ）及びプログラム可能メモリ装置のような非ＲＯＭを含む広範囲のメモリセルで可能である。以下の考察では、ＲＯＭは読み取りだけが可能であるメモリ装置とされ、ＲＯＭに記憶されたコンテンツは変更できなく又はＲＯＭが組み立てられた後書き換えできないことに留意する。
この開示の幾つかの実施例では、メモリ利用計算システムのメモリセルアレイのメモリセルは論理ビット“０”及び“１”を記憶するためＮＭＯＳ，ＰＭＯＳ又はその組み合わせである。
この開示の幾つかの実施例は高性能論理回路に採用できる。幾つかの実施例では、好適実施形態が加算器，乗算器，高速フーリエ変換（ＦＦＴ）コンパイラ，有限インパルス応答（ＦＩＲフィルタ）などに採用できる。この開示では、高性能論理回路は、幾つかの実施形態では、２以上の論理演算を行う回路、幾つかの他の実施形態では、３以上の論理演算を行う回路、そして、幾つかの好適実施形態では、１０以上の論理演算を行う回路を含むことができる。更に、この開示では、高性能論理回路は、幾つかの実施形態では、２以上の論理深さを有する回路、及び、幾つかの他の実施形態では、３つ以上の論理深さを持つ回路、及び、幾つかの好適実施形態では、５つ以上の論理深さを有する回路、及び、幾つかの好適実施形態では、１０以上の論理深さを持つ回路を含むことができる。
高性能を達成するために、論理回路は小さなブロックに分割できる。各小さなブロックは入力合成に対応する出力が予め記憶されている読み取り専用メモリで実現でき、個々の小ブロックの各々への入力は個別の読み取り専用メモリをアクセスする個別のアドレスとして使用される。ブロックは緩慢な動作を抑制するために十分大きく、かつ大きな遅延及び電力要求を抑制するために十分小さく最適に寸法付けされる。
特定論理計算のためのメモリセルアレイのサイズは、要求されなくとも、アレイの重複メモリセル行及び／又は列を除去することによって縮小できる。行、列及びサブブロックのメモリセルの削除は個別に又はその任意の組み合わせで行える。当然として、アレイのメモリセルへのアクセス速度が改善でき、計算システムのメモリセルアレイの面積が縮小でき、次いで電力消費を低減する。
この開示の幾つかの実施例は加算器，乗算器，高速フーリエ変換（ＦＦＴ）コンパイラ，有限インパルス応答（ＦＩＲフィルタ）などの広範囲の論理回路に採用できる。
以下では、選択実施例はメモリセルがＲＯＭである特定の実施例で検討され、次の考察は実証目的のためであることは当業者には言うまでもなく、限定するものとして解釈されるべきでない。むしろ、この開示の範囲内での他の変更も適用できる。
図を参照すると、図１は典型的メモリ利用計算システムのブロック図である。この実施例では、メモリ利用計算システム１００はＲＯＭのようなメモリセルのアレイにより構成される。出力信号１０４が入力信号１０２の特定の関数となるように加算器、ＦＩＲ，ＡＬＵ及び他の論理関数のような特定の論理関数を実行するために、各メモリセルは特定の論理関数に基づく特定の合成入力信号１０２に対する結果を記憶する。動作時に、入力信号はメモリセルに対するアドレス指定信号として作用する。入力信号の特定の合成はこのアドレス指定されたメモリセルに記憶された情報（ビット）がシステム１００の出力ピンから出力されるようにアレイの特定のメモリセルをアドレス指定させる。そのような出力は論理関数に基づいて入力信号の特定の合成の結果に対応する。
図２は図１のメモリ利用計算システム（１００）の典型的メモリセルアレイを示している。簡略化及び実証目的のために、メモリセルアレイの各メモリセルは開放回路によって示されている。図２に示されるように、メモリセルアレイ１０６はＲＯＭのような任意のタイプのメモリセルでもよいメモリセル１０８のようなメモリセルにより構成される。メモリセルは各行のメモリセルがメモリセルをアドレス指定するためのワード線（例えば、ワード線１１０）に接続され、各列のメモリセルがメモリセルのコンテンツを読み取る（出力する）ためビット線（例えば、ビット線１１２）に接続されるようにアレイの行及び列に配列される。一般的に、アレイのワード線は適正なアドレス信号を生成できる行復号器１１４に接続され、ビットプレインはメモリセルからの読み出しによる適正な出力を生成する列復号器１１６に接続される。
上述したように、メモリセルのメモリは任意のタイプのメモリ装置で可能であり、例えば、図３に概略的に示すようなＮＭＯＳ及びＰＭＯＳトランジスタであってもよい。この実施例では、ワード線信号ＷＬを有するワード線はＮＭＯＳ（１２０）のゲートに接続され、ビット線ＢＬｗはＮＭＯＳトランジスタのソースに接続される。ワード線信号ＷＬに対して相補的であるワード線信号ＷＬＢを有するワード線はＰＭＯＳトランジスタ１１８のゲートに接続され、ビット線ＢＬｍはＰＭＯＳ１１８のソースに接続される。この構成によって、ＰＭＯＳトランジスタは論理ビット“１”を記憶するよう設計でき、これに対してＮＭＯＳトランジスタは論理ビット“０”を記憶するよう設計できる。アドレス指定ワード線の電圧レベル及びＮＭＯＳ及びＰＭＯＳトランジスタの対応する論理状態は概略的に図４に示されている。
図４を参照すると、ＰＭＯＳはこれに接続されるアドレス指定ワード線ＷＬＢが低い電圧を有するときアドレス指定される。アドレス指定されたＰＭＯＳはこれに接続されるビット線ＢＬｍに論理“１”を示す高い電圧を出力し、それによってビット線ＢＬｗは論理“１”を示す高い電圧を出力する。ＮＭＯＳはこれに接続されるアドレス指定ワード線ＷＬが高い電圧を有するときアドレス指定される。アドレス指定されたＮＭＯＳはこれに接続されるビット線ＢＬｎに論理“０”を示す低い電圧を出力し、それによってビット線ＢＬｗは論理“０”を表す低い電圧を出力する。ＷＬ及びＷＬＢは必然的に別々のアドレスを持たないことに留意する。ＲＯＷ（例えば、ＷＬ）はイネーブルであると、それはＷＬＢもイネーブルにする。その後、そのＲＯＷのＮＭＯＳトランジスタに接続されるビット線は‘０’に放電され、ＰＭＯＳに接続されるビット線は‘１’Ｐに充電される。
この開示の実施例として、メモリ利用計算システムのメモリセルアレイの各メモリセルはＰＭＯＳ１１８又はＮＭＯＳ１２０のいずれかである１つのトランジスタによって構成され、メモリセルアレイは論理“０”及び論理“１”をそれぞれ記憶するＮＭＯＳ及びＰＭＯＳの両方により構成される。典型的なそのようなメモリセルアレイ（１２２）は図５に概略的に示されている。
他の実施例では、メモリセルアレイのメモリセルは図示されていないＮＭＯＳ及びＰＭＯＳトランジスタの一方だけで構成される。他の実施例では、非シリコン及び／又は他の新生不揮発性メモリセルが高速及び低電力設計を可能にしながらコンパクト設計を提供するようにメモリとして使用できる。この状況において、ＭＢＣ技術がこれらの向上をメモリ技術に効率的に利用でき、その結果、超高性能設計となる。一例として、幾つかの具体的新生メモリは、非シリコン物質、無機物、有機物質、単一分子物質、カーボンナノチューブメモリ、硫酸銅、相変化装置、硫化カドミウム及び／又は他の新生メモリを含む。
上述したメモリ利用計算システムは多様な論理演算、計算及び／又は論理関数を達成するために実現できる。更に、この開示では、高性能論理計算は、幾つかの実施例では、２以上の論理深さを有する計算、幾つかの他の実施例では、３以上の論理深さを持つ計算、そして、幾つかの好適実施例では、５以上の論理深さを有する計算、そして、幾つかの実施例では、より大きい論理深さを持つ計算を含むことができる。論理計算、演算及びこの開示の実施例が実現できる論理アルゴリズムは、加算器、乗算器、高速フーリエ変換（ＦＦＴ）コンパイラ及び有限インパルス応答（ＦＩＲフィルタ）を含むが、これらに限定されない。
典型的な実施として、図６はメモリセルをアクセスすることによって入力信号の加算を達成できる２ビット全加算器の一部分を概略的に示している。図６を参照すると、２ビット加算器１２４は図３に示されるように各メモリセルがＮＭＯＳ又はＰＭＯＳトランジスタにより構成されるメモリセルアレイ１２６により構成される。この実施例では、Ａｉ及びＢｉはＩ番目ビットの入力変数Ａ及びＢである。各変数はｎビットを有する。Ａｉ＋１及びＢｉ＋１は（ｉ＋１）番目ビットの入力変数Ａ及びＢである。Ｃｉｎは加算器のための桁上げビットの信号であり、ＱｉｎＢはＣｉｎの相補信号である。Ｃｏｕｔは加算器から出力する桁上げビットの信号であり、ＣｏｕｔＢはＣｏｕｔの相補信号である。Ｓｉは入力信号Ａｉ，Ａｉ＋１，Ｂｉ及びＢｉ＋１の合計のｉ番目ビットであり、Ｓｉ＋１は入力信号Ａｉ，Ａｉ＋１，Ｂｉ及びＢｉ＋１の合計の（ｉ＋ｌ）番目ビットである。
図６の２ビット加算器の電気回路図の一部が図７に概略的に示されている。図示の部分は入力変数Ａｉ及びＢｉの合計のサムビットＳｉを生成するために設定される。図７を参照すると、２ビット加算器は図３を参照して考察したようにＮＭＯＳ及びＰＭＯＳにより構成されるメモリセルアレイ１２６を含む。Ａｉの入力信号を搬送するワード線はデジタルビット“１”を記憶している第１行のＰＭＯＳメモリセルのゲートに接続され、その補数ＡｉＢ（Ａｉに対する相補信号）はデジタルビット“０”を記憶しているＮＭＯＳメモリセルのゲートに接続される。同様に、第２行では、ＡｉがＮＭＯＳメモリセルのゲートに接続され、ＡｉＢはＰＭＯＳメモリのゲートに接続される。トランジスタ１３２及び１４０のソースは列２及び４のビット線にそれぞれ接続される。信号ＢｉＢをアドレス指定するとき、Ｂｉの相補信号はトランジスタ１３０及び１３８をアドレス指定するためトランジスタ１３０及び１３８のゲートに送られる。トランジスタ１３０及び１３８のソースは列１及び３のビット線にそれぞれ接続される。トランジスタ１３０及び１３２の出力はインバータ１３４に接続され、トランジスタ１３８及び１４０の出力はインバータ１４２に接続される。インバータ１３４の出力はトランジスタ１３６のソースに接続され、そのゲートは選択信号ＣｉｎＢ（桁上げビット信号Ｃｉｎの相補信号）に接続される。インバータ１４２の出力はトランジスタ１４４のソースに接続され、そのゲートが選択信号Ｃｉｎに接続されるトランジスタ１３６及び１４４の出力はインバータ１４６の入力に接続され、このインバータは入力変数Ａ及びＢの合計の最下位ビットＳＯを出力する。
図８は図６に示される２ビット全加算器の電気回路図の他の部分を概略的に示している。図示の部分は引力変数Ａ及びＢの合計のＳｉ＋１及び桁上げビットを生成するため設定されている。
図８を参照すると、メモリセルアレイは２ブロック、即ち、入力変数Ａ及びＢの合計の桁上げビットの桁上げブロック及び入力変数Ａ及びＢの（ｉ＋ｌ）番目の合計のサムブロックで構成される。簡略化及び実証のため、アレイの論理“０”を記憶するＮＭＯＳトランジスタが黒丸によって示され、アレイの論理“１”を記憶するＰＭＯＳトランジスタは白丸によって示される。入力変数Ａ及びＢの異なる値はメモリセルをアドレス指定するため異なるワード線にロードされる。特に、Ｒ００（Ａｉ＋１＝Ｂｉ＋１＝０を表す），Ｒ０１（Ａｉ＋１＝０及びＢｉ＋１＝１を表す），Ｒ１０（Ａｉ＋１＝１及びＢｉ＋１＝０を表す）及びＲ１１（Ａｉ＋１＝１及びＢｉ＋１＝１を表す）が第１、第２、第３及び第４行のメモリセルにそれぞれ接続される。Ｒ００，Ｒ０１，Ｒ１０及びＲ１１の相補信号も生成されることを留意する。Ｒ００，Ｒ０１，Ｒ１０及びＲ１１は“０”を記憶しているメモリのそれらの個々の列のＮＭＯＳトランジスタのゲートに接続され、Ｒ００，Ｒ０１，Ｒ１０及びＲ１１の相補信号は（図８には明確に示されていない）“１”を記憶しているメモリのそれらの個々の列のＰＭＯＳトランジスタのゲートに接続される。各ビット線はゲートが列選択信号００乃至１１の１つに接続されるパストランジスタに接続される。列信号は入力Ａｉ及びＢｉを有する列復号器を用いて得られる。００はＡｉ＝Ｂｉ＝０に対応し、０１がＡｉ＝０及びＢｉ＝１に対応し、１０はＡｉ＝１及びＢｉ＝０に対応し、及び１１はＡｉ＝ｌ及びＢｉ＝１に対応する。桁上げブロックの第１の４列のビット線に接続されるパストランジスタの出力はインバータ１４８の入力に合流される。インバータ１４８の出力はゲートが加算器に入力される相補桁上げビット信号ＣｉｎＢに接続されるトランジスタのソースに接続される。このトランジスタの出力は相補出力桁上げビットＣｏｕｔＢである。
桁上げブロックの次の４列のビット線に接続されるトランジスタの出力はインバータ１５０の入力に合流される。インバータ１５０の出力はゲートが加算器に入力される桁上げビット信号Ｃｉｎに接続されるトランジスタのソースに接続される。このトランジスタの出力及びインバータ１４８に接続されるトランジスタの出力は加算器の桁上げビットＣｏｕｔを出力するインバータ１５６に接続される。
サムブロックの第１の４列のビット線に接続されているトランジスタの出力はインバータ１５２の入力に接続される。インバータ１５２の出力はゲートが加算器に入力される相補桁上げビット信号ＣｉｎＢに接続されるトランジスタのソースに接続される。サムブロックの第２の４列のビット線に接続されるトランジスタの出力はインバータ１５４の入力に接続される。インバータ１５４の出力はゲートが加算器に入力される桁上げビット信号Ｃｉｎに接続されるトランジスタのソースに接続される。このトランジスタの出力及びインバータ１５２に接続されるトランジスタの出力はインバータ１５８に接続される。このインバータは入力変数Ａ及びＢの合計のサムビットＳｉ＋１を出力する。
典型的復号器が図９に概略的に示されている。図９を参照すると、行復号器１２８は論理ＮＯＲ（not OR）ゲート１６０，１６２，１６４及び１６６により構成される。入力変数Ａ及びＢのｉ番目のビットを表す信号Ａｉ及びＢｉはＮＯＲゲート１６０の入力に接続される。入力変数Ｂのｉ番目ビットの相補信号を表す信号Ａｉ及びＢｉＢはＮＯＲゲート１６２の入力に接続される。入力変数Ａのｉ番目ビットの相補信号を表す信号Ｂｉ及びＡｉＢはＮＯＲゲート１６４の入力に接続される。入力変数Ａのｉ番目ビットの相補信号を表す信号Ａｉ及びＡｉＢはＮＯＲゲート１６６の入力に接続される。ＮＯＲゲートの出力は００，０１，１０及び１１として列選択にそれぞれ使用される。Ａｉ＋１及びＢｉ＋１が入力として使用されるとき、同じ復号器はＲ００，Ｒ０１，Ｒ１０及びＲｌ１を生成するために使用できる。
複素論理計算において性能を改善するために、メモリセルアレイによって達成される所望の関数は図１０に概略的に示されるように、多くの小さな関数サブブロックに分割できる。図１０を参照すると、メモリ利用計算システム１７０は２以上、３以上、５以上及び１０以上のように１より大きい論理深さを持つことができる特定の論理関数を達成するために設計される。システム１７０は複数の関数サブブロック、即ち、サブブロック０１７２、サブブロックＩ １７４乃至サブブロックＭ １７６を含む、Ｍは２以上、３以上、５以上及び１０以上の整数である。各関数サブブロックは上述したようなメモリセルアレイ、特に、各関数ブロックが特定の演算、計算又はアルゴリズムを実行できるようにＮＭＯＳ及びＰＭＯＳトランジスタにより構成されるメモリセルのアレイにより構成される。各メモリブロックのサイズは所望の結果が達成されることを確実にするために選択できる。このとき、そのような選択は好ましくはａ）ブロックサイズが小さければ、遅い動作が例えば通常論理によるよりも受ける可能性があること及びｂ）ブロックサイズが大きければ、非常に大きなメモリ資源が必要とされ、その結果大きな遅延と電力消費が生じることを考慮する。
実施例として、図１０に示すようなメモリ利用計算システムは図１１に示されるように、ｎビット桁上げ選択加算器（ＣＡＳ）を達成するために実施できる。図１１を参照すると、メモリ利用ＣＡＳ１７８はメモリセルアレイ１８０を備えている。各メモリセルは各々がｎビットを有する入力変数Ａ及びＢの組み合わせの論理値を記憶する。組み合わせ入力信号は桁上げビットＣｏｕｔだけでなくサムビットＳ０乃至Ｓｎを得るように適切なメモリセルをアドレス指定する。図１１のｎビット桁上げ選択加算器を実現するために使用されるサブブロックの典型的論理回路が図１２に概略的に示されている。
図１２を参照すると、（ｍ−ｌ）番目ブロック，ｍ番目ブロック及び（ｍ＋ｌ）番目ブロックのような関数ブロックが各サブブロックを有し、各サブブロックは２ビットＡ及びＢ（例えばＡｉ＋１，Ｂｉ＋１；及びＡｉ，Ｂｉ）を合計できる。変数Ａ及びＢのビットは図に示すように、関数サブブロックにそれぞれ入力される。例えば、各入力変数Ａ及びＢが３２ビットを有すると仮定すると、１６個のサブブロック（例えば、ｍが０乃至１５）が３２ビット桁上げ加算機能を達成するために使用できる。ｍが４（第５サブブロック）であると仮定すると、そのとき、ｎ番目のサブブロックはＡ９（変数Ａの９番目のビット），Ａ１０（変数Ａの１０番目のビット），Ｂ９（変数Ｂの９番目のビット）及びＢ１０（変数Ｂの１０番目のビット）を合計する。ブロックから得られた桁上げビットは入力桁上げビットＣｉｎとして次のブロックに転送される。例えば、（ｍ−１）番目のブロックから得られた桁上げビットはｍ番目のブロックに送られ、ｍ番目のブロックから得られた桁上げビットは（ｍ＋１）番目のブロックに送られる。各ブロックは入力変数Ａ及びＢの合計の２ビット値を出力する。例えば、（ｍ−１）番目のブロックがＳｍ−１（０）及びＳｍ−１（１）を出力し、ｍ番目のブロックはＳｍ（０）及びＳｍ（１）を出力し、（ｍ＋１）番目のブロックはＳｍ＋１（０）及びＳｍ＋１（ｌ）を出力する。図１３ａ及び図１３ｂは各関数モジュールから出力される信号に関する動作をよりよく示している。上記図面において、内部に×印を有する白丸のシンボルは乗算器を示す。例えば、図１３の乗算器は３つの入力１８３，１８５ａ及び１８５ｂ及び出力Ｓ０に接続される。入力１８３はＣｉｎに接続される選択信号であり、他の２つの入力１８５ａ及び１８５ｂは列選択器に接続される。特に、入力１８５ａは図７のインバータ１３４に接続され、これに対して入力１８５ｂは図７のインバータ１４２に接続される。
他の実施例として、メモリ利用計算を採用する（通常桁上げ保存加算器として知られている）３つ以上の変数を加算できるＲＯＭ全加算器は図１４及び１５に概略的に示される。図１５を参照すると、ＲＯＭ全加算器１８６は各々がｗビットを有する入力変数ｘ、ｙ及びｚに対してｗビットサムｓ及びｗ＋１ビット桁上げｃを出力する。ＲＯＭ全加算器（１８６）はｍ個の入力変数を計算できる計算システムにおいて実施できる。ｍはｎビットを有する各入力変数に関して３より大きい整数、例えば５以上、１０以上、１５以上又は２０以上である。そのような計算システムの典型的アーチテクチャが図１５に概略的に示されている。
図１５を参照すると、システムはＲＯＭ桁上げ選択器加算器１９３だけでなく複数のサブ加算器ブロック１８８，１９０及び１９２を含む。各サブブロックは各々がｎビットを有する３つの入力変数を合計できる。最後のサブブロックの出力は１９２からの最終合計及び桁上げ出力を合計するＲＯＭ桁上げ選択器１９３に接続される。桁上げ選択加算器（１９３）はここでは詳細に説明しないが、図１１を参照して上述したものと同じにできる。
更に他の実施例として、図１６は１６ｘ１６乗算器の場合の論理回路の実現を概略的に示している。この実施例では、１６個の４ｘ４乗算器がＭＢＣ技術を直接用いて実現されている。このとき、出力は上記で提案したアーチテクチャを用いて実現される長さ２８，等級５の桁上げ保存加算器（Carry Save Adder）を用いて加算される。この方法では、ほぼ３Ｘの性能改善が達成できる。再度、これはＭＢＣを用いる乗算器を実現する１つの具体的で限定されない実施例に過ぎない。他の実施例では、メモリブロックサイズ及び加算器の組み合わせは更に、例えば性能を改善し、電力低減し及び／又は領域低減するために最適化できる。
上述したようにメモリ利用計算の実現において、計算システムのメモリセルアレイは繰り返し行及び／又は列を示すことができ、この実施例は図８において予め提供された、図１７に示されるような２ビット加算器で示されている。図１７を参照すると、第２行（Ｒ０１）及び第３行（Ｒ１０）は同じメモリセル構成を有する、即ち、論理“１”及び論理“０”を記憶するメモリセルの位置が同じパターンに従っていることを意味する。同様に、桁上げブロックの列１，２，３及び５は同じメモリセルパターンを有し、桁上げブロックの列６，７及び８は同じパターンを有する。サムブロックには、列９，１０，１１及び１３は同じパターンを有し、列１２，１４，１５及び１６は同じパターンを有する。情報記憶の観点で、繰り返し列（行）の各グループはメモリセルアレイに記憶された情報を失わないで１つの列によって表すことができるが、メモリセルアレイのサイズを著しく低減する。更に、メモリセルの合計数を低減することによって残りのメモリセルのアクセス時間を大きく低減できる。
繰り返しメモリセルを取り除くことによって図１７のメモリセルアレイから得られるメモリセルアレイは図１８に概略的に示されている。桁上げブロック及びサムブロックの各々はメモリセルパターンを繰り返さないで実質的に２列と３行により構成されることが図１８において知ることができる。図１８の縮小メモリセルアレイは図１７のメモリセルアレイと同じ論理情報量を記憶する。特に、図１７の６４ビットメモリセルアレイは１２ビットのメモリセルアレイに縮小される、即ち５倍を超える低減となる。代わりの特徴として、行又は列のメモリセルが同じ論理データを記憶していれば、そのような同一の行又は列が単一の論理ビットに置き換えること又は表すことができる。図１９は図１８のメモリセルアレイに使用する列復号器の論理図を概略的に示す。
図１９を参照すると、入力変数Ａｉ及びＢｉは図６に示される２ビット加算器ブロックに対応する。Ａｉ及びＢｉはＮＡＮＤ及びＮＯＲゲートに入力される。ＮＡＮＤゲートは入力変数が０，０；０，１又は１，０のとき、Ｃｏ＝１を出力する。入力変数が１及び１のとき、ＮＡＮＤゲートの出力もＣ１を得るようにインバータ２００に入力される。入力変数が０，０のとき、ＮＯＲゲートはＣ２＝１を出力する。入力変数が０，１；１，０又は１，１であるときＣ１を得るようにＮＯＲゲートの出力もインバータ２０２に入力される。Ｃ０及びＣ１はＣｉｎ＝０ときに選択される列に対応し、Ｃ２及びＣ３はＣｉｎ＝１のとき選択される列に対応する（図１７参照）。
この技術を用いる４ビット加算器の実現例が図２０−２９ｃに示されている。これは一般の桁上げ選択加算器設計に比べて−４０％だけ性能を向上しながら−２３％だけメモリ領域を減少することができる。
図２０を参照すると、この実施例での、４ビットＭＢＣ加算器２０４はメモリアレイ１及びメモリアレイ２を備えている。メモリセル１は入力変数Ａ及びＢの合計の最下位ビットＳｏを得るために使用できる。メモリアレイ２は桁上げビットＣoutだけでなく入力変数Ａ及びＢの合計の残りのビットＳ1-3を得るために使用することができ、それは相補信号ＣoutＢである。図２０のメモリブロック１の典型的アーチテクチャが図２１に概略的に示されている。
図２１を参照すると、メモリセルはワード線Ａ０及びＡ０Ｂに接続され、故にそれによりアドレス指定される。メモリセルもこれらメモリセルに記憶された論理ビットが読み取りできるビット線に接続される。図に示されるように、信号Ａ0Ｂ及びＡ0はメモリセルのトランジスタ（ＮＭＯＳ及びＰＭＯＳ）のゲートに送られる。ビット線は送信ゲート２１０及び２１２に接続される。トランジスタ２１０及び２１２のゲートはＢ0Ｂ及びＢ0にそれぞれ接続される。トランジスタアッセンブリ２１０及び２１２の出力はトランジスタアッセンブリ２１８の入力に送られる。ビット線もトランジスタアッセンブリ２１４及び２１６に接続され、トランジスタ２１４及び２１６のゲートはＢ0Ｂ及びＢ0の信号にそれぞれ接続される。トランジスタアッセンブリ２１４及び２１６の出力はトランジスタアッセンブリ２３０の入力に送られる。トランジスタアッセンブリ２１８及び２３０の出力は最下位サムビットＳ０を出力するために共に合成される。
図２２は図２０にＲＯＭアレイ２のための行復号器の典型的アーチテクチャを概略的に示されている。この特定の実施例では、入力信号はＡ3（変数Ａの第3ビット）、Ａ3Ｂ（Ａ3の相補信号）、Ｂ3（変数Ｂの第3ビット）、Ｂ3Ｂ（Ｂ3の相補信号）、Ａ2（変数Ａの第2ビット）、Ａ2Ｂ、Ｂ2（変数Ｂの第2ビット）及びＢ2Ｂを含み、出力信号はＲc0（桁上げ信号の第0ビット）、Ｒc1（桁上げ信号の第1ビット）、Ｒc1Ｂ（Ｒc1の相補信号）、Ｒc2Ｂ（Ｒc2の相補信号）、Ｒs0（サムＳの第0ビット）、Ｒs1（サムＳの第1ビット）、Ｒs1Ｂ（Ｒs1の相補信号）、Ｒs3Ｂ（Ｒs3の相補信号）及びＲ01-10（入力信号）を含む。
図２０のＲＯＭアレイ２の典型的列復号器が図２３に概略的に示されている。この実施例の入力信号はＡ1（変数Ａの第1ビット）、Ａ1Ｂ（Ａ1の相補信号）、Ｂ1（変数Ｂの第0ビット）、Ｂ1Ｂ（Ｂ1の相補信号）、Ａ0（変数Ａの第0ビット）、Ａ0Ｂ、Ｂ0（変数Ｂの第0ビット）及びＢ0Ｂを含む。出力信号はＣ1（列選択信号）、Ｃ1Ｂ（Ｃ1の相補信号）、Ｃ0（列選択信号）、Ｃ0Ｂ（Ｃ0の相補信号）を含む。入力信号Ａ1，Ａ0，Ｂ1及びＢ0並びにＡ1Ｂ，Ａ0Ｂ，Ｂ1Ｂ及びＢ0Ｂに対する出力信号Ｃ0，Ｃ0Ｂ，Ｃ1及びＣ1Ｂを生成する列復号器の論理図が図２４ａ及び２４ｂに概略的に示されている。
図２０の加算器のメモリブロック２の加算器の桁上げビットを取得するための桁上げブロックが図２５に概略的に示されている。桁上げブロックのメモリセルアレイは上述したように繰り返しメモリセル行及び列を除去した後であることを留意する。Ｒc0，Ｒc1，Ｒc1Ｂ，Ｒc2Ｂ，Ｃ０，Ｃ０Ｂ，Ｃ１，Ｃ１Ｂ，Ｃｉｎ及びＣｉｎＢを含む入力信号に関して、桁上げブロックは桁上げ信号Ｃｏｕｔ及びＣｏｕｔＢを出力できる。
図２０の加算器のメモリブロック２の加算器のサムブロックの一部がサムブロックの第3ビットを取得するために図２６に概略的に示されている。図示のメモリブトックのメモリセルアレイは上述したように繰り返しメモリセル行及び列を除去した後であることを留意する。Ｒｓ０，Ｒｓ１，Ｒｓ１Ｂ，Ｒｃ１Ｂ，Ｒｃ１，Ｒｓ３Ｂ，Ｃ０，Ｃ０Ｂ，Ｃ１，Ｃ１Ｂ，Ｃｉｎ，及びＣｉｎＢを含む入力信号に関して、図示のメモリブロックは入力信号Ａ及びＢの合計の第3ビットＳ３を出力できる。
図２０の加算器のメモリブロック２の加算器のサムブロックの一部がサムブロックの第2ビットを得るために図２７に概略的に示されている。図示のメモリブトックのメモリセルアレイは上述したように繰り返しメモリセル行及び列を除去した後であることを留意する。Ｒ００−１１，Ｒ０１−１０，Ｃ０，Ｃ０Ｂ，Ｃ１，Ｃ１Ｂ，Ｃｉｎ，及びＣｉｎＢを含む入力信号に関して、図示のメモリブロックは入力信号Ａ及びＢの合計の第２ビットＳ２を出力できる。
図２０の加算器のメモリブロック２の加算器のサムブロックの一部がサムブロックの第１ビットを得るために図２８に概略的に示されている。Ｃ０Ｂ，Ｃ１Ｂ，Ｃｉｎ，及びＣｉｎＢを含む入力信号に関して、図示のメモリブロックは入力信号Ａ及びＢの合計の第１ビットＳ１を出力できる。
上述したように、桁上げ及びサムメモリブロックは繰り返しメモリセルを取り除くことによってメモリセルアレイから得られる。ＲＯＭ利用４×４乗算器の第5出力ビットの繰り返しメモリセルを取り除く典型的実施例が２９ａ乃至２９ｃに示されている。
図２９ａを参照すると、４×４乗算器の第5出力ビットのためのＲＯＭが示されている。メモリセルアレイは同一の行及び列を取り除くことによって簡略化できる。縮小メモリセルアレイが図２９ｂに示されている。メモリセルアレイはメモリブロックを幾つかのサブブロックに分割することによって更に縮小できる。このとき、各サブブロックは上記の同一行／列除去方法に従って最適化できる。最後に、同一サブブロックも図２９ｂに示されるように削除できる。図２９ｃは繰り返し列及び／又はメモリブロックを更に取り除くことによって図２９ｂに示されるメモリセルアレイから得たメモリセルアレイを示している。上記実施例から、２５６ビットメモリ（オリジナル、任意のメモリ最適化以前）が８ビットだけ縮小されることが分る。それは上記技術を繰り返すことによって更に減少できる。
次に、メモリ利用計算システムの選択された実施例の性能がグラフで示されている。図３０を参照すると、典型的メモリ利用計算システムの遅延が論理回路対応部分と比較されている、図３０で知ることができるように、ＲＯＭ利用設計の遅延は論理深さ１でかなり長いが、論理深さ４でかなり短い。
１６ビット桁上げ選択加算器の場合の最適か結果の具体的で限定されない実施例が図３１に示されている。この実証では、一般的（即ち、図３１に論理として示された）及びＭＢＣ（即ち、図３１にＲＯＭとして示された)実施がバークレイ予測技術モデル（Berkeley Predictive Technology Model（ＢＴＰＭ））４５ｎｍ技術を用いて行われた。具体的で限定されない実施例ＲＯＭセルはＭＢＣ実施に使用された。図３１に示すように、前述の説明に従って、ＲＯＭ使用設計の最小ブロック（例えば、図３１の１ブロック）も最大ブロック（例えば、４）も最大性能を発揮しない。しかしながら、実施例では、最適ブロック数は最大又は最大性能の近くを達成するように選択できる。図３１を参照して、この具体的実施例において、ブロックサイズを最適化することによって、ＭＢＣ実施が一般的論理回路より約２．５Ｘ速くできる。
図３２は上述した１６ビット桁上げ選択加算器の具体的で限定されない典型的なケースに関する追加の態様を示している。これに関連して、図３２は上記ＣＡＳの異なるブロック構成までの（正規化された）省エネルギを示している。これに関連して、正規化結果は結果がそれらの相補型ＭＯＳ（ＣＭＯＳ）対応物に正規化されることを意味する。図３２を参照して、エネルギの改善が切換え数に大きく起因している。
図３３は異なる加算器長の追加の分析結果を示しており、実証する同様な実施が達成できる。この関連で、図３４は加算器長に関して（再び正規化された）遅延及びエネルギの改善を立証している。
上記考察は実証目的であり、限定として解釈されるべきでないことに留意する。開示の精神から逸脱しない他の変形も適用可能である。例えば、図２に示されるようなメモリセルアレイのメモリセルは図３４に概略的に示されるようにデジタルビット“０”及び“１”を記憶するためのダイオードであってもよい。
図３４を参照すると、ダイオード３１０はダイオードをアクセスするための相補ワード線信号ＷＬＢに接続されるアノードとダイオードの内容を読み取るためのビット線信号ＢＬｎに接続されるカソードを有する。そのような構成はメモリノード又はデジタルビット“１”を記憶するよう設計できるメモリセルに帰する。ダイオードのカソード及びアノードをビット線及びワード線信号への接続を取り換えることによって、デジタルビット“０”を記憶するためのメモリセルが図３４の右枠に示すように、達成できる。特に、ダイオード３１２はダイオードをアクセスするためのワード線信号ＷＬに接続されるカソードとダイオードの内容を読み取るためのビットプレイン信号ＢＬに接続されるアノードを有する。駆動信号（ＷＬ及びＷＬＢ）に応答するダイオード（３１０及び３１２）の電圧信号は図３５に概略的に示される。
図３５を参照すると、ダイオード３１０のカソードはワード線信号ＷＬが高い（相補ワード線ＷＬＢが低い）とき、高電圧を生成し、その結果、ダイオード３１０のカソードに接続されるビット線ＢＬｎの電圧信号をデジタルビット“１”に対応する高電圧にする。ダイオード３１２のアノードはワード線信号ＷＬが高い（相補ワード線信号ＷＬＢが低い）とき（“０”を表す）低電圧を生成し、その結果ダイオード３１２のアノードに接続されるビット線ＢＬｍの電圧信号をデジタルビット“０”に対応する低電圧にする。
ワード線信号及び相補ワード線信号を図３５に示されるダイオードにより構成されるメモリセルアレイに与える典型的方法が図３６に概略的に示されている。
図３６を参照すると、メモリセルアレイ３１４の各メモリセル（例えば、メモリセル３２４）はダイオードにより構成される。“１”を記憶するメモリセルはアノードが相補ワード線信号に接続され、カソードがビット線信号に接続されるダイオードを有する。これに対して“０”を記憶するメモリセルはアノードがビット線信号に接続され、カソードがワード線信号に接続されるダイオードを有する。ワード線信号ＷＬ及びそれらの相補ワード線信号ＷＬＢは行復号器によって生成され、次に行が図に示すようにアクセストランジスタＮＭＯＳ（３１６，３１８）又はＰＭＯＳトランジスタ（３２０，３２２）を介してアクセスされる。特に、ｉ番目の行に“０”を記憶する全てのダイオードはＮＭＯＳトランジスタ３１６のドレインに接続されるカソードを有し、“１”をｉ番目の行に記憶する全てのダイオードはＰＭＯＳトランジスタ３２０のドレインに接続されるアンドー度を有する。同様に、（ｉ＋１）番目の行に“０”を記憶する全てのダイオードはＮＭＯＳトランジスタ３１８のドレインに接続されるカソードを有し、“１”を（ｉ＋１）番目の行に記憶する全てのダイオードはＰＭＯＳトランジスタ３２２のドレインに接続されるアンドー度を有する。特定の行が選択されると、“０”を記憶するビット線はＮＭＯＳアクセストランジスタを介して放電され、“１”を記憶するビット線はＰＭＯＳアクセストランジスタを介して充電される。図３６に示すように、１つのＮＭＯＳトランジスタ及び１つのＰＭＯＳトランジスタだけが行単位で使用されるが、それらは実際のメモリサイズ及びアクセス時間要求に基づいて分布できる。他の実施例では、各ビット線は図３７に概略的に示されるように駆動可能性を改善するためのインバータに接続できる。
図３７を参照すると、インバータ３２６，３２８，３３０及び３３２はメモリセルアレイ３１４のビット線に接続される。これら駆動インバータは更に列復号器回路及び負荷に基づいて再配置できる。例えば、インバータは特定の設計要求に依存して列選択通過／送信ゲートの前又は後に使用できる。
図３８乃至４１ｃは上述したようにダイオード利用メモリセルに使用できる典型的なダイオード構造を概略的に示している。特に、図３８ａは従来のＰＮ接合を概略的に示しており、図３８ｂは従来のショットキー（金属−半導体）接合（ＭＪ接合、Ｍは金属を表す）を示している。ＭＯＳＦＥＴ系ダイオードは図３８ｃに概略的に示す。図３９ａは従来のＰ＋Ｎ接合を概略的に示す。Ｐ＋は高濃度Ｐ領域を表す。図３９ｂは従来のショットキー（金属−半導体）接合（ＭＮ＋接合、Ｎ＋は高濃度Ｎ領域を表す）を示す。等化ＭＯＳＦＥＴ系イオードは図３９ｃに概略的に示される。図４０ａは従来のＰＮ＋接合を概略的に示し、図４０ｂは従来のショットキー（金属−半導体）接合（ＭＰ接合）を示す。等化ＭＯＳＦＥＴ系ダイオードが図４０ｃに概略的に示される。図４１ａは従来のＰ＋Ｎ＋接合を概略的に示し、図４１ｂは従来のショットキー（金属−半導体）接合（ＭＰ＋接合）を示す。等化ＭＯＳＦＥＴ系ダイオードが図４１ｃに概略的に示される。
図３８ａ乃至４１ｃを参照して上記に説明したダイオードに加えて、他のダイオードも適用できる。その実施例が図４２及び４３に概略的に示される。この実施例では、ナノワイヤダイオード３３４は充分な電荷キャリア（例えば、電子又は正孔）を持つドープ領域、例えばＰ，Ｐ＋，Ｎ及びＮ＋領域で構成される。ドープ領域はオーム接触３４０を介して半導体ナノワイヤ３４２の一端に接続される。半導体ナノワイヤはＰ型又はＮ型ででき、又はその同等物、例えばＰ＋，型及びＮ＋型半導体ナノワイヤでできる。半導体ナノワイヤの他端はショットキー接触３４４を介して金属領域（３３８）に接続される。シリコン及びゲルマニュームのような多くの異なる物質が半導体ナノワイヤと金属（３３８）との間にショットキー接触を展開するため種々の物質に使用できる。他の可能な実施例では、半導体ナノワイヤ（３４２）はカーボンナノチューブのような他の適当な物質によって置き換えることができる。その一例がSCIENCE, Vol. 292, pp. 706-709, 2001に説明されている。その主題は参照によって全体として本明細書に援用される。例えば、ショットキー接触は高濃度にドープされたカーボンナノチューブの片側を作ることによって実現できる。
図４３は図２に示されるようなメモリセルアレイのメモリセルに使用できる典型的カーボンナノチューブ系ダイオードを概略的に示す。図４３を参照すると、カーボンナノチューブ系ダイオード３４６は金属特性（例えば、十分な電子）を示す第１金属領域３４８により構成される。第１金属領域（３４８）はオーム接触３５２を介して金属カーボンナノチューブ（ＣＮＴ）３５８に接続される。金属カーボンナノチューブ（３５８）はＰ又はＮ型若しくは半導体カーボンナノチューブの他の型でできる半導体カーボンナノチューブ３５４の一端に接続される。半導体カーボンナノチューブ（３５４）の他端はショットキー接触３５６を介して金属領域３５０に接続される。カーボンナノチューブのショットキー接触（３５６）は多重壁金属ナノチューブを用い、最内部半導体ナノチューブだけを維持しながら片側から外側層を取り除くことによって実現できる。
新規で有用なメモリ利用計算システム及びこれを用いる方法は説明されたことは当業者には言うまでもない。しかしながら、多くの可能な実施形態を鑑みて、図面に関して説明した実施形態は具体化するだけを意図しており請求項に記載されたものの範囲を限定するようにとるべきでない。当業者は具体化された実施形態が配列及び詳細において変形できることを認識するであろう。故に、ここに記載された装置及び方法は請求項の範囲及びその等価内にあるとして全てのそのような実施形態を意図している。
メモリ利用計算システムのブロック図である。 図１のメモリ利用計算システムのメモリセルアレイを概略的に示す。 図２に示されるメモリセルアレイにビット“０”及びビット“１”をそれぞれ記憶するためのｎチャンネル及びｐチャンネルＭＯＳトランジスタ（メタルオキサイド半導体電界効果トランジスタ）を概略的に示す。 異なるデジタル駆動電圧に応答して図４にＮＭＯＳ及びＰＭＯＳトランジスタの電圧レベルを概略的に示す。 図３のＮＭＯＳ及びＰＭＯＳトランジスタで構成されるメモリセルアレイの図を概略的に示す。 図３に示されるメモリセルに基づく模範的な２ビット全加算器を示す図である。 サムビットＳｒを生成するための図６の２ビット加算器の一部を概略的に示す。 サムビットＳｉ＋１及び２ビット全加算器の桁上げビットＣｏｕｔを生成するための図６の２ビット全加算器の他の一部を概略的に示す。 図８に示される２ビット全加算器に使用する模範的な復号器を概略的に示す。 １より大きい論理深さを持つ論理関数を行うため分割サブモジュールを持つメモリ利用計算システムを示す図である。 模範的なメモリ利用ｎビット全加算器を示すブロック図である。 図１１のｎビット全加算器の一連のメモリブロックの論理ブロック図を示す。 図１２のメモリブロックの部分の展開図である。 ３入力を加算できる模範的なメモリ利用全加算器の論理図である。 ｍ入力を加算できる模範的なメモリ利用加算器の論理図である。 模範的なメモリ利用１６×１６乗算器の論理図である。 メモリ利用２ビット加算器の模範的なメモリアーチテクチャを示す図である。 冗長メモリ行及び列を取り除いた図１７のメモリアーチテクチャから得られるメモリアーチテクチャを示す図である。 図１８のメモリセルアレイに使用される列復号器の論理図である。 メモリ利用４ビット加算器の模範的なメモリアーチテクチャを示す図である。 図２０の４ビット加算器のメモリブロック１の模範的なメモリ構造を示す。 図２０に示されるＲＯＭアレイ２に使用される４ビット加算器の模範的な行復号器を示す。 図２０に示されるＲＯＭアレイ２に使用される４ビット加算器の模範的な列復号器を示す。 図２３の列復号器の入力の一部分の復号動作を示す図である。 図２０の４ビット加算器のメモリブロック２の桁上げブロックの模範的なメモリ構造を示す。 図２０の４ビット加算器のメモリブロック２の最上位ビットＳ３を得るためのサムブロックの模範的なメモリ構造を示す。 図２０の４ビット加算器のメモリブロック２のサムビットＳ２を得るためのサムブロックの模範的なメモリ構造を示す。 図２０の４ビット加算器のメモリブロック２の最下位ビットＳ１を得るためのサムブロックの模範的なメモリ構造を示す。 メモリセルアレイをサブブロックに変換し、それから冗長行及び列を除去する方法を概略的に示す。この実施例はＲＯＭ利用装置の４ｘ４乗算器の５番目の出力ビットに必要なメモリアレイに対して挙げられている。 一般的（論理）アプリケーションとこの開示の幾つかの実施例に従った新（ＲＯＭ）アプリケーションとの間で遅延対論理深さを比較するグラフ図である。 １６ビット桁上げ選択加算器（Ｃａｒｒｙ Ｓｅｌｅｃｔ Ａｄｄｅｒ）の場合の最適化結果の図示の限定されない実施例を示す。 上記桁上げ選択加算器の異なるブロック構成に（正規化された）エネルギ節約を示すグラフ表である。 加算長に関して（正規化された）遅延及びエネルギの改善を示すグラフ表である。 図２のメモリセルアレイに使用できるダイオードセルを概略的に示す。 異なる駆動信号に応答して図３６のダイオードセルの電圧信号を概略的に示す。 図３５に示すダイオードセルで構成される模範的メモリセルアレイを概略的に示す。 図３５に示すダイオードセルで構成される他の模範的メモリセルアレイを概略的に示す。 図２に示すメモリセルに使用できる典型的ダイオードを概略的に示す。 図２に示すメモリセルに使用できる典型的ダイオードを概略的に示す。 図２に示すメモリセルに使用できる典型的ダイオードを概略的に示す。 図２に示すメモリセルに使用できる典型的ダイオードを概略的に示す。 図２に示すメモリセルアレイに使用できる典型的ナノワイヤダイオードの断面を概略的に示す。 図２に示すメモリアレイに使用できる典型的カーボンナノチューブの断面を概略的に示す。

Claims (103)

  1. データビットの集合がメモリセルをアドレス指定するために使用される複数の入力信号の合成に対応するようにそれぞれデータビットを記憶する読み取り専用メモリセルアレイにより構成され、各メモリセルは最大でも１つのトランジスタにより構成される、論理装置。
  2. 各メモリセルの前記データは変更できない、請求項１の論理装置。
  3. 前記メモリセルアレイは各サブブロックの出力が前記複数の入力信号の合成の一部に対応するように複数の基本サブブロックを更に含む、請求項１の論理装置。
  4. 前記メモリセルアレイは実質的に同じでない行又は列を有する、請求項１の論理装置。
  5. 前記メモリセルアレイは同じパターンに従う行又は列を実質的に有さない、請求項１の論理装置。
  6. 各メモリセルはＮＭＯＳ又はＰＭＯＳトランジスタで構成される、請求項１の論理装置。
  7. 各メモリセルはダイオードで構成される、請求項１の論理装置。
  8. ダイオードはＰ−Ｎ接合である、請求項７の論理装置。
  9. 前記ダイオードはナノワイヤに基づくダイオード又はカーボンナノチューブ系ダイオードである、請求項７の論理装置。
  10. 前記ダイオードはメタル領域とＰ型，Ｐ+型，Ｎ型又はＮ+型である半導体領域により構成される、請求項７の論理装置。
  11. ＮＭＯＳトランジスタは論理ビット“０”を記憶し、ＰＭＯＳトランジスタは論理“１”を記憶する、請求項６の論理装置。
  12. 前記アレイの行の前記セルの複数のＮＭＯＳトランジスタは前記行の第１ワード線に接続され、前記アレイの前記行の前記セルの複数のＰＭＯＳトランジスタは前記行の第２ワード線に接続され、前記第１及び第２ワード線は分離ワード線である、請求項１１の論理装置。
  13. 接続されているメモリセルに記憶されたデータが読み出すことができるように列のメモリセルにそれぞれ接続されるビット線の集合を含む、請求項７の論理装置。
  14. 前記アレイの行のダイオードのカソードに接続される第１ワード線と、前記アレイの前記行のダイオードのアノードに接続される第２ワード線と、カソードが前記第１ワード線に接続されている前記ダイオードのアノードに接続される第１セットのビット線と、アノードが前記第２ワード線に接続されている前記ダイオードのカソードに接続される第２セットのビット線とを更に含む、請求項７の論理装置。
  15. 前記第１ワード線及び前記２セットのビット線に接続される前記ダイオードはデジタルビット“０”を記憶し、前記第２ワード線及び前記第２セットのビット線に接続される前記ダイオードはデジタルビット“ｌ”を記憶する、請求項１４の論理装置。
  16. 前記第１ワード線はＮＭＯＳトランジスタのドレインに接続され、前記第２ワード線はＰＭＯＳトランジスタのソースに接続される、請求項１４の論理装置。
  17. メモリセルに記憶された前記データは前記入力信号の合成の合計のビットに対応する、請求項１の論理装置。
  18. 前記メモリサイズは２Ｎ×Ｏによって規定され、但し、Ｎは入力の数、Ｏは出力の数である、請求項１の論理装置。
  19. 前記論理関数は２以上の論理深さを有する、請求項１の論理装置。
  20. 前記論理関数は５以上の論理深さを有する、請求項１の論理装置。
  21. メモリセルに記憶された前記データは前記入力信号の組み合わせ信号を乗算したビットに対応する、請求項１の論理装置。
  22. メモリセルに記憶された前記データは前記入力信号の合成のＦＦＴコンパイラ又はＦＩＲフィルタのビットに対応する、請求項１の論理装置。
  23. キャラ選択加算器であり、前記メモリセルアレイは各々が合計Ｎビットを有する第１及び第２入力変数に結合され、前記メモリセルアレイは合計Ｎ／ｍ個のサブブロックを有し、ｍは１乃至Ｎの範囲の整数である、請求項３の論理装置。
  24. 桁上げ保存加算器であり、前記メモリセルアレイはｍ（ｍは３以上）個の入力変数に結合される。請求項３の論理装置。
  25. メモリセルのアレイにより構成され、各メモリセルは前記メモリセルアレイの出力が前記メモリセルをアクセスするために使用される複数の入力信号の集合の論理関数に対応するように“０”又は“１”のデジタルビットが記憶されるＮＭＯＳ及び／又はＰＭＯＳトランジスタを有する、論理回路。
  26. 前記メモリセルアレイは各サブブロックが前記複数の入力信号の前記合成の一部に対応するような複数の関数サブブロックを更に有する、請求項２５の論理回路。
  27. 前記メモリセルアレイは同一の行又は列を実質的に有しない、請求項２５の論理回路。
  28. 前記ＮＭＯＳトランジスタは論理ビット“０”を記憶し、前記ＰＭＯＳトランジスタは論理ビット“１”を記憶する、請求項２５の論理回路。
  29. 前記アレイの行のセルのＮＭＯＳトランジスタは前記列の第１ワード線に接続され、前記行のセルのＰＭＯＳトランジスタは前記列の第２ワード線に接続され、前記第１及び第２ワード線は分離ワード線である、請求項２８の論理回路。
  30. ビット線のセットを更に含み、各ビット線はこれに接続される前記メモリセルに記憶されたデータが読み出し可能に列のメモリセルに接続される、請求項２８の論理回路。
  31. 前記ワード線はＮＭＯＳトランジスタのドレインに接続され、前記第２ワード線はＰＭＯＳのソースに接続される、請求項１４の論理回路。
  32. メモリセルに記憶された前記データは前記入力信号の合成の合計のビットに対応する、請求項２５の論理回路。
  33. 前記メモリサイズは２Ｎ×Ｏによって規定され、但し、Ｎは入力数であり、Ｏは出力数である、請求項２５の論理回路。
  34. 前記論理関数は２以上の論理深さを有する、請求項２５の論理装置。
  35. 前記論理関数は５以上の論理深さを有する、請求項２５の論理装置。
  36. メモリセルに記憶された前記データは乗算器、ＦＦＴ又は前記入力信号の合成のＦＩＲフィルタのビットに対応する、請求項２５の論理装置。
  37. 各セルは“０”又は“１”を記憶するためのＮＭＯＳ又はＰＭＯＳトランジスタにより構成される、請求項２５の論理回路。
  38. 前記メモリセルは読み取り専用メモリセルである、請求項１の論理回路。
  39. ２変数桁上げ選択加算器であり、前記メモリセスアレイはそれぞれＮビットを有する第１及び第２入力変数に結合され、前記メモリセルアレイはＮ／ｍサブブロック（ｍは１乃至Ｎの範囲の整数である）で構成される、請求項２５の論理回路。
  40. 各々がダイオードを有するメモリのアレイと、前記アレイの行の前記ダイオードのカソードに接続される第１ワード線と、前記アレイの前記行の前記ダイオードのアノードに接続される第２ワード線と、カソードが前記第１ワード線に接続されている前記ダイオードのアノードに接続される第１セットのビット線と、アノードが前記第２ワード線に接続されている前記ダイオードのカソードに接続される第２セットのビット線と、を具備し、前記第１ワード線及び前記第１セットのビット線に接続される前記ダイオードはデジタルビット“０”を記憶し、前記第２ワード線と前記第２セットのビット線に接続される前記ダイオードは前記メモリセルアレイの出力が前記メモリセルをアクセスするために使用される複数の入力信号の集合の論理関数に対応するようにデジタルビット“１”を記憶する。
  41. 前記メモリセルアレイは各サブブロックが前記複数の入力信号の前記組み合わせの部分に対応するような複数の関数サブブロックを更に有する、請求項４０の論理回路。
  42. 前記メモリセルアレイは同一の行又は列を実質的に有さない、請求項４０の論理回路。
  43. 前記メモリセルアレイは同じパターンに従う行又は列を実質的に有さない、請求項４０の論理装置。
  44. 前記ダイオードはＰ−Ｎ接合である、請求項４０の論理装置。
  45. 前記ダイオードはナノワイヤ系ダイオード又はカーボンナノチューブ系ダイオードである、請求項４０の論理装置。
  46. 前記ダイオードはメタル領域とＰ型，Ｐ＋型，Ｎ型又はＮ＋型である半導体領域により構成される、請求項４０の論理装置。
  47. メモリセルに記憶された前記データは前記入力信号の合成の合計のビットに対応する、請求項４０の論理装置。
  48. 前記メモリサイズは２Ｎ×Ｏによって規定され、但し、Ｎは入力の数、Ｏは出力の数である、請求項４０の論理装置。
  49. 前記論理関数は２以上の論理深さを有する、請求項４０の論理装置。
  50. 前記論理関数は５以上の論理深さを有する、請求項４０の論理装置。
  51. メモリセルに記憶された前記データは前記入力信号の合成の乗数のビットに対応する、請求項４０の論理装置。
  52. メモリセルに記憶された前記データは前記入力信号の合成のＦＦＴコンパイラ又はＦＩＲフィルタのビットに対応する、請求項４０の論理装置。
  53. メモリセルに記憶された前記データは前記入力信号の合成のＦＩＲフィルタのビットに対応する、請求項４０の論理装置。
  54. ２変数桁上げ選択加算器であり、前記メモリセルアレイはそれぞれＮビットを有する第１及び第２入力変数に結合され、前記メモリセルアレイはＮ／ｍサブブロック（ｍは１乃至Ｎの範囲の整数である）を含む、請求項４０の論理回路。
  55. 読み取り専用メモリセルのアレイにより構成され、各メモリセルはデータビットの集合が前記メモリセルをアクセスするために使用される複数の入力信号の合成に対応するようにデータビットを記憶し、前記メモリセルアレイは同じ行又は列を実質的に持たない、論理装置。
  56. 前記メモリセルは実質的に再書込できない、請求項５５の論理装置。
  57. 前記メモリセルは各サブブロックの出力が前記複数の入力信号の前記合成の一部に対応するような複数の関数サブブロックを更に有する、請求項５５の論理装置。
  58. 各メモリセルはＮＭＯＳ又はＰＭＯＳトランジスタで構成される、請求項５５の論理装置。
  59. 各メモリセルはダイオードにより構成される、請求項５５の論理装置。
  60. 前記ダイオードはＰ−Ｎ接合である、請求項５９の論理装置。
  61. 前記ダイオードはナノワイヤ系ダイオード又はカーボンナノチューブ系ダイオードである、請求項５９の論理装置。
  62. 前記ダイオードはメタル領域及びＰ型，Ｐ+型，Ｎ型又はＮ+型である半導体領域により構成される、請求項５９の論理装置。
  63. 前記ＮＭＯＳトランジスタは論理ビット“０”を記憶し、前記ＰＭＯＳトランジスタは論理ビット“１”を記憶する、請求項５８の論理装置。
  64. 前記アレイの行の前記セルの前記ＮＭＯＳトランジスタは前記列の第１ワード線に接続され、前記アレイの前記列の前記セルの前記ＰＭＯＳトランジスタは前記列の第２ワード線に接続され、前記第１及び第２ワード線は分離ワード線である、請求項６３の論理装置。
  65. ビット線のセットを更に含み、各ビット線はこれに接続される前記メモリセルに記憶されたデータが読み出し可能に列のメモリセルに接続される、請求項６４の論理回路。
  66. 前記アレイの行のダイオードのカソードに接続される第１ワード線と、前記アレイの前記行のダイオードのアノードに接続される第２ワード線と、カソードが前記第１ワード線に接続されている前記ダイオードのアノードに接続される第１セットのビット線と、アノードが前記第２ワード線に接続されている前記ダイオードのカソードに接続される第２セットのビット線とを更に含む、請求項５９の論理装置。
  67. 前記第１ワード線及び前記２セットのビット線に接続される前記ダイオードはデジタルビット“０”を記憶し、前記第２ワード線及び前記第２セットのビット線に接続される前記ダイオードはデジタルビット“ｌ”を記憶する、請求項６６の論理装置。
  68. 前記第１ワード線はＮＭＯＳトランジスタのドレインに接続され、前記第２ワード線はＰＭＯＳトランジスタのソースに接続される、請求項６７の論理装置。
  69. メモリセルに記憶された前記データは前記入力信号の合成の合計のビットに対応する、請求項５５の論理装置。
  70. 前記メモリサイズは２Ｎ×Ｏによって規定され、但し、Ｎは入力の数、Ｏは出力の数である、請求項５５の論理装置。
  71. 前記論理関数は２以上の論理深さを有する、請求項５５の論理装置。
  72. メモリセルに記憶された前記データは乗算器、ＦＦＴ又は前記入力信号の合成のＦＩＲフィルタのビットに対応する、請求項５５の論理装置。
  73. 前記メモリセルは同一行又は列を実質的に持たない、請求項５５の論理装置。
  74. 前記メモリセルアレイは同じデジタルビットの同一行又は列を実質的に有さない、請求項５５の論理装置。
  75. ２変数キャリヤ選択加算器であり、前記メモリセルアレイはそれぞれＮビットを有する第１及び第２入力変数に結合され、前記メモリセルアレイはＮ／ｍサブブロック（ｍは１乃至Ｎの範囲の整数である）を含む、請求項４０の論理回路。
  76. データビットの集合が複数の入力信号の合成に対応するように前記データビットを記憶するメモリセルアレイを設計し、前記アレイの同じパターンに従う記憶データビットを含むメモリセルを除去することを含めて前記設計メモリセルアレイのサイズを縮小すること、前記メモリセルアレイをアクセスするため前記メモリセルに接続される複数のワード線を設計すること、前記メモリセルから複数のコンテンツを読み出すため前記メモリセルに接続される複数のビット線を設計すること、及び前記設計メモリセルアレイを組み立てることを、を含む論理回路作成方法。
  77. 同じパターンに従うデータビットを記憶した前記メモリセルを除去するステップは前記アレイの同一行又は列のグループを認識すること、前記同一行又は列の１つを選択すること、他の同一行又は列を除去すること、及び前記同一行又は列の前記選択された１つを残すことを含む、請求項７６の方法。
  78. 前記メモリセルアレイのサイズを縮小する前記ステップは前記メモリセルアレイを複数のサブブロックに分割すること、各ブロックの同じパターに従う各ブロックのデータビットを記憶した前記メモリセルを除去することを含む、請求項７６の方法。
  79. 各メモリセルアレイはデータビット“０”及び“１”を記憶するためのＮＭＯＳ又はＰＭＯＳトランジスタを含む、請求項７６の方法。
  80. 各メモリセルアレイはデータビット“０”及び“１”を記憶するためのダイオードを含む、請求項７６の方法。
  81. 前記メモリセルアレイのサイズを縮小する前記ステップは同じデジタルデータビットを記憶したメモリセルの行又は列を除去することを更に含む、請求項７６の方法。
  82. 高性能論理回路を持つシステムであって、小さなブロックに分けられた高性能論理回路を含み、前記小さいブロックの各々は入力合成に対応する出力が予め記憶されている読み取り専用メモリで実施され、前記個別の小ブロックの各々への入力が各読み取り専用メモリをアクセスするために個別のアドレスとして使用される、システム。
  83. 前記ブロックは緩慢な動作を抑制するために十分大きく、かつ大きな遅延及び電力要求を抑制するために十分小さく最適に寸法付けされる、請求項８２の高性能論理回路を持つシステム。
  84. 前記回路は大きなメモリサイズを含む高アクチビティ大デジタル関数を満たし、前記必要メモリは入力数と共に指数関数的に増加する、請求項８２の高性能論理回路を有するシステム。
  85. 前記メモリサイズは２Ｎ×Ｏによって規定され、但し、Ｎは入力数、Ｏは出力数である、請求項８４の高性能論理回路を持つシステム。
  86. 論理深さは高性能アプリケーション用ＲＯＭ利用設計を開発するに十分大きい、請求項８２の高性能論理回路を持つシステム。
  87. 前記構成の論理回路は加算器に関する、請求項８２の高性能論理回路を持つシステム。
  88. 前記高性能論理回路は乗算器に関する、請求項８２の高性能論理回路を持つシステム。
  89. 前記構成の論理回路はＦＦＴコンパイラに関する、請求項８２の高性能論理回路を持つシステム。
  90. 前記構成の論理回路はＦＩＲフィルタに関する、請求項８２の高性能論理回路を持つシステム。
  91. 前記小ブロック毎に復号器回路及びメモリアーチテクチャを更に含む、請求項８２の高性能論理回路を持つシステム。
  92. 高速及び低電力動作用論理回路を提供する方法であって、大回路ブロックを最適小ブロックに分割すること、入力ビットがメモリから結果を読み出すためのアドレスとして使用されるＭＢＣ技術を用いて前記小ブロックの各々を実行することを含む、方法。
  93. 前記小ブロックの個々のメモリをアクセスするためのアドレスとして入力ビットを用いることを更に含む、請求項９２の方法。
  94. 性能を改善し及び／又は要求領域を改善するために、遅延を制限するように前記小ブロックの各々のサイズを最適化することを更に含む、請求項９２の方法。
  95. ＲＯＭ及び／又は３Ｄアーチテクチャを介して面積オーバヘッドを低減することを更に含む、請求項９２の方法。
  96. 前記論理回路は乗算器に関し、遅延を制限し、性能を改善し及び／又は要求面積を改善するため加算器長を選択することを更に含む、請求項９２の方法。
  97. 前記小ブロックの各々を実行するため復号器回路及びメモリアーチテクチャを提供することを更に含む、請求項９２の方法。
  98. 前記ＭＢＣ技術を備えたパイプ線アーチテクチャを使用することを更に含む、請求項９２の方法。
  99. 資源管理のためのパイプ線アーチテクチャを用いることを更に含む、請求項９２の方法。
  100. パイプ線方式を用いて前記小ブロックの複数の異なるブロックに対する結果を得るために同じメモリを用いることを更に含む、請求項９９の方法。
  101. 前記方法を三次元回路設計に使用することを更に含む、請求項８２の方法。
  102. 復号器及び他の回路ブロックに近接するレイヤにおいて前記メモリを実施することを更に含む、請求項１００の方法。
  103. 前記メモリを非シリコンメモリで提供することを更に含む、請求項９２の方法。
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