JPH0721770A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、特殊モード時の初期データを高
速且つ容易に書込むことのできる半導体記憶装置を得
る。 【構成】 特殊モード時に制御回路６Ａにより活性化さ
れて所定電位を生成するドライバ手段７と、メモリアレ
イ２Ａの行方向に設けられてドライバ手段からの所定電
位が印加される選択線ＲＷＬａ及びＲＷＬｂと、所定電
位に応答して選択線を各ビット線対に対応して導通させ
るための複数のスイッチ素子１０ａ及び１０ｂとを設
け、各スイッチ素子の制御電極を選択線に接続し、ビッ
ト線対の一方のビット線に、他方のビット線の電位に比
べて高電位又は低電位の所定電位を供給し、ワード線Ｗ
Ｌ０〜ＷＬ３により選択された１行分のメモリセルに対
して同時にデータを書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリセルテスト等
の特殊モード時において初期データのパターンをメモリ
アレイ内に高速且つ容易に書き込むことのできる半導体
記憶装置に関するものである。

【０００２】

【従来の技術】一般に、ＤＲＡＭ等の半導体記憶装置
は、製造時のテストモードにおいて、メモリアレイに初
期データパターンを書込み、書込データと読出データと
が一致するか否かにより、各メモリセルの機能がチェッ
クされる。図８は従来の半導体記憶装置（例えば、ＤＲ
ＡＭ）の構成を示す回路ブロック図であり、図におい
て、１は半導体記憶装置、２は半導体記憶装置１内のマ
トリクス状のメモリセルからなるメモリアレイである。

【０００３】メモリアレイ２内の各メモリセルは、行
（ロウ）を選択するための各ワード線ＷＬ０〜ＷＬ３
と、列（カラム）を選択してデータの入出力を行うため
の各ビット線対ＢＬ０〜ＢＬ３とに関連するＦＥＴ及び
コンデンサからなり、各ビット線ＢＬ０〜ＢＬ３に印加
されたデータ信号がコンデンサに蓄積されるようになっ
ている。各メモリセルのＦＥＴは例えばＮ型であり、ゲ
ートがワード線ＷＬ０〜ＷＬ３に接続され、ソース及び
ドレインがビット線対ＢＬ０〜ＢＬ３の一方のビット線
及びコンデンサに接続されている。又、各メモリセルの
コンデンサの各他端は共通接続されている。

【０００４】３は各ワード線ＷＬ０〜ＷＬ３の信号レベ
ルを選択的にＨ（ハイ）にする行デコーダ、４は各ビッ
ト線対ＢＬ０〜ＢＬ３のうちの１対を選択する列デコー
ダ、５は外部装置（図示せず）と協動してメモリアレイ
２に対するデータの書込及び読出を行う入出力回路であ
る。行デコーダ３及び列デコーダ４は、外部装置からの
アドレス信号ＡＤＲに基づいて、書込又は読出の対象と
なるメモリセルを選択するようになっている。

【０００５】６は半導体記憶装置１の全体を制御する制
御回路であり、行デコーダ３及び列デコーダ４の動作タ
イミングを制御する。８は各メモリセルからの読出デー
タを各ビット線対ＢＬ０〜ＢＬ３の電圧差として検知し
て増幅するセンスアンプ（ＳＡ）であり、各ビット線対
ＢＬ０〜ＢＬ３に対応した複数のセンスアンプ８ａ〜８
ｄからなる。９は各センスアンプ８ａ〜８ｄと入出力回
路５との間に挿入された複数対のＮ型のＦＥＴからなる
選択スイッチであり、列デコーダ４からの選択信号によ
り選択されたＦＥＴ対のみがオンするようになってい
る。

【０００６】各ビット線対ＢＬ０〜ＢＬ３において、一
方のビット線と他方のビット線とに現れる信号レベル
は、書込時又は読出時にかかわらず互いに逆極性であ
り、一方がＨレベルならば他方はＬレベルとなる。ここ
では、各ビット線対ＢＬ０〜ＢＬ３の一方のビット線の
符号ＢＬにオーバラインを付して極性を示している。

【０００７】次に、図８に示した従来の半導体記憶装置
のテストモード時の動作について説明する。半導体記憶
装置１のメモリアレイ２内の不良メモリセルを発見する
ためには、外部よりデータを書込み、それを再び外部へ
読出して、書込んだデータと同一であるか否かをテスト
しなければならない。この例では、メモリアレイ２は１
６ビット（４×４個）のメモリセルを持つが、この半導
体記憶装置１の動作について説明する。

【０００８】まず、外部装置より、テスト時の初期デー
タが入出力回路５に入力されると共に、行アドレス及び
列アドレスを含むアドレスＡＤＲが行デコーダ３及び列
デコーダに入力される。このとき、制御回路５からのタ
イミング信号即ちＲＡＳ（ロウ・アドレス・ストローブ
信号）及びＣＡＳ（カラム・アドレス・ストローブ信
号）により、アドレスＡＤＲが行デコーダ３及び列デコ
ーダ４に入力される。

【０００９】例えば、２ビットの行アドレスＡＤＲ０及
びＡＤＲ１が行デコーダ３に入力されると、ワード線Ｗ
Ｌ０〜ＷＬ３のうちの１本がオン（Ｈレベル）となる。
仮に、行アドレスＡＤＲ０及びＡＤＲ１が（０，０）で
あってワード線ＷＬ０がオンになったとすると、ワード
線ＷＬ０によって制御される１行分（４個）のメモリセ
ルのＦＥＴがオンとなり、データ蓄積用のコンデンサが
各ビット線対ＢＬ０〜ＢＬ３の左側のビット線と導通す
る。

【００１０】データ書込の場合には、１本のワード線Ｗ
Ｌ０に対応した４個のメモリセルがオンした状態で、列
デコーダ４により選択スイッチ９のうちの１個をオンに
し、入出力回路５からのデータを一対のビット線の左側
のビット線を介して１個のメモリセルに書込む。その
後、ワード線ＷＬ０が閉じられ、書込まれたデータはメ
モリセル内のコンデンサに保存される。

【００１１】尚、データ書込時に外部装置から与えられ
る書込データは、十分な電圧を有しているため、特に増
幅されることなく、入出力回路５及びセンスアンプ８を
介して指定のメモリセルに書込まれる。

【００１２】一方、データ読出の場合には、同様に１本
のワード線ＷＬ０に対応した４個のメモリセルがオンし
た状態で、列デコーダ４により選択スイッチ９のうちの
１個をオンにする。これにより、ワード線ＷＬ０に対応
した４個のメモリセルから各左側のビット線にデータが
送られ、各データはセンスアンプ８ａ〜８ｄにより増幅
される。ここで、列デコーダ４に列アドレスが与えられ
ると、選択スイッチ９のうちの１個（一対のＦＥＴ）の
みがオンとなる。

【００１３】尚、データ読出時には、書込データが入出
力回路５に与えられないので、選択スイッチ９が開いた
後、読出対象として指定された１個のメモリセル内のデ
ータは、入出力回路５で更に増幅されて外部装置に導出
される。

【００１４】図９は「Ｈ」及び「Ｌ」からなるテストデ
ータを各メモリセルに書込んだ状態を示す説明図であ
る。この場合の書込パターンはデータが交互に配置され
ており、ワード線ＷＬ０に対応するメモリセル（図中、
２行目）は「Ｌ」、ワード線ＷＬ１に対応するメモリセ
ル（１行目）は「Ｈ」、ワード線ＷＬ２に対応するメモ
リセル（４行目）は「Ｌ」、ワード線ＷＬ３に対応する
メモリセル（３行目）は「Ｈ」となっている。

【００１５】図９に示したパターンは、各メモリセルの
周囲を互いに逆の電位のメモリセルでとり囲むパターン
であり、通常使用され得るパターンである。しかし、こ
のようなパターンを書込むためには、各メモリセル毎に
上述の動作を行われるので、メモリセルのビット数と等
しい１６回の書込動作が必要となる。

【００１６】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように、テスト等の特殊モード時においても入
出力回路５を介して初期データを書込んでいるので、メ
モリアレイ２内への初期データ書込動作を個々のメモリ
セルに対して実施しなければならず、メモリセルのビッ
ト数に応じて多大の時間を要するという問題点があっ
た。

【００１７】この発明は上記のような問題点を解消する
ためになされたもので、特殊モード時の初期データを高
速且つ容易に書込むことのできる半導体記憶装置を得る
ことを目的とする。

【００１８】

【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、複数のメモリセルからなるメモリ
アレイと、メモリアレイ内の１行分のメモリセルを選択
するための行デコーダと、行デコーダにより１行分のメ
モリセルを選択的に有効にするためのメモリアレイの行
数に対応した複数のワード線と、メモリアレイ内の１列
分のメモリセルを選択するための列デコーダと、列デコ
ーダにより１列分のメモリセルを有効にするためのメモ
リアレイの列数に対応した各一対の複数のビット線対
と、行デコーダ及び列デコーダに入力されるアドレスの
入力タイミングを決定する制御回路と、行デコーダ及び
列デコーダにより選択されたメモリセルに対してビット
線対を介してデータの書込及び読出を行う入出力回路
と、特殊モード時に制御回路により活性化されて所定電
位を生成するドライバ手段と、メモリアレイの行方向に
設けられてドライバ手段からの所定電位が印加される選
択線と、所定電位に応答して選択線を各ビット線対に対
応して導通させるための複数のスイッチ素子とを備え、
各スイッチ素子の制御電極は選択線に接続されたもので
ある。

【００１９】又、この発明の請求項２に係る半導体記憶
装置は、請求項１において、制御回路は、特殊モード時
に、外部装置から入力される行デコーダに対するアドレ
ス及び選択信号に基づいて、ドライバ手段に対する駆動
信号を生成するものである。

【００２０】又、この発明の請求項３に係る半導体記憶
装置は、請求項１において、制御回路は、通常時に行デ
コーダに対するアドレスを供給するための行デコーダ動
作手段を含み、行デコーダ動作手段は、ドライバ手段に
対する駆動信号を生成するための複数のカウンタを含
み、特殊モード時に、外部装置からの選択信号によりカ
ウンタのうちの１つが選択されるものである。

【００２１】

【作用】この発明の請求項１においては、ビット線対の
一方のビット線に、他方のビット線の電位に比べて高電
位又は低電位の所定電位を供給し、ワード線により選択
された１行分のメモリセルに対して同時にデータを書込
む。

【００２２】又、この発明の請求項２においては、特殊
モード動作における行デコーダに対するアドレスとドラ
イバ手段に対する駆動信号を選択するための選択信号と
を外部装置から入力し、外部装置からの行デコーダアド
レス及び選択信号に基づいてドライバ手段の駆動信号を
生成する。

【００２３】又、この発明の請求項３においては、特殊
モード動作における行デコータアドレスを制御回路内の
行デコーダ動作手段から生成すると共に、ドライバ手段
に対する駆動信号を選択するための選択信号を外部装置
から入力し、行デコーダ動作手段からのアドレスと外部
装置からの選択信号とに基づいてドライバ手段の選択信
号を生成する。

【００２４】

【実施例】

実施例１．以下、この発明の実施例１（請求項１に対
応）を図について説明する。図１はこの発明の実施例１
の構成を示す回路ブロック図であり、３〜５、８及び９
は前述と同様のものである。又、１Ａ、２Ａ及び６Ａ
は、半導体記憶装置１、メモリセル２及び制御回路６に
それぞれ対応している。

【００２５】７は特殊モード例えばテスト時に制御回路
６Ａからの活性信号Ａにより活性化されるＲＷＬドライ
バであり、駆動信号となるアドレスＡＤＲ０の信号レベ
ルに応じて出力状態を決定する。この場合、アドレスＡ
ＤＲ０は、行デコーダ３に対するアドレスＡＤＲ０及び
ＡＤＲ１の１ビット分が共通に用いられ、行アドレスＡ
ＤＲ０及びＡＤＲ２は、外部装置又は制御回路６Ａから
任意に与えられ得るものとする。

【００２６】ＲＷＬａ及びＲＷＬｂはメモリアレイ２Ａ
の行方向に設けられた選択線であり、ＲＷＬドライバ７
により駆動されて、一方の電位が他方の電位と異なる電
位（例えば、低電位又は高電位）に一定に固定される。

【００２７】１０ａ及び１０ｂはメモリアレイ２Ａ内の
行方向にビット線対ＢＬ０〜ＢＬ３の各々に対応して設
けられた各一対のスイッチ素子即ちＮ型のＦＥＴであ
り、各ＦＥＴは選択線ＲＷＬａ又はＲＷＬｂからビット
線ＢＬ０〜ＢＬ３に向けてダイオード接続されている。
即ち、各一対のＦＥＴの一方（例えば、１０ａ）は、第
１電極が各ビット線対ＢＬ０〜ＢＬ３の一方（左側）の
ビット線に接続され、且つ、制御電極（ゲート）が選択
線の一方（ＲＷＬａ）に接続されている。

【００２８】同様に、各一対のＦＥＴの他方（１０ｂ）
は、第１電極が各ビット線対の他方（右側）のビット線
に接続され、且つ、制御電極（ゲート）が選択線の他方
（ＲＷＬｂ）に接続されている。又、この場合、半導体
記憶装置１ＡはＲＷＬドライバ７を含み、メモリアレイ
２ＡはＦＥＴ１０ａ及び１０ｂを含み、制御回路６Ａは
活性信号Ｅを生成するための活性化回路（後述する）を
含んでいる。

【００２９】図２はＰＷＬドライバ７及び制御回路６Ａ
内の活性化回路の具体的構成を示す回路図である。１１
は制御回路６Ａ内の活性化回路であり、外部装置に接続
された外部ピンＡと、外部ピンＡに直列にダイオード接
続されたＰ型の複数のＦＥＴ１２と、複数のＦＥＴ１２
の出力端子となるノードＢと、ノードＢ及びグランド間
に挿入され且つ制御電極が電源Ｖｃｃに接続されたオン
抵抗の大きいＮ型のＦＥＴ１３と、ノードＢの電位を活
性信号Ｅとして出力する一対のインバータ１４及び１５
とを含む。

【００３０】ＲＷＬドライバ７は、アドレスＡＤＲ０を
反転するインバータ１６と、活性信号Ｅを反転するイン
バータ１７と、インバータ１６及び１７の出力信号の論
理和をとって選択線ＲＷＬａに出力するノアゲート１８
と、アドレスＡＤＲ０及びインバータ１７の出力信号の
論理和をとって選択線ＲＷＬｂに出力するノアゲート１
９とを含む。

【００３１】次に、図２を参照しながら、図１に示した
この発明の実施例１の動作について説明する。通常動作
時においては、外部ピンＡに電源電圧Ｖｃｃ以下の電位
が印加されているため、ノードＢの電位はＶｓｓ（Ｌレ
ベル）付近に留まっている。従って、一対のインバータ
１４及び１５を介した活性信号ＥはＬレベルとなり、Ｒ
ＷＬドライバ７は、各ノアゲート１８及び１９から選択
線ＲＷＬａ及びＲＷＬｂの両方に対してＬレベルの信号
を供給し続ける。

【００３２】このとき、ＲＷＬドライバ７は活性化され
ず、Ｎ型のＦＥＴ１０ａ及び１０ｂは全てオフとなるた
め、メモリアレイ２Ａに対する入出力回路５を介した通
常データの書込動作及び読込動作が妨げられることはな
い。

【００３３】一方、外部装置から特定の外部ピンＡに対
して通常使用されない高電圧（Ｖｃｃ以上）が印加され
る等により、特殊モード即ちテストモードに入った場
合、活性化回路１１からの活性信号ＥがＨレベルとな
り、ＲＷＬドライバ７は活性化する。即ち、ＲＷＬドラ
イバ７内のノアゲート１８及び１９は、アドレスＡＤＲ
０を受けて動作し、一方の出力信号のみが「Ｈ」となる
状態になる。

【００３４】例えば、行デコーダ３に入力される２ビッ
トのアドレスＡＤＲ０及びＡＤＲ１が（０，０）の場
合、行デコーダ３は１行目のワード線ＷＬ０をオンにす
る。このとき、行アドレスＡＤＲ０が０であるため、ノ
アゲート１９の出力信号がＨとなり、ＲＷＬドライバ７
は、選択線ＲＷＬｂをオン（Ｈ）、選択線ＲＷＬａをオ
フ（Ｌ）にする。

【００３５】従って、選択線ＲＷＬａに制御電極が接続
されたＦＥＴ１０ａはオフとなり、ワード線ＷＬ０に対
応する４個のメモリセルには全て「Ｌ」が書込まれる。
同様に、アドレスＡＤＲ０及びＡＤＲ１が（０，１）の
場合、２行目のワード線ＷＬ１がオンとなり、このと
き、選択線ＲＷＬｂがオン（Ｈ）であることから、選択
線ＲＷＬｂに制御電極が接続されたＦＥＴ１０ｂはオン
となり、ワード線ＷＬ１に対応する４個のメモリセルに
はすべて「Ｈ」が書込まれる。

【００３６】以下、アドレスＡＤＲ０及びＡＤＲ１が
（１，０）の場合は、ワード線ＷＬ２に対応する４個の
メモリセルに「Ｌ」が書込まれ、アドレスＡＤＲ０及び
ＡＤＲ１が（１，１）の場合は、ワード線ＷＬ３に対応
する４個のメモリセルに「Ｈ」が書込まれる。この結
果、メモリアレイ２Ａに書込まれたデータは、図９に示
したパターンと同一となる。

【００３７】このとき、従来では１６回も必要だったデ
ータ書込動作が、この発明の実施例１ではわずか４回の
書込サイクルで済むことになる。従って、図９のような
テスト用の初期データを、メモリアレイ２Ａに対して高
速且つ容易に書込むことができる。

【００３８】実施例２．尚、上記実施例１では、特殊モ
ードとしてテストモードの場合を例にとって説明した
が、テストモード以外の他の特殊モードにおいても同等
の効果を奏することは言うまでもない。

【００３９】又、特殊モード時の初期データを書込むた
めに、２本の選択線ＲＷＬａ及びＲＷＬｂを設けたが、
選択線の本数は何本でもよく、１本又は任意の複数本に
設定することができる。

【００４０】又、全てのビット線対ＢＬ０〜ＢＬ３の両
方のビット線に各選択線ＲＷＬａ又はＲＷＬｂを接続し
たが、必ずしも図１の構成に限定される必要はなく、各
選択線ＲＷＬａ又はＲＷＬｂの１本が一部のビット線対
ＢＬ０〜ＢＬ３の一方のビット線に接続されているだけ
でもよい。

【００４１】実施例３．又、ＲＷＬドライバ７から選択
線ＲＷＬａ又はＲＷＬｂに印加される所定電位が「Ｈ」
及び「Ｌ」の場合を示したが、選択線からビット線に与
える電位の組合わせも任意に設定することができる。

【００４２】実施例４．更に、上記実施例１では、行デ
コーダ３及びＲＷＬドライバ７に供給されるアドレス
は、外部装置又は制御回路６Ａから任意に供給されるも
のの、ＲＷＬドライバ７に対するアドレスＡＤＲ０（駆
動信号）が、行アドレスＡＤＲ０及びＡＤＲ１の１ビッ
ト分のデータと共通であるため、例えば、図９のよう
に、常に同じデータパターンしか書込むことができな
い。

【００４３】そこで、特殊モード時にメモリアレイ２Ａ
に対して任意のデータパターンを書込むために、ＲＷＬ
ドライバ７に対する駆動信号を制御回路から選択的に生
成してもよい。即ち、特殊モード時の行デコーダ３に対
するアドレスとＲＷＬドライバ７に対する駆動信号のた
めの選択信号とを外部装置から供給することにより、行
アドレス及び選択信号に基づいて、制御回路内で任意の
駆動信号を生成することができる。

【００４４】図３はこの発明の実施例４（請求項２に対
応）を示すブロック図であり、２Ａ、３〜５及び７は前
述と同様のものである。又、１Ｂ及び６Ｂは、半導体記
憶装置１Ａ及び制御回路６Ａにそれぞれ対応している。
この場合、制御回路６Ｂは、例えば論理回路（図示せ
ず）からなる駆動信号生成手段を含み、特殊モード（テ
ストモード）時において、行アドレスＡＤＲｅ及び選択
信号Ｃを外部装置から取り込み、ＲＷＬドライバ７に対
する駆動信号Ｄを生成するようになっている。

【００４５】次に、図１及び図９を参照しながら、図３
に示したこの発明の実施例４の動作について説明する。
ここでは、前述と同様に、駆動信号Ｄが０のとき選択線
ＲＷＬｂがオンされ、駆動信号Ｄが１のとき選択線ＲＷ
Ｌａがオンされるものとする。

【００４６】特殊モードにおいては、まず、制御回路６
ＢによりＲＷＬドライバ７が活性化され、駆動信号Ｄに
応答して選択線ＲＷＬａ又はＲＷＬｂをオンさせる状態
になる。続いて、外部装置から制御回路６Ｂに、オペレ
ータの意志に基づくアドレスＡＤＲｅ（ＡＤＲ０及びＡ
ＤＲ１）及び選択信号Ｃが入力される。

【００４７】行アドレスＡＤＲｅは、各ワード線ＷＬ０
〜ＷＬ３を選択すると共に、制御回路６Ｂ内で選択信号
Ｃと関連して駆動信号Ｄを生成する。このとき、選択信
号Ｃにより、駆動信号生成手段内の所望パターンに対応
した論理回路が選択される。

【００４８】例えば、駆動信号生成手段の論理構成に応
じて、各ワード線ＷＬ０〜ＷＬ３に対応した行アドレス
ＡＤＲｅの順次変化（００，０１，１０，１１）に同期
して、駆動信号Ｄ（１，０，０，１）をＲＷＬドライバ
７に順次入力することにより、メモリアレイ２Ａ内のメ
モリセルに対して全て「Ｈ」を書込むことができる。
又、駆動信号Ｄ（０，１，１，０）を順次入力すること
により、全てのメモリセルに対して「Ｌ」を書込むこと
ができる。

【００４９】更に、駆動信号Ｄとして、（０，０，１，
１）を順次入力することにより、図９のような交互のデ
ータパターンを書込むことができ、（１，１，０，０）
を入力することにより、図９の反転パターンを書込むこ
とができる。このように、行アドレスＡＤＲｅ及び選択
信号Ｃにより、駆動信号Ｄの出力パターン（１，０，
０，１）、（０，１，１，０）、（１，１，０，０）又
は（０，０，１，１）のいずれかを任意に選択し、初期
データの書込パターンとすることができる。

【００５０】実施例５．尚、上記実施例４では、特殊モ
ード時の行アドレスＡＤＲｅを外部装置から入力した
が、制御回路内のＤＲＡＭリフレッシュ機能を用いて生
成してもよい。一般に、ＤＲＡＭからなる半導体記憶装
置において、制御回路内にリフレッシュ用の行デコーダ
動作手段が設けられており、通常時のデータ書込及び読
出時の行デコーダ３に対するアドレスを行デコーダ動作
手段により供給している。従って、特殊モード時の行ア
ドレスを行デコーダ動作手段により供給することができ
る。

【００５１】図４はこの発明の実施例４（請求項２に対
応）を示すブロック図であり、２Ａ、３〜５及び７は前
述と同様のものである。又、１Ｃ及び６Ｃは、半導体記
憶装置１Ｂ及び制御回路６Ｂにそれぞれ対応している。

【００５２】この場合、制御回路６Ｃは、通常時のリフ
レッシュ機能としてデータ書込及び読出時に行アドレス
を供給するため、複数の内部カウンタを含む行デコーダ
動作手段を備え、外部装置からは、例えば２ビットの選
択信号Ｃ０及びＣ１が入力されている。

【００５３】図５及び図６は制御回路６Ｃ内の行デコー
ダ動作手段の構成を示す論理回路図であり、図５は行デ
コーダ動作手段内のカウンタ選択回路、図６は行デコー
ダ動作手段内のカウント信号発生回路をそれぞれ示す。
図６に示すカウント信号発生回路は、行デコーダ動作手
段から生成される行アドレスＡＤＲ０及びＡＤＲ１と協
動して内部カウンタを構成している。

【００５４】図５において、２０はカウンタ選択回路で
あり、以下の２１〜２５のブロックからなる。２１は特
殊モード時に外部ピンＡに印加される高電圧（例えば、
電源電圧Ｖｃｃ以上）を検出する高電圧検出回路、２２
〜２５は高電圧検出回路２１の出力信号並びに選択信号
Ｃ０及びＣ１の論理積をとってカウンタ選択信号ＣＡ〜
ＣＤを出力するナンドゲートである。

【００５５】ナンドゲート２２〜２５からのカウンタ選
択信号ＣＡ〜ＣＤは、いずれか１つが「Ｌ」になること
により選択状態となるため、各符号ＣＡ〜ＣＤにオーバ
ラインが付されている。

【００５６】又、図６において、３０はカウント信号発
生回路であり、以下の３１〜３８のブロックからなる。
３１及び３２は制御回路６Ｃ内の行デコーダ動作手段か
ら生成されるアドレスＡＤＲ０及びＡＤＲ１の排他論理
和をとるイクスクルーシブオアゲートである。３３〜３
６はカウンタ選択信号ＣＡ〜ＣＤが個別に入力されるノ
アゲートであり、ノアゲート３３及び３４の他の入力端
子にはイクスクルーシブオアゲート３１及び３２の出力
信号が印加され、ノアゲート３５及び３６の他の入力端
子には２ビット目の行アドレスＡＤＲ１が印加される。

【００５７】３７は各ノアゲート３３〜３６の出力信号
の論理和をとるノアゲート、３８はノアゲート３７の出
力信号を反転してＲＷＬドライバ７に対する駆動信号Ｄ
を生成するインバータである。図７は行（ロウ）及び列
（カラム）に対するストローブＲＡＳ及びＣＡＳとアド
レスＡＤＲとの動作関係を示すタイミングチャートであ
る。

【００５８】次に、図１及び図７を参照しながら、図４
〜図６に示したこの発明の実施例４の動作について説明
する。一般に、ＤＲＡＭにおいては、通常時に図７のよ
うに各ストローブ信号ＣＡＳ及びＲＡＳの立ち下がりタ
イミングでアドレスを有効にするＣＢＲ（ＣＡＳビフォ
ーＲＡＳ）リフレッシュが行われる。従って、制御回路
６Ｃ内のＣＢＲリフレッシュ動作用の内部カウンタの記
憶を用いて行デコーダ３をカウントアップすることがで
き、同時に、使用しない行（ロウ）アドレスを用いてＲ
ＷＬドライバ７に駆動信号Ｄを入力することができる。

【００５９】ここでは、前述と同様に、駆動信号Ｄが０
のとき選択線ＲＷＬｂがオンされ、駆動信号Ｄが１のと
き選択線ＲＷＬａがオンされるものとし、各ワード線Ｗ
Ｌ０〜ＷＬ３が制御回路６Ｃの内部カウンタでオンする
ときに、ＲＷＬドライバ７に順次入力される駆動信号Ｄ
により、メモリアレイ２Ａ内のメモリセルに書込まれる
データパターンが決定される。

【００６０】即ち、駆動信号Ｄとして、（１，０，０，
１）を順次入力することにより全メモリセルに「Ｈ」が
書込まれ、（０，１，１，０）を順次入力することによ
り全メモリセルに「Ｌ」が書込まれ、（０，０，１，
１）を順次入力することにより図９のような交互のデー
タパターンが書込まれ、（１，１，０，０）を順次入力
することにより図９の反転パターンが書込まれる。

【００６１】テスト時において、まず、カウンタ選択回
路２０（図５）内の高電圧検出回路２１は、外部ピンＡ
に高電圧（Ｖｃｃ以上）が印加されることによりＨレベ
ルの出力信号を生成し、各ナンドゲート２２〜２５を有
効にする。従って、ナンドゲート２２〜２５は、外部ア
ドレスピンを介して入力される選択信号Ｃ０及びＣ１に
応じて、カウンタ選択信号ＣＡ〜ＣＤのうちの１つをＬ
レベル（有効）とし、カウント信号発生回路３０（図
６）内のノアゲート３３〜３６の入力端子に出力する。

【００６２】即ち、外部装置から入力される選択信号Ｃ
０及びＣ１並びに特殊モードを示す高電圧入力との組合
わせにより、カウンタ選択回路２０において、４つのカ
ウンタ選択信号ＣＡ〜ＣＤのうちの１つが選択されるこ
とになる。

【００６３】カウンタ選択信号ＣＡ〜ＣＤにより、カウ
ント信号発生回路３０内のノアゲート３３〜３６は、い
ずれか１つが選択的に有効になり、行アドレスＡＤＲ０
及びＡＤＲ１の排他論理積又は行アドレスＡＤＲ１を通
過（又は、反転通過）させて、反転された出力信号とす
る。

【００６４】このとき、４本のワード線ＷＬ０〜ＷＬ３
（カウント数０〜３）に対応したアドレスＡＤＲ０及び
ＡＤＲ１（００，０１，１０，１１）に応じて、イクス
クルーシブオアゲート３１及び３２の出力信号は（０，
１，１，０）となり、アドレスＡＤＲ１は（０，１，
０，１）となる。

【００６５】従って、ノアゲート３３〜３６の各出力信
号は、行アドレスＡＤＲ０及びＡＤＲ１に応じて、
（１，０，０，１）、（０，１，１，０）、（１，１，
０，０）及び（０，０，１，１）となり、これらのうち
の１つのノアゲート出力が選択されることにより、書込
データパターンが選択される。ノアゲート３３〜３６の
出力信号は、ノアゲート３７及びインバータ３８を介し
て、駆動信号ＤとなりＲＷＬドライバ７に入力される。

【００６６】このように、制御回路６ＣからＲＷＬドラ
イバー７に駆動信号Ｄを送る構成とし、制御回路６Ｃ内
に、駆動信号Ｄのパターン（１００１）、（０１１
０）、（００１１）及び（１１００）を送る内部カウン
タを含む行デコーダ動作手段を設けることにより、特殊
モードに入るときの行アドレスＡＤＲ０及びＡＤＲ１の
値に基づいて、内部カウンタを容易に選択指定すること
ができる。

【００６７】実施例５の場合、特殊モード時に選択信号
Ｃ０及びＣ１を入力するのみで、制御回路６Ｃ内の行デ
コーダ動作手段の内部カウンタに応答して、所望のデー
タパターンを自動的に書き込むことができる。

【００６８】尚、上記実施例５で示した選択信号Ｃ０及
びＣ１を、図３内の実施例４における選択信号Ｃに置き
換え、図６内に示した行デコーダ動作手段からの行アド
レスＡＤＲ０及びＡＤＲ１を、図３内に示した外部装置
からの行アドレスＡＤＲｅに置き換えることができる。
従って、実施例４における論理回路は、図５及び図６に
示したナンドゲート２２〜２５、イクスクルーシブオア
ゲート３１及び３２、ノアゲート３３〜３６並びに３７
と同様に構成することもできる。

【００６９】又、実施例４及び実施例５では、４種類の
データパターンを選択するようにしたが、データパター
ンの形式は任意に設定することができ、この他のパター
ンをメモリアレイ２Ａ内に画くことも容易に類堆するこ
とができる。

【００７０】

【発明の効果】以上のようにこの発明の請求項１によれ
ば、複数のメモリセルからなるメモリアレイと、メモリ
アレイ内の１行分のメモリセルを選択するための行デコ
ーダと、行デコーダにより１行分のメモリセルを選択的
に有効にするためのメモリアレイの行数に対応した複数
のワード線と、メモリアレイ内の１列分のメモリセルを
選択するための列デコーダと、列デコーダにより１列分
のメモリセルを有効にするためのメモリアレイの列数に
対応した各一対の複数のビット線対と、行デコーダ及び
列デコーダに入力されるアドレスの入力タイミングを決
定する制御回路と、行デコーダ及び列デコーダにより選
択されたメモリセルに対してビット線対を介してデータ
の書込及び読出を行う入出力回路と、特殊モード時に制
御回路により活性化されて所定電位を生成するドライバ
手段と、メモリアレイの行方向に設けられてドライバ手
段からの所定電位が印加される選択線と、所定電位に応
答して選択線を各ビット線対に対応して導通させるため
の複数のスイッチ素子とを設け、各スイッチ素子の制御
電極を選択線に接続し、ビット線対の一方のビット線
に、他方のビット線の電位に比べて高電位又は低電位の
所定電位を供給し、ワード線により選択された１行分の
メモリセルに対して同時にデータを書込むようにしたの
で、特殊モード時の初期データを高速且つ容易に書込む
ことのできる半導体記憶装置が得られる効果がある。

【００７１】又、この発明の請求項２によれば、請求項
１において、制御回路は、特殊モード時に、外部装置か
ら入力される行デコーダに対するアドレス及び選択信号
に基づいて、ドライバ手段に対する駆動信号を生成する
ようにしたので、特殊モード時の初期データを高速且つ
容易に書込むと共に、書込データパターンを選択可能に
した半導体記憶装置が得られる効果がある。

【００７２】又、この発明の請求項３によれば、請求項
１において、制御回路は、通常時に行デコーダに対する
アドレスを供給するための行デコーダ動作手段を含み、
行デコーダ動作手段は、ドライバ手段に対する駆動信号
を生成するための複数のカウンタを含み、特殊モード時
に、外部装置からの選択信号によりカウンタのうちの１
つが選択されるようにしたので、特殊モード時の初期デ
ータを高速且つ容易に書込むと共に、書込データパター
ンを選択可能にし、且つ更にデータパターンの書込動作
を容易にした半導体記憶装置が得られる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示す回路構成図である。

【図２】図１内のＲＷＬドライバの具体的構成例を示す
回路図である。

【図３】この発明の実施例４を示すブロック図である。

【図４】この発明の実施例５を示すブロック図である。

【図５】図４内の制御回路に含まれる行デコーダ動作手
段の具体的構成例を示す論理回路図である。

【図６】図４内の制御回路に含まれる内部カウンタの具
体的構成例を示す論理回路図である。

【図７】この発明の実施例５によるＣＢＲリフレッシュ
動作を説明するためのタイミングチャートである。

【図８】従来の半導体記憶装置を示す回路構成図であ
る。

【図９】一般的なテストモード時における初期書込デー
タパターンを示す説明図である。

【符号の説明】

１Ａ、１Ｂ、１Ｃ 半導体記憶装置 ２Ａ メモリアレイ ３ 行デコーダ ４ 列デコーダ ５ 入出力回路 ６Ａ、６Ｂ、６Ｃ 制御回路 ７ ＲＷＬドライバ（ドライバ手段） １０ａ、１０ｂ ＦＥＴ（スイッチ素子） ２０ カウンタ選択回路 ３０ カウント信号発生回路 ＡＤＲ アドレス ＡＤＲｅ 外部装置からの行アドレス ＡＤＲ０、ＡＤＲ１ 行アドレス ＡＤＲ０ 駆動信号 ＢＬ０〜ＢＬ３ ビット線対 Ｃ、Ｃ０、Ｃ１ 選択信号 Ｄ 駆動信号 ＲＷＬａ、ＲＷＬｂ 選択線 ＷＬ０〜ＷＬ３ ワード線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルからなるメモリアレイ
   と、 前記メモリアレイ内の１行分のメモリセルを選択するた
   めの行デコーダと、 前記行デコーダにより前記１行分のメモリセルを選択的
   に有効にするための前記メモリアレイの行数に対応した
   複数のワード線と、 前記メモリアレイ内の１列分のメモリセルを選択するた
   めの列デコーダと、 前記列デコーダにより前記１列分のメモリセルを有効に
   するための前記メモリアレイの列数に対応した各一対の
   複数のビット線対と、 前記行デコーダ及び前記列デコーダに入力されるアドレ
   スの入力タイミングを決定する制御回路と、 前記行デコーダ及び前記列デコーダにより選択されたメ
   モリセルに対して前記ビット線対を介してデータの書込
   及び読出を行う入出力回路とを備えた半導体記憶装置に
   おいて、 特殊モード時に前記制御回路により活性化されて所定電
   位を生成するドライバ手段と、 前記メモリアレイの行方向に設けられて前記ドライバ手
   段からの所定電位が印加される選択線と、 前記所定電位に応答して前記選択線を前記各ビット線対
   に対応して導通させるための複数のスイッチ素子とを備
   え、 前記各スイッチ素子の制御電極は前記選択線に接続され
   たことを特徴とする半導体記憶装置。
2. 【請求項２】 前記制御回路は、特殊モード時に、外部
   装置から入力される行デコーダに対するアドレス及び選
   択信号に基づいて、前記ドライバ手段に対する駆動信号
   を生成することを特徴とする請求項１の半導体記憶装
   置。
3. 【請求項３】 前記制御回路は、通常時に前記行デコー
   ダに対するアドレスを供給するための行デコーダ動作手
   段を含み、 前記行デコーダ動作手段は、前記ドライバ手段に対する
   駆動信号を生成するための複数のカウンタを含み、特殊
   モード時に、外部装置からの選択信号により前記カウン
   タのうちの１つが選択されることを特徴とする請求項１
   の半導体記憶装置。