JPH08235890A - 情報記憶装置およびその動作方法 - Google Patents
情報記憶装置およびその動作方法Info
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- JPH08235890A JPH08235890A JP33557895A JP33557895A JPH08235890A JP H08235890 A JPH08235890 A JP H08235890A JP 33557895 A JP33557895 A JP 33557895A JP 33557895 A JP33557895 A JP 33557895A JP H08235890 A JPH08235890 A JP H08235890A
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Abstract
(57)【要約】
【課題】 トランジスタを用いずに導体または開放端子
とダイオードとを組み合わせた簡単な構成のメモリセル
を用いて情報の記録を行う。 【解決手段】 本発明は導体と開放端子による無限大の
抵抗との間の基準時間から出力信号が現われるまでの時
間遅れの相違、即ち出力の有無を利用して、複数の情報
を読み出すことができる構成のＲＯＭ、つまり、時間軸
を加味して記録する構造の情報の記録用のマスクＲＯＭ
で、基準時間から所定の時間経過後の出力のレベルを調
べて、ローレベルなら“０”、ハイレベルなら“１”と
して認識する。
とダイオードとを組み合わせた簡単な構成のメモリセル
を用いて情報の記録を行う。 【解決手段】 本発明は導体と開放端子による無限大の
抵抗との間の基準時間から出力信号が現われるまでの時
間遅れの相違、即ち出力の有無を利用して、複数の情報
を読み出すことができる構成のＲＯＭ、つまり、時間軸
を加味して記録する構造の情報の記録用のマスクＲＯＭ
で、基準時間から所定の時間経過後の出力のレベルを調
べて、ローレベルなら“０”、ハイレベルなら“１”と
して認識する。
Description
【０００１】
【発明の属する技術分野】この発明は、情報の記憶装
置、特に簡単な構成のメモリ素子に情報が記憶された情
報記憶装置およびその動作方法に関する。
置、特に簡単な構成のメモリ素子に情報が記憶された情
報記憶装置およびその動作方法に関する。
【０００２】
【従来の技術】情報の記憶装置として半導体記憶装置、
例えばマスクＲＯＭがある。このマスクＲＯＭは、マス
ク工程でメモリセルトランジスタに情報を書き込み、
“１”または“０”の情報を固定してしまうＲＯＭ、す
なわち読み出し専用メモリである。
例えばマスクＲＯＭがある。このマスクＲＯＭは、マス
ク工程でメモリセルトランジスタに情報を書き込み、
“１”または“０”の情報を固定してしまうＲＯＭ、す
なわち読み出し専用メモリである。
【０００３】図１１はＭＯＳ型のメモリセルトランジス
タを用いて構成された従来のマスクＲＯＭの一部を示す
回路図である。図１１において、Ｑ１乃至Ｑ８はＭＯＳ
型のメモリトランジスタで、このトランジスタＱ１−Ｑ
８のゲート電極はそれぞれワード線ＷＬ１乃至ＷＬ８に
接続される。トランジスタＱ１−Ｑ８のドレイン電極は
ビット線ＢＬ１に共通に接続され、ソース電極は接地さ
れる。ＭＯＳ型トランジスタがエンハンスメント型であ
るか、しきい値を変化させるためにイオン注入してなる
デプレッション型であるかにより、その固定記憶内容を
データ“１”、“０”に対応させる。このように構成す
ると、例えばトランジスタＱ１は“０”に、トランジス
タＱ２は“１”に固定されることになる。
タを用いて構成された従来のマスクＲＯＭの一部を示す
回路図である。図１１において、Ｑ１乃至Ｑ８はＭＯＳ
型のメモリトランジスタで、このトランジスタＱ１−Ｑ
８のゲート電極はそれぞれワード線ＷＬ１乃至ＷＬ８に
接続される。トランジスタＱ１−Ｑ８のドレイン電極は
ビット線ＢＬ１に共通に接続され、ソース電極は接地さ
れる。ＭＯＳ型トランジスタがエンハンスメント型であ
るか、しきい値を変化させるためにイオン注入してなる
デプレッション型であるかにより、その固定記憶内容を
データ“１”、“０”に対応させる。このように構成す
ると、例えばトランジスタＱ１は“０”に、トランジス
タＱ２は“１”に固定されることになる。
【０００４】このようにして形成したマスクＲＯＭは、
例えば１ワードが８ビット構成の情報を読みだすのに、
夫々のビットに対して夫々が３端子を有する専用のトラ
ンジスタが必要であり、１ワードあたり合計８個のトラ
ンジスタが必要である。ここで各々のビットを構成する
メモリ素子をトランジスタを用いずにより簡素化できれ
ばマスクＲＯＭの構成を飛躍的に簡潔化させ、製造方法
も簡素にすることができる。
例えば１ワードが８ビット構成の情報を読みだすのに、
夫々のビットに対して夫々が３端子を有する専用のトラ
ンジスタが必要であり、１ワードあたり合計８個のトラ
ンジスタが必要である。ここで各々のビットを構成する
メモリ素子をトランジスタを用いずにより簡素化できれ
ばマスクＲＯＭの構成を飛躍的に簡潔化させ、製造方法
も簡素にすることができる。
【０００５】
【発明が解決しようとする課題】従来のマスクＲＯＭに
おいては、多ビット構成のワード情報を読み出すために
はビット数分のトランジスタが必要であり、マスクＲＯ
Ｍの構成が複雑になり、その分メモリセルの面積が大き
くなり、製造工程数も多くなっている。
おいては、多ビット構成のワード情報を読み出すために
はビット数分のトランジスタが必要であり、マスクＲＯ
Ｍの構成が複雑になり、その分メモリセルの面積が大き
くなり、製造工程数も多くなっている。
【０００６】本発明は、上記のような課題を解決するた
めに、メモリ素子をトランジスタを用いずに構成するこ
とにより、メモリセル面積をより縮小することができ、
製造方法も簡素にできるようにした情報記憶装置および
その動作方法を提供することを目的とするものである。
めに、メモリ素子をトランジスタを用いずに構成するこ
とにより、メモリセル面積をより縮小することができ、
製造方法も簡素にできるようにした情報記憶装置および
その動作方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、複数のビット線と、前記複数のビット
線と夫々交差する方向に配置された少なくとも１本のワ
ード線と、前記複数のビット線とワード線との交点に夫
々接続され実質的に零或いは無限大の抵抗を含む複数の
メモリ素子と、前記ワード線に与えられたアクセス信号
に応じて所定のタイミングで前記複数のビット線に現わ
れる前記メモリ素子の情報を検出する手段とを具備した
ことを特徴とする情報記憶装置を提供する。
めに、本発明は、複数のビット線と、前記複数のビット
線と夫々交差する方向に配置された少なくとも１本のワ
ード線と、前記複数のビット線とワード線との交点に夫
々接続され実質的に零或いは無限大の抵抗を含む複数の
メモリ素子と、前記ワード線に与えられたアクセス信号
に応じて所定のタイミングで前記複数のビット線に現わ
れる前記メモリ素子の情報を検出する手段とを具備した
ことを特徴とする情報記憶装置を提供する。
【０００８】更に本発明は、複数のビット線と、前記複
数のビット線と交差する方向に配置された複数のワード
線と、前記複数のビット線とワード線との交点に夫々接
続され実質的に零或いは無限大の抵抗を含む複数のメモ
リ素子と、選択されたワード線に与えられたアクセス信
号に応じて所定のタイミングで前記複数のビット線から
同時に複数ビットの情報を読みだし、または選択された
ビット線に接続されたメモリ素子を介して複数のワード
線に現われる前記メモリ素子の情報を検出する手段とを
具備したことを特徴とする情報記憶装置を提供する。
数のビット線と交差する方向に配置された複数のワード
線と、前記複数のビット線とワード線との交点に夫々接
続され実質的に零或いは無限大の抵抗を含む複数のメモ
リ素子と、選択されたワード線に与えられたアクセス信
号に応じて所定のタイミングで前記複数のビット線から
同時に複数ビットの情報を読みだし、または選択された
ビット線に接続されたメモリ素子を介して複数のワード
線に現われる前記メモリ素子の情報を検出する手段とを
具備したことを特徴とする情報記憶装置を提供する。
【０００９】更に本発明は、複数のビット線と、前記複
数のビット線の夫々に形成された複数のコンタクト部
と、このコンタクト部内に形成されたダイオードと、こ
のダイオードに接続されるように前記コンタクト部に選
択的に埋め込まれた導電層と、前記複数のビット線と交
差する方向に配置され前記コンタクト部に絶縁層または
前記導電層を介して接続された複数のワード線と、選択
されたワード線に与えられたアクセス信号に応じて所定
のタイミングで前記複数のビット線から同時に複数ビッ
トの情報を検出する手段とを具備し、前記導電層と絶縁
層とを組み合わせることにより情報を記憶することを特
徴とする情報記憶装置を提供する。
数のビット線の夫々に形成された複数のコンタクト部
と、このコンタクト部内に形成されたダイオードと、こ
のダイオードに接続されるように前記コンタクト部に選
択的に埋め込まれた導電層と、前記複数のビット線と交
差する方向に配置され前記コンタクト部に絶縁層または
前記導電層を介して接続された複数のワード線と、選択
されたワード線に与えられたアクセス信号に応じて所定
のタイミングで前記複数のビット線から同時に複数ビッ
トの情報を検出する手段とを具備し、前記導電層と絶縁
層とを組み合わせることにより情報を記憶することを特
徴とする情報記憶装置を提供する。
【００１０】更に本発明は、１本のワード線と複数のビ
ット線との間を実質的に零または無限大の抵抗で接続し
てメモリ素子を形成してなる情報記憶装置の動作方法に
おいて、前記ワード線に供給されたアクセス信号に応じ
て複数のビット線に現れる信号を所定のタイミングで読
み出して時間軸上で複数ビットの情報として読み出すよ
うにしたことを特徴とする情報記憶装置の動作方法を提
供する。
ット線との間を実質的に零または無限大の抵抗で接続し
てメモリ素子を形成してなる情報記憶装置の動作方法に
おいて、前記ワード線に供給されたアクセス信号に応じ
て複数のビット線に現れる信号を所定のタイミングで読
み出して時間軸上で複数ビットの情報として読み出すよ
うにしたことを特徴とする情報記憶装置の動作方法を提
供する。
【００１１】本発明によれば、ワード線に供給されたア
クセス信号に応じてワード線と複数のビット線との間に
流れる信号の有無を検出し、入力されたアクセス信号と
出力信号とを比較し、出力信号有りのときは“１”と認
識し、出力信号が無しのときは“０”と認識すること
で、ワード線に供給されたアクセス信号に応じてビット
線との交点に設けられた複数のメモリ素子から記憶され
た複数ビットの情報が得られる。
クセス信号に応じてワード線と複数のビット線との間に
流れる信号の有無を検出し、入力されたアクセス信号と
出力信号とを比較し、出力信号有りのときは“１”と認
識し、出力信号が無しのときは“０”と認識すること
で、ワード線に供給されたアクセス信号に応じてビット
線との交点に設けられた複数のメモリ素子から記憶され
た複数ビットの情報が得られる。
【００１２】
【発明の実施の形態】以下図面を参照してこの発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００１３】図１はこの発明の一実施例のＲＯＭのメモ
リセルの部分を一部取り出して示した回路図である。
リセルの部分を一部取り出して示した回路図である。
【００１４】図１において、ワード線ＷＬ１，ＷＬ２は
夫々８本のビット線ＢＬ１乃至ＢＬ８と交差して設けら
れ，夫々の交点には以下に述べる構成のメモリセルが夫
々設けられている。
夫々８本のビット線ＢＬ１乃至ＢＬ８と交差して設けら
れ，夫々の交点には以下に述べる構成のメモリセルが夫
々設けられている。
【００１５】ワード線ＷＬ１は８個のダイオードＤ１乃
至Ｄ８のアノードに夫々接続され、ダイオードＤ２、Ｄ
５、Ｄ７のカソードは夫々導体Ｃ１，Ｃ２，Ｃ３を介し
てビット線ＢＬ２，ＢＬ５、ＢＬ７に夫々接続される。
至Ｄ８のアノードに夫々接続され、ダイオードＤ２、Ｄ
５、Ｄ７のカソードは夫々導体Ｃ１，Ｃ２，Ｃ３を介し
てビット線ＢＬ２，ＢＬ５、ＢＬ７に夫々接続される。
【００１６】残りのダイオードＤ１，Ｄ３，Ｄ４，Ｄ
６、Ｄ８は夫々開放端子Ｔ１−Ｔ５を介してビット線Ｂ
Ｌ１，ＢＬ３，ＢＬ４、ＢＬ６，ＢＬ８に接続される。
６、Ｄ８は夫々開放端子Ｔ１−Ｔ５を介してビット線Ｂ
Ｌ１，ＢＬ３，ＢＬ４、ＢＬ６，ＢＬ８に接続される。
【００１７】同様に、ワード線ＷＬ２は８個のダイオー
ドＤ１１乃至Ｄ１８のアノードに夫々接続され、ダイオ
ードＤ１３，Ｄ１４、Ｄ１７，Ｄ１８のカソードは導体
Ｃ１１，Ｃ１２，Ｃ１３、Ｃ１４を介してビット線ＢＬ
３、ＢＬ４、ＢＬ７、ＢＬ８に夫々接続される。
ドＤ１１乃至Ｄ１８のアノードに夫々接続され、ダイオ
ードＤ１３，Ｄ１４、Ｄ１７，Ｄ１８のカソードは導体
Ｃ１１，Ｃ１２，Ｃ１３、Ｃ１４を介してビット線ＢＬ
３、ＢＬ４、ＢＬ７、ＢＬ８に夫々接続される。
【００１８】残りのダイオードＤ１１，Ｄ１２，Ｄ１
５、Ｄ１６は夫々開放端子Ｔ１１−Ｔ１４を介してビッ
ト線ＢＬ１，ＢＬ２，ＢＬ５、ＢＬ６に接続される。
５、Ｄ１６は夫々開放端子Ｔ１１−Ｔ１４を介してビッ
ト線ＢＬ１，ＢＬ２，ＢＬ５、ＢＬ６に接続される。
【００１９】このように、ワード線ＷＬ１，ＷＬ２と８
本のビット線ＢＬ１乃至ＢＬ８との夫々の交点にはダイ
オードと抵抗値無限大の素子との組み合わせの構成のメ
モリセル、またはダイオードと抵抗が極めて小さく実質
的にゼロと見做せる配線抵抗を有する導体との組み合わ
せの構成のメモリセルＭ１乃至Ｍ８，Ｍ１１乃至Ｍ１８
が設けられている。なお、ビット線ＢＬ１−ＢＬ８はそ
れぞれ必要に応じ、Ｉ／Ｏ端子Ｉ／Ｏ１−Ｉ／Ｏ８に接
続される。
本のビット線ＢＬ１乃至ＢＬ８との夫々の交点にはダイ
オードと抵抗値無限大の素子との組み合わせの構成のメ
モリセル、またはダイオードと抵抗が極めて小さく実質
的にゼロと見做せる配線抵抗を有する導体との組み合わ
せの構成のメモリセルＭ１乃至Ｍ８，Ｍ１１乃至Ｍ１８
が設けられている。なお、ビット線ＢＬ１−ＢＬ８はそ
れぞれ必要に応じ、Ｉ／Ｏ端子Ｉ／Ｏ１−Ｉ／Ｏ８に接
続される。
【００２０】図１に示した構成のマスクＲＯＭから情報
を読み出すための全体の回路は例えば図２のブロック図
に示すように構成される。図２において、メモリのアク
セス信号は入力バッファ２１に供給される。入力バッフ
ァ２１の出力信号はデコーダ２２に供給されて解読さ
れ、所定のワード線、例えばＷＬ１が選択される。
を読み出すための全体の回路は例えば図２のブロック図
に示すように構成される。図２において、メモリのアク
セス信号は入力バッファ２１に供給される。入力バッフ
ァ２１の出力信号はデコーダ２２に供給されて解読さ
れ、所定のワード線、例えばＷＬ１が選択される。
【００２１】一方、入力バッファ２１の出力信号は前記
アクセス信号に応じて参照信号ＲＦとして発生され、検
出器２３の入力端子に供給される。この検出器２３はワ
ード線ＷＬ１と交差するビット線ＢＬ１〜ＢＬ８との交
点に接続されたメモリセルＭ１〜Ｍ８に対するアクセス
に夫々同期し、或いはワード線ＷＬ２と交差するビット
線ＢＬ１〜ＢＬ８との交点に接続されたメモリセルＭ１
１〜Ｍ１８に対するアクセスに夫々同期した参照信号Ｒ
Ｆを発生させるためのものである。生成された参照信号
ＲＦは検出器２３に供給され、検出器２３はこの参照信
号ＲＦが供給されている時間だけ動作するように構成さ
れている。この結果、メモリセルＭ１，Ｍ２が順次アク
セスされた場合には、ビット線ＢＬ１、ＢＬ２からＩ／
Ｏ１，Ｉ／Ｏ２を介して出力バッファ２４からはメモリ
セルＭ１，Ｍ２の記憶内容に応じて“１０”の２ビット
のパラレル情報を読み出すことができる。同様に、他の
ワード線ＷＬ２が選択されると、出力“１１”が出力バ
ッファ２４から得られることになる。
アクセス信号に応じて参照信号ＲＦとして発生され、検
出器２３の入力端子に供給される。この検出器２３はワ
ード線ＷＬ１と交差するビット線ＢＬ１〜ＢＬ８との交
点に接続されたメモリセルＭ１〜Ｍ８に対するアクセス
に夫々同期し、或いはワード線ＷＬ２と交差するビット
線ＢＬ１〜ＢＬ８との交点に接続されたメモリセルＭ１
１〜Ｍ１８に対するアクセスに夫々同期した参照信号Ｒ
Ｆを発生させるためのものである。生成された参照信号
ＲＦは検出器２３に供給され、検出器２３はこの参照信
号ＲＦが供給されている時間だけ動作するように構成さ
れている。この結果、メモリセルＭ１，Ｍ２が順次アク
セスされた場合には、ビット線ＢＬ１、ＢＬ２からＩ／
Ｏ１，Ｉ／Ｏ２を介して出力バッファ２４からはメモリ
セルＭ１，Ｍ２の記憶内容に応じて“１０”の２ビット
のパラレル情報を読み出すことができる。同様に、他の
ワード線ＷＬ２が選択されると、出力“１１”が出力バ
ッファ２４から得られることになる。
【００２２】以下、図３を参照してダイオードと回路開
放による無限大の抵抗との組み合わせの構成のメモリセ
ル、またはダイオードと抵抗ゼロと見做せる配線抵抗の
みの導体との組み合わせの構成のメモリセルＭ１乃至Ｍ
８，Ｍ１１乃至Ｍ１８からその記憶内容を読み出す動作
の原理を詳細に説明する。
放による無限大の抵抗との組み合わせの構成のメモリセ
ル、またはダイオードと抵抗ゼロと見做せる配線抵抗の
みの導体との組み合わせの構成のメモリセルＭ１乃至Ｍ
８，Ｍ１１乃至Ｍ１８からその記憶内容を読み出す動作
の原理を詳細に説明する。
【００２３】図３（ａ）は基準時間ｔ０で立ち上がる入
力アクセス信号または参照信号ＲＦの信号波形図を示
す。この入力アクセス信号によりデコーダ２２で例えば
ワード線ＷＬ１とビット線ＢＬ１とが選択されると、ビ
ット線ＢＬ１に接続された図示しない電源によりダイオ
ードＤ１を介してビット線ＢＬ１との間に電位差が発生
する。この電位差は開放端子Ｔ１に現れるが、これは実
質的に無限大の抵抗が接続されていることと等価である
ので、図３（ｂ）に示すようにＩ／Ｏ１への出力信号に
対する遅延時定数は無限大であり、“１“出力がビット
線ＢＬ１に現れることになる。
力アクセス信号または参照信号ＲＦの信号波形図を示
す。この入力アクセス信号によりデコーダ２２で例えば
ワード線ＷＬ１とビット線ＢＬ１とが選択されると、ビ
ット線ＢＬ１に接続された図示しない電源によりダイオ
ードＤ１を介してビット線ＢＬ１との間に電位差が発生
する。この電位差は開放端子Ｔ１に現れるが、これは実
質的に無限大の抵抗が接続されていることと等価である
ので、図３（ｂ）に示すようにＩ／Ｏ１への出力信号に
対する遅延時定数は無限大であり、“１“出力がビット
線ＢＬ１に現れることになる。
【００２４】従って、図３（ａ）に示した参照信号ＲＦ
がハイレベルのときにビット線ＢＬ１のレベルが図３
（ｂ）に示すようにローレベルであることが検出器２３
で検出され、この結果、メモリセルＭ１の記憶内容は
“１”であると認識される。
がハイレベルのときにビット線ＢＬ１のレベルが図３
（ｂ）に示すようにローレベルであることが検出器２３
で検出され、この結果、メモリセルＭ１の記憶内容は
“１”であると認識される。
【００２５】続いて、入力アクセス信号によりデコーダ
２２でワード線ＷＬ２とビット線ＢＬ１が選択される
と、ビット線ＢＬ１との交点のメモリセルＭ１１が選択
され、メモリセルＭ１と同様に開放端子Ｔ１１を有する
ので、“１“出力がビット線ＢＬ１に現れることにな
り、“１１”の２ビットの情報が時系列的に順次読み出
されたことになる。
２２でワード線ＷＬ２とビット線ＢＬ１が選択される
と、ビット線ＢＬ１との交点のメモリセルＭ１１が選択
され、メモリセルＭ１と同様に開放端子Ｔ１１を有する
ので、“１“出力がビット線ＢＬ１に現れることにな
り、“１１”の２ビットの情報が時系列的に順次読み出
されたことになる。
【００２６】また、入力アクセス信号によりデコーダ２
２で例えばワード線ＷＬ１とビット線Ｂ２が選択される
と、ワード線ＷＬ１に接続された図示しない電源からビ
ット線ＢＬ２に電流が流れる。この電流はダイオードＤ
２および導体Ｃ１を介して直接ビット線ＢＬ２に流れ込
むから、殆ど何等の遅れもなく図３（ｃ）に示すように
出力信号がビット線ＢＬ２に伝わる。
２で例えばワード線ＷＬ１とビット線Ｂ２が選択される
と、ワード線ＷＬ１に接続された図示しない電源からビ
ット線ＢＬ２に電流が流れる。この電流はダイオードＤ
２および導体Ｃ１を介して直接ビット線ＢＬ２に流れ込
むから、殆ど何等の遅れもなく図３（ｃ）に示すように
出力信号がビット線ＢＬ２に伝わる。
【００２７】このように、図３（ａ）に示した参照信号
ＲＦがハイレベルのときにビット線ＢＬ２のレベルが図
３（ｃ）に示すようにハイレベルであることが検出器２
３で検出され、この結果、メモリセルＭ２の記憶内容は
“０”であると認識される。
ＲＦがハイレベルのときにビット線ＢＬ２のレベルが図
３（ｃ）に示すようにハイレベルであることが検出器２
３で検出され、この結果、メモリセルＭ２の記憶内容は
“０”であると認識される。
【００２８】ここで、各々のメモリセルＭ１乃至Ｍ８，
Ｍ１１乃至Ｍ１８には夫々ダイオードＤ１−Ｄ８，Ｄ１
１−Ｄ１８が付属されているが、これらは選択されてい
ないワード線に接続された別のメモリセルから逆流する
電流を防止し誤読み出しを防止するためのものである。
Ｍ１１乃至Ｍ１８には夫々ダイオードＤ１−Ｄ８，Ｄ１
１−Ｄ１８が付属されているが、これらは選択されてい
ないワード線に接続された別のメモリセルから逆流する
電流を防止し誤読み出しを防止するためのものである。
【００２９】図３に示したように、選択されたワード線
からの出力信号を時間軸上に表示して見ると、基準時間
ｔ０から等分割した時間の、あるタイミングで発生する
出力信号を参照信号ＲＦと比較することで、無限大の抵
抗をもつ開放端子により無限に遅れて出る信号は“１”
と認識し、遅れずに出る信号は“０”と認識することで
容易にＲＯＭ出力が検出できることになる。
からの出力信号を時間軸上に表示して見ると、基準時間
ｔ０から等分割した時間の、あるタイミングで発生する
出力信号を参照信号ＲＦと比較することで、無限大の抵
抗をもつ開放端子により無限に遅れて出る信号は“１”
と認識し、遅れずに出る信号は“０”と認識することで
容易にＲＯＭ出力が検出できることになる。
【００３０】上記の説明ではワード線ＷＬ１，ＷＬ２を
順次駆動して例えばビット線ＢＬ１から時間軸上で連続
する２ビットの情報“１１”を読み出す場合を例示した
が、図１の実施例で例えばワード線ＷＬ１を駆動した状
態でビット線ＢＬ１〜ＢＬ８を選択すればＩ／Ｏ１〜Ｉ
／Ｏ８を介して一度に８ビットのワード情報を読み出す
こともできる。
順次駆動して例えばビット線ＢＬ１から時間軸上で連続
する２ビットの情報“１１”を読み出す場合を例示した
が、図１の実施例で例えばワード線ＷＬ１を駆動した状
態でビット線ＢＬ１〜ＢＬ８を選択すればＩ／Ｏ１〜Ｉ
／Ｏ８を介して一度に８ビットのワード情報を読み出す
こともできる。
【００３１】図１に示した構成のＲＯＭから情報を読み
出すための全体の回路は例えば図４のブロック図に示す
ように構成される。図４において、メモリのアクセス信
号は入力バッファＩＢに供給される。入力バッファＩＢ
の出力信号はＸデコーダＸＤに供給されて解読され、所
定のワード線、例えばＷＬ１が選択される。
出すための全体の回路は例えば図４のブロック図に示す
ように構成される。図４において、メモリのアクセス信
号は入力バッファＩＢに供給される。入力バッファＩＢ
の出力信号はＸデコーダＸＤに供給されて解読され、所
定のワード線、例えばＷＬ１が選択される。
【００３２】一方、入力バッファＩＢからは前記アクセ
ス信号に応じて参照信号ＲＦを発生するための指示信号
がＲＦ信号発生器ＲＦに供給され、発生されたＲＦ信号
は検出器としてのセンスアンプＳＡの入力端子に供給さ
れるとともに、クロック信号発生器ＣＬに供給される。
このＲＦ信号は、図１のビット線ＢＬ１〜ＢＬ８と交差
するワード線ＷＬ１との交点に接続されたメモリセルＭ
１〜Ｍ８に対するアクセスに夫々同期した読出し出力を
得るためのものである。生成された参照信号ＲＦは検出
器ＳＡに供給され、検出器ＳＡはこの参照信号ＲＦが供
給されている時間だけ動作するように構成されている。
ス信号に応じて参照信号ＲＦを発生するための指示信号
がＲＦ信号発生器ＲＦに供給され、発生されたＲＦ信号
は検出器としてのセンスアンプＳＡの入力端子に供給さ
れるとともに、クロック信号発生器ＣＬに供給される。
このＲＦ信号は、図１のビット線ＢＬ１〜ＢＬ８と交差
するワード線ＷＬ１との交点に接続されたメモリセルＭ
１〜Ｍ８に対するアクセスに夫々同期した読出し出力を
得るためのものである。生成された参照信号ＲＦは検出
器ＳＡに供給され、検出器ＳＡはこの参照信号ＲＦが供
給されている時間だけ動作するように構成されている。
【００３３】この検出器ＳＡの出力はシフトレジスタＳ
Ｒに供給され、例えば８本のビット線ＢＬ１〜ＢＬ８の
出力がシフトレジスタＳＲにラッチされる。この結果、
出力バッファＯＢからはメモリセルＭ１〜Ｍ８の記憶内
容に応じた８ビットのパラレル情報を読み出すことがで
きる。同様に、他のワード線、例えばＷＬ２が選択され
ると、別の８ビット出力がシフトレジスタＳＲを介して
出力バッファＯＢから得られることになる。
Ｒに供給され、例えば８本のビット線ＢＬ１〜ＢＬ８の
出力がシフトレジスタＳＲにラッチされる。この結果、
出力バッファＯＢからはメモリセルＭ１〜Ｍ８の記憶内
容に応じた８ビットのパラレル情報を読み出すことがで
きる。同様に、他のワード線、例えばＷＬ２が選択され
ると、別の８ビット出力がシフトレジスタＳＲを介して
出力バッファＯＢから得られることになる。
【００３４】ここで、図５を参照して図４のワード線と
ビット線の交点に形成されたセル回路の構成を説明す
る。図５において、ＸデコーダＸＤによりデコードされ
て例えばワード線ＷＬ１が選択されたものとすると、図
１にも示したように、このワード線ＷＬ１に接続された
メモリセルＭ１〜Ｍ８に記憶された情報内容はビット線
ＢＬ１〜ＢＬ８を介してＺゲートＺＧに送られる。図５
においてＺゲートＺＧの出力は検出器ＳＡ１を介してシ
フトレジスタＳＲ１に送られてラッチされる。
ビット線の交点に形成されたセル回路の構成を説明す
る。図５において、ＸデコーダＸＤによりデコードされ
て例えばワード線ＷＬ１が選択されたものとすると、図
１にも示したように、このワード線ＷＬ１に接続された
メモリセルＭ１〜Ｍ８に記憶された情報内容はビット線
ＢＬ１〜ＢＬ８を介してＺゲートＺＧに送られる。図５
においてＺゲートＺＧの出力は検出器ＳＡ１を介してシ
フトレジスタＳＲ１に送られてラッチされる。
【００３５】図１ではメモリセルＭ８までしか示してな
いが、このワード線ＷＬ１にはさらに多くのビット線が
交差し、夫々の交点には図５に示すように８個を一つの
単位として多くのメモリセルＭ９〜Ｍ１６、Ｍ１７…が
接続される。メモリセルＭ９〜Ｍ１６の出力はビット線
ＢＬ９〜ＢＬ１６からＹゲートＹＧに取り出され、第２
の検出器ＳＡ２を介してシフトレジスタＳＲ２に送られ
る。メモリセルＭ１７以降も同様にして記憶情報が読み
出される。
いが、このワード線ＷＬ１にはさらに多くのビット線が
交差し、夫々の交点には図５に示すように８個を一つの
単位として多くのメモリセルＭ９〜Ｍ１６、Ｍ１７…が
接続される。メモリセルＭ９〜Ｍ１６の出力はビット線
ＢＬ９〜ＢＬ１６からＹゲートＹＧに取り出され、第２
の検出器ＳＡ２を介してシフトレジスタＳＲ２に送られ
る。メモリセルＭ１７以降も同様にして記憶情報が読み
出される。
【００３６】次に、図１に示したメモリから図５に示し
たようにワード線ごとに８ビットを一組として情報を読
出す動作を図６〜図８を参照して説明する。Ｘデコーダ
ＸＤに与えられるアドレス入力を図６（ａ）に示す。図
６（ａ）に示した有効アドレス期間にたとえばワード線
ＷＬ１が選択されると、このワード線ＷＬ１には図６
（ｂ）に示す読出し信号が与えられる。前述したよう
に、この読出し信号の立上がりに同期した図６（ｃ）の
参照信号ＲＦ１が得られ、この結果、セル抵抗値が実質
的に零のメモリセルを介して接続されたビット線、ＢＬ
２，ＢＬ５，ＢＬ７には図６（ｄ）に示したように参照
信号ＲＦ１と一致する出力信号が得られ、セル抵抗値が
無限大のメモリセルを介して接続されたビット線、ＢＬ
１，ＢＬ３，ＢＬ４，ＢＬ６，ＢＬ８には図６（ｅ）に
示したように参照信号ＲＦ１と一致しない平坦な出力信
号が得られる。従って、図示しないＡＮＤ回路で参照信
号ＲＦと図６（ｃ）の出力もしくは図６（ｄ）で出力と
の論理積を取ると、図７に示したように、ビット線ＢＬ
２、ＢＬ５、ＢＬ７のみＨＩＧＨ（“０”）となり、残
りはＬＯＷ（“１”）となるワード線ＷＬ１に関する８
ビットの出力“１０１１０１０１”がシフトレジスタＳ
Ｒにラッチされる。シフトレジスタＳＲの出力は夫々の
ビット線ごとに図６（ｃ）の参照信号ＲＦの立上がりに
応じて固定され、図８に示すように有効データとして一
定時間保持される。
たようにワード線ごとに８ビットを一組として情報を読
出す動作を図６〜図８を参照して説明する。Ｘデコーダ
ＸＤに与えられるアドレス入力を図６（ａ）に示す。図
６（ａ）に示した有効アドレス期間にたとえばワード線
ＷＬ１が選択されると、このワード線ＷＬ１には図６
（ｂ）に示す読出し信号が与えられる。前述したよう
に、この読出し信号の立上がりに同期した図６（ｃ）の
参照信号ＲＦ１が得られ、この結果、セル抵抗値が実質
的に零のメモリセルを介して接続されたビット線、ＢＬ
２，ＢＬ５，ＢＬ７には図６（ｄ）に示したように参照
信号ＲＦ１と一致する出力信号が得られ、セル抵抗値が
無限大のメモリセルを介して接続されたビット線、ＢＬ
１，ＢＬ３，ＢＬ４，ＢＬ６，ＢＬ８には図６（ｅ）に
示したように参照信号ＲＦ１と一致しない平坦な出力信
号が得られる。従って、図示しないＡＮＤ回路で参照信
号ＲＦと図６（ｃ）の出力もしくは図６（ｄ）で出力と
の論理積を取ると、図７に示したように、ビット線ＢＬ
２、ＢＬ５、ＢＬ７のみＨＩＧＨ（“０”）となり、残
りはＬＯＷ（“１”）となるワード線ＷＬ１に関する８
ビットの出力“１０１１０１０１”がシフトレジスタＳ
Ｒにラッチされる。シフトレジスタＳＲの出力は夫々の
ビット線ごとに図６（ｃ）の参照信号ＲＦの立上がりに
応じて固定され、図８に示すように有効データとして一
定時間保持される。
【００３７】同様にして、ＸデコーダＸＤによってワー
ド線ＷＬ２が選択されると、ワード線ＷＬ２に入力信号
が与えられると同時に参照信号ＲＦ２が立上がり、結果
として、無限大の抵抗値を持つセルＭ１１，Ｍ１２，Ｍ
１５，Ｍ１６からは“１”信号が、極めて小さい抵抗値
を持つセルＭ１３、Ｍ１４，Ｍ１７，Ｍ１８からは
“０”信号が読み出される。
ド線ＷＬ２が選択されると、ワード線ＷＬ２に入力信号
が与えられると同時に参照信号ＲＦ２が立上がり、結果
として、無限大の抵抗値を持つセルＭ１１，Ｍ１２，Ｍ
１５，Ｍ１６からは“１”信号が、極めて小さい抵抗値
を持つセルＭ１３、Ｍ１４，Ｍ１７，Ｍ１８からは
“０”信号が読み出される。
【００３８】なお、図４の検出器ＳＡは電圧検出型であ
るが、情報の読出しに支障がない限り情報１／０を検出
器ＳＡに流れる電流で検出する電流検出型であってもよ
い。
るが、情報の読出しに支障がない限り情報１／０を検出
器ＳＡに流れる電流で検出する電流検出型であってもよ
い。
【００３９】次に、図１に示した実施例のメモリセルを
半導体基板上に形成するための製造方法を図９の上面図
および図１０の断面図を参照して詳細に説明する。な
お、ここでは図１のワード線ＷＬ１に関連して形成され
たメモリセルＭ１，Ｍ２，Ｍ３の部分のみ示してある。
半導体基板上に形成するための製造方法を図９の上面図
および図１０の断面図を参照して詳細に説明する。な
お、ここでは図１のワード線ＷＬ１に関連して形成され
たメモリセルＭ１，Ｍ２，Ｍ３の部分のみ示してある。
【００４０】図９（ａ）に示すように、シリコン半導体
基板３０上に高濃度のＰ形不純物（Ｐ＋）をドープした
ポリシリコン層でワード線ＷＬ１を形成する。次に、こ
のワード線ＷＬ１の上に図示しないレジスト層を形成
し、形成されたレジスト層の、ビット線との交点位置に
形成すべき四角いコンタクト孔に相当する位置に開孔を
形成してワード線ＷＬ１の表面を露出させ、この開孔か
ら高濃度のＮ形不純物（Ｎ＋）をドープしてワード線Ｗ
Ｌ１の表面に不純物領域Ａ１，Ａ２，Ａ３を形成する
（図１０（ａ）参照）。この高濃度のＰ形不純物（Ｐ
＋）をドープしたポリシリコン層でなるワード線ＷＬ１
と高濃度のＮ形不純物（Ｎ＋）をドープした不純物領域
Ａ１，Ａ２，Ａ３との間には図１に示したダイオードＤ
１，Ｄ２，Ｄ３が形成されたことになる。
基板３０上に高濃度のＰ形不純物（Ｐ＋）をドープした
ポリシリコン層でワード線ＷＬ１を形成する。次に、こ
のワード線ＷＬ１の上に図示しないレジスト層を形成
し、形成されたレジスト層の、ビット線との交点位置に
形成すべき四角いコンタクト孔に相当する位置に開孔を
形成してワード線ＷＬ１の表面を露出させ、この開孔か
ら高濃度のＮ形不純物（Ｎ＋）をドープしてワード線Ｗ
Ｌ１の表面に不純物領域Ａ１，Ａ２，Ａ３を形成する
（図１０（ａ）参照）。この高濃度のＰ形不純物（Ｐ
＋）をドープしたポリシリコン層でなるワード線ＷＬ１
と高濃度のＮ形不純物（Ｎ＋）をドープした不純物領域
Ａ１，Ａ２，Ａ３との間には図１に示したダイオードＤ
１，Ｄ２，Ｄ３が形成されたことになる。
【００４１】次に、ワード線ＷＬ１の上に図１０（ｂ）
に示したように酸化膜３１を均一に形成し、更にその上
にレジスト層３２を形成する。その後、マスクＲＯＭの
製造時と同様に、ロムコードを受けたら、“１”部分が
開口したロムコードマスクでメモリセルＭ２に対応する
位置のレジスト３２を取り除き、コンタクト孔Ｃを形成
するために、露出した酸化膜３１をエッチング除去す
る。形成されたコンタクト孔Ｃ内には導体として用いら
れるタングステンなどの金属が埋め込まれ、かつ不純物
領域Ａ２に接触するように導電性のＷプラグＷＰが堆積
される。
に示したように酸化膜３１を均一に形成し、更にその上
にレジスト層３２を形成する。その後、マスクＲＯＭの
製造時と同様に、ロムコードを受けたら、“１”部分が
開口したロムコードマスクでメモリセルＭ２に対応する
位置のレジスト３２を取り除き、コンタクト孔Ｃを形成
するために、露出した酸化膜３１をエッチング除去す
る。形成されたコンタクト孔Ｃ内には導体として用いら
れるタングステンなどの金属が埋め込まれ、かつ不純物
領域Ａ２に接触するように導電性のＷプラグＷＰが堆積
される。
【００４２】この後、図９（ｃ），図１０（ｃ）に示し
たようにレジスト３２を全て除去し、ＷプラグＷＰ２の
表面を露出させ、図９（ｄ），図１０（ｄ）に示したよ
うに各コンタクト部分を横切るビット線ＢＬ１，ＢＬ
２，ＢＬ３をメタル配線で取り付けて完成する。ここ
で、ビット線ＢＬ１，ＢＬ３と不純物領域Ａ１，Ａ３と
の間には開放端子Ｔ１，Ｔ２が形成されたことになる。
この結果、図１のワード線ＷＬ１に沿ってメモリセルＭ
１，Ｍ２，Ｍ３が形成された。
たようにレジスト３２を全て除去し、ＷプラグＷＰ２の
表面を露出させ、図９（ｄ），図１０（ｄ）に示したよ
うに各コンタクト部分を横切るビット線ＢＬ１，ＢＬ
２，ＢＬ３をメタル配線で取り付けて完成する。ここ
で、ビット線ＢＬ１，ＢＬ３と不純物領域Ａ１，Ａ３と
の間には開放端子Ｔ１，Ｔ２が形成されたことになる。
この結果、図１のワード線ＷＬ１に沿ってメモリセルＭ
１，Ｍ２，Ｍ３が形成された。
【００４３】このように本実施例では全体の構成が非常
に単純であり、かつロムコード受入れからＲＯＭ完成ま
での工程が極めて短いという特徴をもつ。
に単純であり、かつロムコード受入れからＲＯＭ完成ま
での工程が極めて短いという特徴をもつ。
【００４４】
【発明の効果】以上詳述したようにこの発明によれば、
ワード線とビット線との間に選択的に無限大の抵抗を介
在させ、或いは実質的に零の抵抗体を介在させること
で、入力信号を遅延量零、或いは遅延量無限大のメモリ
セルにより選択的に遅延させて出力し、入力信号に対し
て所定のタイミングで情報を読み出すことにより、トラ
ンジスタを省略しても良好なメモリセル機能を得ること
ができ、メモリセルを小形化し、製造を容易にできる。
ワード線とビット線との間に選択的に無限大の抵抗を介
在させ、或いは実質的に零の抵抗体を介在させること
で、入力信号を遅延量零、或いは遅延量無限大のメモリ
セルにより選択的に遅延させて出力し、入力信号に対し
て所定のタイミングで情報を読み出すことにより、トラ
ンジスタを省略しても良好なメモリセル機能を得ること
ができ、メモリセルを小形化し、製造を容易にできる。
【図１】本発明の一実施例の回路構成図。
【図２】図１の実施例において特定のワード線に関して
情報を読み出す動作回路を示すブロック図。
情報を読み出す動作回路を示すブロック図。
【図３】図１の実施例の動作を説明するためのタイミン
グチャート。
グチャート。
【図４】図１の実施例においてメモリセル全体に関して
情報を読み出す動作回路のブロック構成図。
情報を読み出す動作回路のブロック構成図。
【図５】図４のセル回路部分の構成を示すブロック図。
【図６】図１の実施例の情報読出し動作を示すタイムチ
ャート。
ャート。
【図７】図１の実施例の情報読出し動作を示すタイムチ
ャート。
ャート。
【図８】図１の実施例の情報読出し動作を示すタイムチ
ャート。
ャート。
【図９】図１に示した実施例回路を半導体基板上に形成
した一例を示す平面図。
した一例を示す平面図。
【図１０】図１に示した実施例回路を半導体基板上に形
成した一例を示す断面図。
成した一例を示す断面図。
【図１１】従来のマスクＲＯＭの回路構成の一例を示す
図。
図。
Ｍ１−Ｍ８，Ｍ１１−Ｍ１８…メモリセル、 ＷＬ１、ＷＬ２、…ワード線、 ＢＬ１−ＢＬ８…ビット線、 Ｔ１−Ｔ１４…開放端子、 Ｃ１−Ｃ１４…導体、 Ｄ１−Ｄ１８…ダイオード、 Ｉ／Ｏ１−Ｉ／Ｏ８…出力端子、 ２１…入力バッファ、 ２２…デコーダ、 ２３…検出器、 ２４…出力バッファ、 ＲＦ…参照信号、 ｔ０…基準時間、 Ａ１−Ａ３…Ｎ＋領域、 ３０…半導体基板、 ３１…酸化膜、 ３２…レジスト層、 Ｈ…開孔、 Ｃ…コンタクト孔、 ＷＰ…Ｗプラグ、 Ｑ１−Ｑ８…プログラムトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 重松 厚二 東京都千代田区丸の内一丁目１番２号 日 本鋼管株式会社内
Claims (10)
- 【請求項１】 複数のビット線と、 前記複数のビット線と交差する方向に配置された少なく
とも１本のワード線と、 前記複数のビット線とワード線との交点に夫々接続され
実質的に零或いは無限大の抵抗を含む複数のメモリ素子
と、 前記ワード線に与えられたアクセス信号に応じて所定の
タイミングで前記複数のビット線またはワード線に現わ
れる前記メモリ素子の情報を検出する手段と、 を具備したことを特徴とする情報記憶装置。 - 【請求項２】 さらに前記ビット線とワード線との間に
前記メモリ素子と直列に接続されたダイオードを含むこ
とを特徴とする請求項１に記載の情報記憶装置 - 【請求項３】 前記実質的に零の抵抗は前記半導体基板
上に形成された導電層でなり、前記実質的に無限大の抵
抗は配線の開放端子またはオープン部でなることを特徴
とする請求項１に記載の情報記憶装置。 - 【請求項４】 複数のビット線と、 前記複数のビット線と交差する方向に配置された複数の
ワード線と、 前記複数のビット線とワード線との交点に夫々接続され
実質的に零或いは無限大の抵抗を含む複数のメモリ素子
と、 選択されたワード線に与えられたアクセス信号に応じて
所定のタイミングで前記複数のビット線から同時に複数
ビットの情報を読みだし、または選択されたビット線に
接続されたメモリ素子を介して複数のワード線に現われ
る前記メモリ素子の情報を検出する手段と、 を具備したことを特徴とする情報記憶装置。 - 【請求項５】 さらに前記ビット線とワード線との間に
前記メモリ素子と直列に接続されたダイオードを含むこ
とを特徴とする請求項４に記載の情報記憶装置 - 【請求項６】 前記実質的に零の抵抗は前記半導体基板
上に形成されたメタル層でなり、前記実質的に無限大の
抵抗は配線のオープン部でなることを特徴とする請求項
５に記載の情報記憶装置。 - 【請求項７】 複数のビット線と、 前記複数のビット線の夫々に形成された複数のコンタク
ト部と、 このコンタクト部内に形成されたダイオードと、 このダイオードに接続されるように前記コンタクト部に
選択的に埋め込まれた導電層と、 前記複数のビット線と交差する方向に配置され前記コン
タクト部に絶縁層または前記導電層を介して接続された
複数のワード線と、 選択されたワード線に与えられたアクセス信号に応じて
所定のタイミングで前記複数のビット線から同時に複数
ビットの情報を読みだし、または選択されたビット線に
接続された前記導電層または絶縁層を介して複数のワー
ド線に現われる前記交差位置に記憶された情報を検出す
る手段と、 を具備し、前記導電層と絶縁層とを組み合わせることに
より情報を記憶することを特徴とする情報記憶装置。 - 【請求項８】 前記ワード線は高濃度の第１不純物を有
するポリシリコン層でなり、前記ダイオードはこのポリ
シリコン層に形成されたコンタクト部の周りに接触する
ように形成された高濃度の第２不純物領域との間に形成
されてなることを特徴とする請求項７に記載の情報記憶
装置。 - 【請求項９】 少なくとも１本のワード線とこれに絶縁
的に交差する複数のビット線との間を実質的に零または
無限大の抵抗で接続してメモリ素子を形成してなる情報
記憶装置の動作方法において、前記ワード線に供給され
たアクセス信号に応じて複数のビット線に現れる信号を
所定のタイミングで検出して複数ビットの情報として読
み出すようにしたことを特徴とする情報記憶装置の動作
方法。 - 【請求項１０】 少なくとも１本のワード線とこれに絶
縁的に交差する複数のビット線との間を配線抵抗のみに
よる実質的に零の抵抗または回路の開放による無限大の
抵抗で接続してメモリ素子を形成してなる情報記憶装置
の動作方法において、前記ワード線に供給されたアクセ
ス信号に応じて複数のビット線から所定のタイミングで
信号の有無を検出し、この有無を２進値の複数ビットの
情報として読み出すようにしたことを特徴とする情報記
憶装置の動作方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33557895A JPH08235890A (ja) | 1994-12-27 | 1995-12-25 | 情報記憶装置およびその動作方法 |
| PCT/JP1995/002715 WO2004090909A1 (ja) | 1994-12-27 | 1995-12-27 | 情報記憶装置およびその動作方法 |
| US08/696,879 US5848002A (en) | 1994-12-27 | 1995-12-27 | Information storage apparatus and method for operating the same |
| US09/120,180 US5963472A (en) | 1994-12-27 | 1998-07-22 | Information storage apparatus and method for operating the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33686494 | 1994-12-27 | ||
| JP6-336864 | 1994-12-27 | ||
| JP33557895A JPH08235890A (ja) | 1994-12-27 | 1995-12-25 | 情報記憶装置およびその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08235890A true JPH08235890A (ja) | 1996-09-13 |
Family
ID=26575225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33557895A Pending JPH08235890A (ja) | 1994-12-27 | 1995-12-25 | 情報記憶装置およびその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08235890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009531781A (ja) * | 2006-03-23 | 2009-09-03 | 株式会社東芝 | メモリ利用計算システム及び同システムを用いる方法 |
-
1995
- 1995-12-25 JP JP33557895A patent/JPH08235890A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009531781A (ja) * | 2006-03-23 | 2009-09-03 | 株式会社東芝 | メモリ利用計算システム及び同システムを用いる方法 |
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