JPH04130764A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、その
入力及び出力信号レベルがＥＣＬ　（Ｅｓｅｆｔｔｅｒ
　　Ｃｏｕｐｌｅｄ　　Ｌｏｇｉｃ）レベルとされ、そ
の内部信号レベルがＭＯＳレベルとされるバイポーラ・
ＣＭＯ３（以下、Ｂｉ−ＣＭＯ３と略す）型ＲＡＭ（ラ
ンダムアクセスメモリ）等に利用して特に有効な技術に
関するものである。

〔従来の技術〕

ＭＯＳＦＥＴ　（金属酸化物半導体型電界効果トランジ
スタ、この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とる）を含むスタティッ
ク型メモリセルが格子状配置されてなるメモリアレイと
、ＥＣＬ回ｉ及Ｂｉ−ＣＭＯＳ回路からなる周辺回路と
を備えＢ１−ＣＭＯＳ型ＲＡＭがある。

Ｂｉ−ＣＭＯ３型ＲＡＭについては、例えば、１９８６
年ＩＯ月ｒアイ・イー・イー・イー（ＥＥＥ）ジャーナ
ル　オブ　ソリッド・ステーサーキン°ン（Ｊｏｕｒｎ
ａｌ　　Ｏｆ　５ｏｌｉｄ−３ｔａｔｅＣ３ｒｃｕｉｔ
ｓ）、Ｖｏｌ、５Ｃ−２１，ＮＯ，５Ｊの第８１頁〜第
６８４頁に記載されている。

〔発明が解決しようとする課題〕

上記に記載されるＢ１−ＣＭＯＳ型ＲＡＭに；いて、外
部から入力されるアドレス信号等の入；信号は、その信
号振幅を例えば０．８ｖとするＥ（Ｌレベルとされ、内
部において伝達される内部−ドレス信号等の内部信号は
、その信号振幅を例２ば５■とするＭＯＳレベルとされ
る。このため、Ｂ１−Ｃ５ＭＯ３型ＲＡＭには、第６図
のＸアトＬスハッファＸＡＢに代表して示されるように
、ＩＣＬレベルのＸアドレス信号ＡＸＯ等を受ける単位
アドレス入力回路ＵＡＲと、ＭＯＳレベルの内部アドレ
ス信号ａｘＱ等を出力する単位アドレス駆動回路ＵＡＤ
との間に、ＭＯ３ＦＥＴＱ７及びＣ８ならびにＣ２１及
びＣ２２からなる単位レベル変換回路ＵＬＣが設けられ
る。これらの単位レベル変換回路は、アドレス信号等の
入力信号のビットごとに対応して必要とされる。その結
果、Ｂｉ−ＣＭＯ３型ＲＡＭの回路素子数が増大し、そ
のチップ面積が増大するとともに、各入力信号の伝達遅
延時間が増大し、相応してＢｉ−ＣＭＯ３型ＲＡＭのア
クセスタイムが遅くなる。

この発明の目的は、アドレスバッファ等の簡素化を図っ
たＢｉ−ＣＭＯ３型ＲＡＭ等の半導体集積回路装置を提
供することにある。

この発明の他の目的は、Ｂ１・ＣＭＯ３型ＲＡＭ等の高
速動作を妨げることなく、そのチップ面積を縮小し、動
作の安定化を図ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

（ｉ［題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りであるすなわち、Ｂ１
−ＣＭＯＳ型ＲＡＭ等が形成される半導体基板を、素子
基板が例えば酸化シリコン等の絶縁層を介して構造基板
に接合されるいわゆるＳｏｌ基板とし、さらに、上記素
子基板を、例えばＵ字分離溝等の分離領域によって複数
のアイランドに分割して、各アイランドに異なる絶対値
の電源電圧及び基板電位を供給する。

〔作　用〕

上記した手段によれば、例えばＥＣＬ回路とＣＭＯＳ又
はＢｉ−０Ｍ０８回路との間で、レベル変換回路を介す
ることなく信号を授受てきるとともに、各アイランドに
形成されるＭＯＳＦＥＴのしきい値電圧を意図的に変え
ることができる。これにより、Ｂ　ｉ　−ＣＭＯＳＩＪ
ＩＲＡＭ等１７）７Ｆ’し７゜バッファ等の回路構成を
簡素化し、入力信号等の伝達遅延時間を縮小できる。そ
の結果、Ｂｌ−ＣＭＯ３型ＲＡＭ等の高速動作を妨げる
ことなく、そのチップ面積を縮小し、動作の安定化を図
ることができる。

〔実施例〕

第１図には、この発明が通用されたＢｉ−ＣＭＯ８型Ｒ
ＡＭの一実施例の基板配置図が示され、第２図には、そ
の一実施例の回路ブロック図が示されている。また、第
３図及び第４図には、第２図のＢｌ−ＣＭＯ３型ＲＡＭ
に含まれるＸアドレスバッファＸＡＢ及びデータ出力バ
ッファＤＯＢの一実施例の部分的な回路図が示され、第
５図には、第１Ｆ！！Ｊ（ＤＢ　ｉ　・ＣＭＯＳ型ＲＡ
Ｍの一実施例のＡ−Ｂ断面図が示されている。これらの
図をもとに、この実施例の８３−ＣＭＯＳ型ＲＡＭの構
成と動作及びレイアウトの概要ならびにその特徴につい
て説明する。なお、各回路図において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯ５ＦＥＴと区別して示される。また、図示されるパ
イボーラトランジスタは、特に制限されないが、すべて
ＮＰＮ型トランジスタである。

第１図において、この実施例のＢｉ−ＣＭＯ３型Ｏ３Ｍ
は、特に制限されないが、半導体基板ＳＵＢ面の大半の
面積を占めて配置される一対のメモリアレイＡＲＹＵ及
びＡＲＹＬを基本構成とする。これらのメモリアレイの
中間には、ＹアドレスデコーダＹＤが配置され、このＹ
アドレスデコーダと各メモリアレイとの間には、対応す
るカラムスイッチＣ３ＷＵ及びＣ３ＷＬがそれぞれ配置
される。メモリアレイＡＲＹＵ及びＡＲＹＬの左側には
、対応するＸアドレスデコーダＸＤＵ及びＸＤＬがそれ
ぞれ配置され、これらのＸアドレスデコーダの外側には
、ＸアドレスバッファＸＡＢ及びＹアドレスバンファＹ
ＡＢがそれぞれ配置される。カラムスイッチＣ５ＷＵの
左側には、ライトアンプＷＡ及びデータ入カバソファＤ
ＩＢが配置され、カラムスイッチＣ３ＷＬの左側には、
センスアンプＳＡ及びデータ出力バッファＤＯＢが配置
される。さらに、ＹアドレスデコーダＹＤの左側には、
電圧発生回路ＶＧ及びタイミング発生回路ＴＧが配置さ
れる。

この実施例において、半導体基板ＳＵＢは、第５図に示
されるように、回路素子を形成するためのＰ型素子基板
ＰＳＵＢ　（第２の基板）が例えば酸化シリコンからな
る絶縁層を介して構造基板Ｃ３ＯＢ　（第１の基板）に
接合されるいわゆるＳ０１　　（Ｓ　１ｌｉｃｏｎ　　
Ｏｎ　　Ｉ　ｎ５ｕｌａｔｏｒ）基板とされる。

そして、上記素子基板ＰＳＵＢは、特に制限されないが
、第１図に点線で例示されるように、Ｕ字分離溝Ｕ２及
びＵ４等の分離領域によって複数のアイランドＩＬＬ〜
ＩＬ４に分割される。

このうち、アイランドＩＬＩには、特に制限されないが
、電圧発生回路ＶＧと、ＸアドレスバフファＸＡＢ、Ｙ
アドレスバンファＹＡＢ、データ入カバンファＤ　Ｉ　
Ｂ、データ出力バッファＤＯＢ及びタイミング発生回路
ＴＧのＥＣＬ回路とが形成され、−５Ｖのような比較的
大きな絶対値の電源電圧ＶＥＥＩ　（第１の電源電圧）
が動作電源として供給される。また、アイランドＩＬ２
には、上記ＸアドレスバッファＸＡＢ、Ｙアドレスバン
ファＹＡＢ、データ入カバソファＤ　Ｉ　Ｒ，データ出
力バッファＤＯＢ及びタイミング発生回路ＴＧのＢ　ｉ
　−ＣＭＯＳ回路が形成されるとともに、Ｘアドレスデ
コーダＸＤＵ及びＸＤＬならびにライトアンプＷＡ及び
センスアンプＳＡが形成され、−３Ｖのような比較的小
さな絶対値の電源電圧■ＥＥ２　（第２の電源電圧）が
動作電源として供給される。さらに、アイランドＩＬ３
及びＩＬ４には、メモリアレイＡＲＹＵ及びＡＲＹＬが
それぞれ形成され、上記電源電圧ＶＥＥ２が動作電源と
して供給される。

一方、アイランドＩＬＩ又はＩＬ２として分割されるＰ
型素子基板ＰＳＵＢＩ及びＰＳＵＢ２には、第５図に示
されるように、対応する上記電源電圧ＶＥＥ１及びＶＥ
Ｅ２が基板電位としてそれぞれ供給され、アイランドＩ
Ｌ３として分割されるＰ型素子基板ＰＳＵＢ３及びＰＳ
ＵＢ４には、特に制限されないが、その絶対値が上記電
源電圧ＶＥＥ２よりやや大きな電源電圧ＶＥＥ３が供給
される。その結果、メモリアレイＡＲＹＵ及びＡＲＹＬ
を構成するＭＯＳＦＥＴのしきい値電圧が比較的大きく
され、これによってＢｉ−ＣＭＯ８型ＲＡＭのメモリア
レイ等におけるリーク電流が削減され、その動作が安定
化される。

第２図において、メモリアレイＡＲＹＵ及びＡＲＹＬは
、メモリアレイＡＲＹＵに代表して示されるように、同
図の水平方向に配置されるｍ十１本のワード線ＷＯ〜Ｗ
ｒｎと、垂直方向に配置されるｎ＋１組の相補データ線
ｕＯ〜Ｄｎ（ここで、例えば非反転データ線ＤＯ及び反
転データ線ＤＯＢをあわせて相補データ線上０のように
表す、また、通常ハイレベルとされそれが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号につ
いては、反転データ線ＤＯＢのように、その信号名の末
尾にＢを付して表す、以下、相補信号又は相補信号線等
について同様）とを含む、これらのワード線及び相補デ
ータ線の交点には、（ｍ＋１）Ｘ　（ｎ＋ｉ）個のスタ
ティック型メモリセルＭＣが格子状に配置される。

メモリアレイＡＲＹＵ及びＡＲＹＬを構成するメモリセ
ルＭＣのそれぞれは、第２図に例示されるように、いわ
ゆる高抵抗負荷型スタティックメモリセルとされ、Ｎチ
ャンネル型の駆動ＭＯ５ＦＥＴＱＩＩ及びＱ１０を含む
、これらの駆動ＭＯＳＦＥＴのゲート及びドレインは、
互いに交差結合され、そのドレインと回路の接地電位と
の間には、特に制限されないが、ポリシリコン（多結晶
シリコン）層からなる高抵抗の負荷抵抗Ｒ１及びＲ２が
それぞれ設けられる。また、駆動ＭＯ３ＦＥＴＱＩＩ及
びＱ１０のソースは、電源電圧ＶＥＥ２に結合される。

この電源電圧ＶＥＥ２は、前述のように、例えば−３Ｖ
のような負の電源電圧とされる。これにより、駆動ＭＯ
５ＦＥＴＱＩ　１及びＱ１２は、負荷抵抗Ｒ１及びＲ２
とともに、このＢｉ−ＣＭＯ３型ＲＡＭの記憶素子とな
るフリップフロップ回路を構成する。

各メモリセルＭＣを構成するフリップフロップ回路の非
反転及び反転入出力ノードとなる駆動ＭＯ５ＦＥＴＱＩ
　１及びＱ１２のドレインは、対応するＮチャンネル型
の制御ＭＯＳＦＥＴＱＩ　３又はＱ１４を介して、対応
する相補データ線上０〜旦ｎの非反転又は反転信号線に
それぞれ結合される。また、これらの制御ＭＯ３ＦＥＴ
ＱＩ　３及びＱ１４のゲートは、対応するワード線ＷＯ
〜Ｗｍにそれぞれ共通結合される。

メモリアレイＡＲＹＵ及びＡＲＹＬ−ｔ−構成するワー
ド線ＷＯ〜Ｗｍは、特に制限されないが、対応するＸア
ドレスデコーダＸＤＵ又はＸＤＬに結合され、択一的に
選択状態とされる。これらのＸアドレスデコーダには、
特に制限されないが、ＸアドレスバンファＸＡＢからｉ
ｌｌビットの内部アドレス信号ａｘＱ〜ａｘｋが共通に
供給され、タイ文ング発生回路ＴＧからタイミング信号
−〇〇が共通に供給される。

ＸアドレスデコーダＸＤＵは、特に制限されないが、上
記タイミング信号φｃｅがハイレベルとされかつ最上位
ビットの内部アドレス信号ａｘｋがロウレベルとされる
ことで、選択的に動作状態とされる。この動作状態にお
いて、ＸアドレスデコーダＸＤＵは、その他の内部アド
レス信号ａＸＯ＝ａｘｉ−１をデコードし、メモリアレ
イＡＲＹＵの対応するワード線を択一的にハイレベルの
選択状態とする。同様に、ＸアドレスデコーダＸＤＬは
、タイミング信号−０８がハイレベルとされかつ内部ア
ドレス信号ａｘｉがハイレベルとされることで、選択的
に動作状態とされる。この動作状態において、Ｘアドレ
スデコーダＸＤＬは、内部アドレス信号ａｘＱｘａｘｉ
−１をデコードし、メモリアレイＡＲＹＬの対応するワ
ード線を択一的にハイレベルの選択状態とする。

ＸアドレスバフファＸＡＢは、アドレス入力端子ＡＸＯ
〜ＡＸＩを介して供給されるｉ十ｔビットのＸアドレス
信号ＡＸＯ〜ＡＸｉを受け、これらのＸアドレス信号を
もとに、上記内部アドレス信号ａＸＯ〜ａｘｉを形成す
る。これらの内部アドレス信号は、Ｘアドレスデコーダ
ＸＤＵ及びＸＤＬに供給されるとともに、その最上位ビ
ットがＹアドレスデコーダＹＤに供給される。

ここで、ＸアドレスバッファＸＡＢは、特に制限されな
いが、Ｘアドレス信号ＡＸＯ〜ＡＸｉに対応して設けら
れるｉ＋１個の単位回路を含む。

これらの単位回路は、特に制限されないが、第３図に例
示されるように、アイランドＩＬＩに形成される単位ア
ドレス入力回路ＵＡＲと、アイランドＩＬ２に形成され
る単位アドレス駆動回路ＵＡＤとをそれぞれ含む。

このうち、単位アドレス入力回路ＬＩＡＲは、特に制限
されないが、いわゆるＥＣＬ回路とされ、そのベースに
対応するＸアドレス信号ＡＸＯ等を受けるトランジスタ
ＴＩと、レベルシフト用のダイオードＤ１ならびに定電
流源Ｓ１とからなる入力エミンタフォロア回路を含む、
また、この入カニミッタフォロア回路の出力信号を受け
るトランジスタＴ２と、所定の参＠電位ＶＢＢＩを受け
るトランジスタＴ３ならびにダイオードＤ２．抵抗Ｒ３
及びＲ４，定電流源Ｓ２とからなる電流スイッヂ回路を
含む、上記定電流源Ｓ１及びＳ２の他方は、電源電圧Ｖ
ＥＥ１に結合され１．これによって単位アドレス入力端
子ＵＡＲは、−５Ｖのような比較的大きな絶対値の電源
電圧ＶＥＥ１をその動作電源とする。

一方、単位アドレス駆動回路ＵＡＤは、特に制限されな
いが、いわゆるＢｉ−０Ｍ０８回路とされ、回路の接地
電位と電源電圧ＶＥＥ２との間にトーテムポール形態に
設けられる一対の出力トランジスタＴ４及びＴ５を含む
、出力トランジスタＴ４のベースは、ＰチャンネルＭＯ
３ＦＥＴＱ５及びＮチャンネルＭＯＳＦＥＴＱＩ　７か
らなるＣＭＯＳインバータ回路を介して、上記単位アド
レス入力回路ＵＡＲの反転出力端子に結合される。

また、出力トランジスタＴ５のコレクタ及びベース間に
は、そのゲートに上記単位アドレス入力回路ＵＡＨの反
転出力信号を受けるＮチャンネルＭＯ３ＦＥＴＱＩ　８
が設けられ、そのベースと電源電圧ＶＥＥ２との間には
、そのゲートが出力トランジスタＴ５のコレクタすなわ
ち回路の出力端子に結合されるＮチャンネルＭＯ３ＦＥ
ＴＱＩ　９が設けられるＣＭＯＳＦＥＴＱＩ　７のソー
スは、電源電圧ＶＥＥ２に結合される。これにより、単
位アドレス駆動回路ＵＡＤは、−３Ｖのような比較的小
さな絶対値の電源重圧ＶＥＥ２をその動作電源とする。

ところで、この実施例のＢｉ−ＣＭＯ３型Ｏ３Ｍが形成
される半導体基板ＳＵＢは、第５図に示されるように、
例えば低純度のシリコンからなる構造基板Ｃ３ＵＢと高
純度の単結晶シリコンからなるＰ型の素子基板ＰＳＵＢ
を、例えば酸化シリコンからなる絶１ｉＩＮｓを介して
化学的に接合することにより形成される。これにより、
大口径の半導体基板が低コストで形成され、Ｂｉ−ＣＭ
Ｏ３型Ｏ３Ｍの低コスト化が図られる。

この実施例において、素子基板ＰＳＬＩＢは、特に制限
されないが、さらに比較的深いＵ字分離溝Ｕ２及びＵ４
等の分離領域により、四つのＰ型素子基板ＰＳＵＢＩ〜
ＰＳＵＢ４つまりアイランドＩＬＩ〜ＩＬ４に分割され
る。このうち、アイランドＩＬＬには、Ｘアドレスバン
フプＸＡＢの単位アドレス入力回路ＵＡＲを構成するト
ランジスタＴＩ等が形成され、その素子基板ＰＳＵＢＩ
には、単位アドレス入力回路ＵＡＲの最低電位すなわち
電源電圧ＶＥＥ１が基板電位として供給される。また、
アイランドｆＬ２には、ＸアドレスバッファＸＡＢの単
位アドレス駆動回路ＵＡＤを構成するＭＯ３ＦＥＴＱ５
及びＱ１７等が形成され、その素子基板ＰＳＵＢ２には
、単位アドレス駆動回路ＵＡＤの最低電位すなわち電源
電圧ＶＥＥ　２が基板電位として供給される。

これらのことから、ＸアドレスバッファＸＡＢの単位ア
ドレス駆動回路ＵＡＤでは、例えばＰチャンネルＭＯ３
ＦＥＴＱ５及びＱ１７からなるＣＭＯＳインバータ回路
の論理スレッシホルトレベルの絶対値が小さ（される結
果となり、これによってアイランドＩＬＩに形成される
単位アドレス入力回路ＵＡＲの出力信号を、レベル変換
回路を介することなく単位アドレス駆動回路ＵＡＤに伝
達することができる。このため、多くの単位回路を備え
るＸアドレスバッファＸＡＢひいてはこのような各種の
入力バッファを備えるＢ　ｉ　−ＣＭＯ８型ＲＡＭの回
路素子数が削減され、そのチップ面積が縮小されるもの
となる。

言うまでもなく、アイランドＩＬＩ及びＩＬ２は、前述
のように、Ｕ字分離溝Ｕ２により絶縁されるため、対応
する素子基板ＰＳＵＢＩ及びｐｓＵＢ２には、異なる絶
対値の電源電圧ＶＥＥｌ又はＶＥＥ２をその基板電位と
して供給することができる。その結果、これらのアイラ
ンドに形成される回路は、それぞれ最適状態で動作でき
るものとなり、Ｂ　ｌ　−ＣＭＯＳ型Ｏ５Ｍのアクセス
タイムが高速化される。

ついでながら、アイランドＩＬ３及びＩＬ４には、メモ
リアレイＡＲＹＵ又はＡＲＹＬのメモリセルＭＣを構成
する制御ＭＯ３ＦＥＴＱ１３等が形成され、その素子基
板ＰＳＵＢ３及びＰＳＵＢ４には、特に制限されないが
、その絶対値がメモリアレイＡＲＹＵ及びＡＲＹＬの最
低電位すなわち電源電圧ＶＥＥ２よりも大きな電源電圧
ＶＥＥ３が基板電位として供給される。このため、制御
ＭＯ３ＦＥＴＱ１３等は、比較的大きなしきい値電圧を
持つ結果となり、これによってＢｉ−ＣＭＯ８型ＲＡＭ
のリーク電流が削減され、その動作が安定化されるもの
となる。

なお、素子基板Ｐ　Ｓ　Ｕ　Ｂ　１　＝　Ｐ　Ｓ　Ｕ　
Ｂ　４と構造基板Ｃ３ＵＢとの間には、第５図に示され
るように、絶縁層ｌＮ５ｔ−誘電体とする容量Ｃ１−Ｃ
５等が形成される。この実施例において、構造基板Ｃ３
ＵＢは、低純度のシリコンからなる導電材料によって形
成され、回路の接地電位ＧＮＤに結合される。このため
、上記容量Ｃ１−Ｃ５等は、対応する基板電位すなわぢ
電源電圧ＶＥＥｌないしＶＥＥ３に対する電源平滑容量
として作用する。

その結果、電源電圧ＶＥＥｌないしＶＥＥ３の変動が抑
制され、Ｂｉ−ＣＭＯ８型ＲＡＭの動作が安定化される
ものとなる。

第２図において、メモリアレイＡＲＹＵ及びＡＲＹＬを
構成する相補データ線選択信号ｎは、その一方において
、対応するＰチャンネルＭＯ３ＦＥＴＱ１及びＣ２を介
して回路の接地電位に結合され、その他方において、カ
ラムスイッチＣ３ＷＵ又はＣ３ＷＬの対応するスイッチ
ＭＯ３ＦＥＴＱ３・Ｃ１５及びＣ４・Ｃ１６を介して相
補共通データ線−〇Ｄに選択的に接続される。このうち
、ＭＯ３ＦＢＴＱＩ及びＣ２は、そのゲートに電源電圧
ＶＥＥ２が供給されることで定常的にオン状態とされ、
対応する相補データ線上０〜−Ｄｎに対する負荷ＭＯ３
ＦＥＴとして作用する。

一方、カラムスイッチｃｓｗｕ及びＣ３ＷＬを構成する
スイッチＭＯ８ＦＥＴＱ３・Ｃ１５及びＣ４・ＱｌＧの
ゲートには、ＹアドレスデコーダＹＤから、対応するデ
ータ線選択信号ＹＯ〜Ｙｎあるいはそのインバータ回路
Ｎｌによる反転信号がそれぞれ供給される。これにより
、これらのスイッチＭＯＳ　Ｆ　ＥＴは、対応するデー
タ線選択信号ＹＯ〜Ｙｎが択一的にハイレベルとされる
ことで選択的にかつそれぞれ一斉にオン状態となり、対
応する相補データ線−ＤＯ〜Ｄｎと相補共通データ線−
ＣＤを選択的に接続する。

ＹアドレスデコーダＹＤには、特に制限されないが、Ｙ
アドレスパンツ−ｙＹＡＢからｊ＋１ピットの内部アド
レス信号ａｙＯ〜ａｙｊが供給される。また、Ｘアドレ
スバンファＸＡＢから最上位ビットの内部アドレス信号
ａｘｉが供給され、タイミング発生回路ＴＧからタイミ
ング信号φｃｅが供給される。

ＹアドレスデコーダＹＤは、上記タイミング信号φｃｅ
かハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、ＹアドレスデコーダＹＤは
、内部アドレス信号ａｙＯ〜ａｙｊデコードする。そし
て、内部アドレス信号ａｘｉがロウレベルとされるとき
、メモリアレイＡＲＹＵに対応する上記データ線選択信
号ＹＯ〜Ｙｎを択一的にハイレベルとし、内部アドレス
信号ａｘｉがハイレベルとされるとき、メモリアレイＡ
　Ｒ）’　Ｌに対応するデータ線選択信号ＹＯ〜Ｙｎを
択一的にハイレベルとする。

ＹアドレスバンファＹＡＢは、アドレス入力端子ＡＹＯ
−ＡＹｊを介して供給されるｊ＋１ビットのＹアドレス
信号ＡＹＯ〜ＡＹｊを受け、上記内部アドレス信号ａｙ
ｏ〜ａｙｊを形成して、ＹアドレスデコーダＹＤに供給
する。

次に、メモリアレイＡＲＹＵ又はＡＲＹＬの相補データ
線上０〜Ｄｎが選択的に接続される相補共通データ線Ｃ
Ｄは、特に制限されないが、センスアンプＳＡの入力端
子に結合され、さらにライトアンプＷＡの出力端子に結
合される。センスアンプＳＡの出力端子はデータ出力バ
ッファＤＯＢの入力端子に結合され、データ出力バッフ
ァＤ。

Ｂの出力端子はさらにデータ出力端子ＤＯに結合される
。一方、ライトアンプＷＡの入力端子はデータ入カバソ
ファＤｒＨの出力端子に結合され、データ入カバソファ
ＤＩＢの入力端子はさらにデータ入力端子ＤＩに結合さ
れる。センスアンプＳＡ及びデータ出力バッファＤＯＢ
には、タイミング発生回路ＴＧからタイミング信号φ３
ａ及びφｏｓがそれぞれ供給され、ライトアンプＷＡに
はタイミング信号φＷ６が供給される。

センスアンプＳＡは、上記タイミング信号φＳａがハイ
レベルとされることで選択的に動作状態とされる。この
動作状態において、センスアンプＳＡは、メモリアレイ
ＡＲＹＵ又はＡＲＹＬの選択されたメモリセルＭＣから
相補共通データ線−Ｃ−りを介して伝達される小振幅の
読み出し信号を増幅し、ＭＯＳレベルの相補読み出し信
号とする。

これらの相？！読み出し信号は、データ出力バッファＤ
ＯＢに伝達される。

データ出力バッファＤＯＢは、Ｂｉ−ＣＭＯＳ型ＲＡＭ
−ＩＪ＜読み出しモードで選択状態とされるとき、上記
タイミング信号φｏｓがハイレベルとされることで、選
択的に動作状態とされる。この動作状態において、デー
タ出力バッファＤＯＢは、センスアンプＳＡから出力さ
れるＭＯＳレベルの読み出し信号をＥＣＬレベルに変換
し、データ出力端子ＤＯを介して外部に送出する。

ここで、データ出力バッファＤＯＢは、特に制限されな
いが、＠４図に示されるように、上記タイミング信号φ
ｏｅに従ってゲート制御された内部出力データｄＯを受
ける単位出力バッファ回路ＵＯＢと、この単位比カバソ
ファ回路の出力信号を受ける単位出力ＴｑＡ！Ａ回路Ｕ
ＯＤとを備える。このうち、単位比カバソファ回路ＵＯ
Ｂは、特に制限されないが、ＰチャンネルＭＯＳＦＥＴ
Ｑ６及びＮチャンネルＭＯ３ＦＥＴＱ２０からなるＣＭ
ＯＳインバータ回路と、トランジスタＴ６及び定電流源
Ｓ３からなるエミッタフォロア回路とを含む、これらの
回路は、アイランドＩＬ２に形成され、電源電圧ＶＥＥ
２を動作電源とする。

一方、データ出力バッファＤＯＢの単位出力駆動回路Ｕ
ＯＤは、一対の差動トランジスタＴ７及びＴ８と、負荷
抵抗Ｒ５及びＲ６ならびに定電流源Ｓ４とからなる電流
スイッチ回路を含む、これらの回路は、アイランドＩＬ
Ｉに形成され、電源電圧ＶＥＥ１を動作電源とする。

これらのことから、データ出力バッファＤＯＢを構成す
る単位出力バッファ回路ｔＪＯＢ及び単位出力駆動回路
ＵＯＤは、上述のＸアドレスバッファＸＡＢを構成する
単位アドレス入力回路ＵＡＲ及び単位アドレス駆動回路
ＵＡＤと同様に、レベル変換回路を介することなく信号
を伝達することができ、これによってデータ出力バッフ
ァＤＯＢの回路構成が簡素化されるものとなる。

データ入カバソファＤｆＢは、Ｂｉ・ＣＭＯＳ型ＲＡＭ
が書き込みモードで選択状態とされるとき、データ入力
端子ＤＩを介して供給されるＥＣＬレベルの書き込みデ
ータを、ＭＯＳレベルの相補書き込み信号に変換して、
ライトアンプＷＡに伝達する。

ライトアンプＷＡは、上記タイミング信号φＷｅがハイ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、ライトアンプＷＡは、データ入カ
バフファＩ）ＩＢから供給される相補書き込み信号に従
った書き込み電流を形成し、相補共通データ縁立りを介
して、メモリアレイＡＲＹＵ又はＡＲＹＬの選択された
メモリセルＭＣに書き込む。

タイミング発注回路ＴＧは、起動制御信号として供給さ
れるチップ選択信号Ｃ５及びライトイネーブル信号ＷＥ
をもとに、上記各種のタイミング信号を形成し、１３ｉ
−ｃＭＯ３型Ｏ３Ｍの各回路に供給する。

この実施例のＢｉ−ＣＭＯ３型ＲＡＭは、前述のように
、さらに電圧発止回路ＶＧを備える。を圧発住回路ＶＣ
は、電源電圧供給端子ＶＥＥを介して供給される′Ｉ＠
源電圧ＶＥＥをもとに、上記電源電圧ＶＥＥ２及びＶＥ
Ｅ３を形成し、Ｂｉ−ＣＭＯ３型ＲＡＭの各部にイバ給
する。なお、上記電＃１重圧ＶＥＲは、特に制限されな
いか、−５ｖのような負のｌ！Ｎ電圧とされ、そのまま
上記電源電圧ＶＥＥＩとしてもｆ３　ｉ　−ＣＭＯ３型
ＲＡＭの各部に供給される。

以上の本実施例に示されるように、この発明をＢｌ−Ｃ
ＭＯ３型ＲＡＭ等の半導体集積回路装置に通用すること
で、次のような作用効果が得られる。すなわち、 （ＩＩＢ　ｉ　−ＣＭＯＳ型ＲＡＭ等が形成される半導
体基板を、素子基板が例えば酸化シリコン等の絶縁層を
介して構造基板に接合されるいわゆるｓｏＩ基板とし、
さらに、上記素子基板を、例えばＵ字分離溝等の分離領
域によって複数のアイランドに分割し、これらのアイラ
ンドに異なる絶対値の電源電圧を供給することで、例え
ばＥＣＬ回路とＣＭＯＳ又はＢ　ｉ−ＣＭＯＳ回路との
間で、レベル変換回路を介することな（信号を授受でき
るという効果が得られる。

（２）上記（１１項により、Ｂｉ−ＣＭＯ３型ＲＡＭ等
のアドレスバッファ等の入力回路やデータ出力パンツ１
等の出力回路の回路構成を簡素化できるとともに、入力
信号等の伝達遅延時間を縮小できるという効果が得られ
る。

（３）上記（１）項及び（２）項により、Ｂｔ−ｃＭｏ
ｓ型ＲＡＭ等の高速動作を妨げることなく、■路素子数
を削減し、そのチップ面積を縮小できるという効果が得
られる。

（４）上記（１１項において、同一の電源電圧を動作電
源とする複数のアイランドに、異なる絶対値の基板電位
を供給することで、これらのアイランドに形成されるＭ
ＯＳＦＥＴのしきい値電圧を意図的に変えることができ
るという効果が得られる。

（５）上記（４）項により、例えばＢｊ−ｃＭＯ３型Ｒ
ＡＭ等のメモリアレイにおけるリーク電流を削減できる
とともに、その動作を安定化できるという効果が得られ
る。

（６）上記（１１項において、構造基板を導電材料をも
とに形成し、回路の接地電位を供給して、素子基板と構
造基板との間に絶縁層を誘電体として形成される容量を
電源平滑容量として用いることで、Ｂｉ−ｃＭＯ３型Ｒ
ＡＭ等の電源重圧の変動を抑制できるという効果が得ら
れる。

（７）上記（６）項により、Ｂ　ｔ−ＣＭＯＳ型ＲＡＭ
等の動作を安定化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実り例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、メモリアレイＡＲＹＵ及びＡＲＹＬが形成される素
子基板には、アイランドＩＬ２と同様に、電源重圧ＶＥ
Ｅ２を基板電位として供給してもよい、また、同図に示
されるＢｉ−ＣＭＯ３型ＲＡＭの基板レイアウトは、は
んの−例であって、種々の実施例が考えられる。素子基
板ＰＳＵＢを分割することによって形成されるアイラン
ドの数は、この実施例による制約を受けない、第２図に
おいて、メモリアレイＡＲＹＵ及びＡＲＹＬを＃ｉ成す
るメモリセルＭｃは、負荷抵抗Ｒ１及びＲ２に代えてＭ
ＯＳＦＥＴからなる負荷手段を用いることができるし、
一対１７）ＣＭＯＳインバータ回路が交差結合されてな
るいわゆるＣＭＯ３ｆｉメモリセルとしてもよい、また
、Ｂｉ−ＣＭＯ３型ＲＡＭは、４個以上のメモリアレイ
を備えることができるし、各メモリアレイを、複数のメ
モリマントによって構成してもよい、Ｂｉ−ＣＭＯＳ型
ＲＡＭは、複数の記憶データを同時に入出力するいわゆ
る多ビツト構成を採ることができる。第３図において、
ＸアドレスバッファＸＡＢは、反転内部アドレス信号ａ
ｘ０３３等を形成するもう一つの単位アドレス駆動回路
ＵＡＤを備えることができる。この場合、その入力端子
は、単位アドレス入力回路ＵＡＲの非反転出力端子に結
合すればよい、単位アドレス駆動回路ＵＡＤは、ＭＯＳ
ＦＥＴのみによって構成されるいわゆるＣＭＯＳ回路で
あってもよい、第５図において、Ｓｏｌ基板や各アイラ
ンドならびに回路素子の具体的な構造及び組み合わせは
、種々の実ａ例が考えられよう、さらに、第２図に示さ
れるＢｉ−ＣＭＯ３型ＲＡＭのブロック構成や、第３図
及び第４図に示されるＸアドレスバッファＸＡＢ及びデ
ータ出力バッファＤＯＢの具体的な回路構成ならびに電
源電圧の絶対値及び極性等、種々の実施形態を採りうる
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ・ＣＭＯ３型Ｒ
ＡＭに適用した場合について説明したが、それに限定さ
れるものではなく、例えば、Ｂ　ｉ　−０ＭＯ５形態と
される各種の半導体記憶装置やゲートアレイ等の論理集
積回路装置等にも通用できる０本発明は、少なくとも異
なる信号伝達レベルが混在しあるいは素子基板を複数に
分割することの効果が予想される各種の半導体集積回路
装置に広（通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、Ｂｉ−ＣＭＯ３型ＲＡＭ等が形成される
半導体基板を、素子基板が例えば酸化シリコン等の絶縁
層を介して構造基板に接合されるいわゆるＳｏｌ基板と
し、さらに、上記素子基板を、例えばＵ字分離溝等の分
離領域によって複数のアイランドに分割して、各アイラ
ンドに異なる絶対値の電源電圧及び基板電位を供給する
ことで、例えばＥＣＬ回路と０ＭＯ３又はＢｉ−ＣＭＯ
３回路との間で、レベル変換回路を介することなく信号
を授受できるとともに、各アイランドに形成されるＭＯ
ＳＦＥＴのしきい値電圧を意図的に変えることができる
。これにより、Ｂｉ−ＣＭＯ３型ＲＡＭ＊のアドレスバ
ッファ等の回路構成を簡素化し、入力信号等の伝達遅延
時間を縮小できるとともに、メモリアレイ等のリーク電
流を削減することができる。その結果、Ｂｉ・ＣＭＯ３
型ＲＡＭ等の高速動作を妨げることなく、そのチップ面
積を縮小し、動作の安定化を図ることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたＢ１・ＣＭＯ８型ＲＡ
Ｍの一実施例を示す基板配置図、第２図は、第１図のＢ
ｉ−ＣＭＯ３型ＲＡＭの一実施例を示す回路ブロック図
、 第３図は、第２図の１３ｉ−ｃＭＯ３型ＲＡＭに含まれ
るＸアドレスバッファの一実施例を示す部分的な回路図
、 第４図は、第２図（７）Ｂ　ｉ　−ＣＭＯＳ型ＲＡＭに
含まれるデータ出カバソファの一実施例を示す部分的な
回路図、 第５図は、第１図のＢ　ｉ　−ＣＭＯＳ型ＲＡＭの一実
施例を示すＡ−Ｂ断面図、 第６図は、従来のＢｉ−ＣＭＯＳ型ＲＡＭに含まれるＸ
アドレスバッファの一例を示す部分的な回路図である。 ＳＵＢ・・・半導体基板、ＩＬＬ〜ＩＬ４・・・アイラ
ンド。 ＡＲＹＵ、ＡＲＹＬ・・・メモリアレイ、ＭＣ・・・メ
モリセル、Ｃ３ＷＵ、Ｃ３ＷＬ・・・カラムスイッチ、
ＸＤＵ、ＸＤＬ・・・Ｘアドレスデコーダ、ＹＤ・・・
Ｙアドレスデコーダ、ＸＡＢ・・・Ｘアドレスバッファ
、ＹＡＢ・・−Ｙアドレスバッファ、ＷＡ・・・ライト
アンプ、ＳＡ・・・センスアンプ、ＤＴＢ・・・データ
入カバソファ、ＤＯＥ・・・データ出カバソファ、ＴＧ
・・・タイミング発生回路、ＶＣ・・・電圧発生回路、
Ｃ１〜Ｃ３・・・電源平滑容量。 Ｑｌ−Ｃ８−・・Ｐチ＋７ネルＭＯ８ＦＥＴ。 Ｑｌ　１〜Ｑ２２　・−・Ｎチー１−７ネルＭＯ８ＦＥ
Ｔ１Ｎ１・・・ＣＭＯＳインバータ回路、Ｒ１−Ｒ６・
・・抵抗、Ｔ１〜Ｔ８・・・ＮＰＮ型バイポーラトラン
ジスタ、Ｄ１〜Ｄ２・・・ダイオード、８１〜Ｓ４・・
・定電流源。 ＯＡＲ・・・電位アドレス入力回路、ＵＬＣ・・・単位
レベル変換回路、ＤＡＤ・・・単位アドレス駆動回路、
ＵＯＢ・・・単位円カバソファ回路、ＵＯＤ・・・単位
出力駆動回路。 Ｃ３ＵＢ−・・構造基板、ＰＳＵＢＩ　〜ＰＳＵＢ３・
・・Ｐ型素子基板、ＩＮＳ・・・絶縁層、Ｕｌ−０４・
・・０字分Ｍ溝、ＮＷＥＬＬ・・・Ｎウェル領域、ＰＷ
ＥＬＬ・・・Ｐウェル領域、ＮＢＬ・・・Ｎ型埋込層、
Ｂ・・・ベース領域、Ｅ・・・エミッタ領域、Ｃ・・・
コレクタ領域、Ｓ・・・ソース領域、Ｇ・・・ゲート領
域、Ｄ・・　・ドレイン領域。 第 図 纂 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、第１の基板と、上記第１の基板に所定の絶縁層を介
   して接合される第２の基板とを具備し、さらに、上記第
   ２の基板の素子領域が所定の分離領域によって分割され
   てなりかつ異なる絶対値の電源電圧及び／又は基板電位
   が供給される複数のアイランドを具備することを特徴と
   する半導体集積回路装置。 ２、上記複数のアイランドの一つには、第１の電源電圧
   を動作電源とするＥＣＬ回路が形成され、他の一つには
   、第２の電源電圧を動作電源としかつ上記ＥＣＬ回路と
   の間でレベル変換回路を介することなく信号授受を行う
   ＣＭＯＳ又はバイポーラ・ＣＭＯＳ回路が形成されるも
   のであることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、上記複数のアイランドには、異なるしきい値電圧を
   有するＭＯＳＦＥＴがそれぞれ形成されるものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ４、第１の基板と、上記第１の基板に絶縁層を介して接
   合される第２の基板と、上記第１及び第２の基板間に上
   記絶縁層を誘電体として形成され電源平滑用として供さ
   れる容量とを具備することを特徴とする半導体集積回路
   装置。