JP2004280493A - 半導体素子のレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラム - Google Patents
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Abstract
【解決手段】半導体集積回路に含まれる素子の素子タイプと、素子が有する電極間の接続関係とを取得するステップS10と、半導体集積回路に含まれる素子を順次着目素子として選択し、素子タイプ及び接続関係に基づいて着目素子と近接して配置すべき素子を求め、着目素子とその近接して配置すべき素子とをペアグループとして指定するステップS12と、ペアグループとして指定された素子同士を近接に配置して半導体集積回路のレイアウトを行うステップS14とを含むレイアウト設計方法。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、半導体集積回路の素子のレイアウトを行うためのレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラムに関する。
【0002】
【従来の技術】
半導体集積回路をアナログ回路に適用する際に要求されることとして、オフセット電圧やゲインのばらつきを小さくすることが挙げられる。アナログ回路に含まれる素子をレイアウトする際には、レイアウトツールを用いることによって特定の素子に対してペア指定を行い、これらのペア指定された素子の特性のばらつきによる回路特性の不良を抑制している。
【0003】
ここで、ペアとは、アナログ回路のレイアウト設計時に比精度が問題となる素子の対又はグループをいう。例えば、カレントミラー回路や差動増幅回路等に用いられるバイポーラトランジスタや抵抗について、似通った特性を有する素子を選択して用いる必要がある場合等に素子のペア指定が行われる。この場合は、ベース−エミッタ間電圧VBEの比精度が数mV以下であること、抵抗の比精度が数%以下であることが要求される。
【0004】
これらの比精度を実現するためには、ペアとなる素子が半導体チップ内の近接の領域に同一方向に向けて配置されるように素子のレイアウトを行う必要がある。ペア指定された素子を近接領域内に同一方向に向けて配置することによって、製造工程のばらつきによる同一ウェハ内における素子特性やサイズのばらつきや周辺から受ける熱や雑音の影響が不均一になることを避けることができる。
【0005】
半導体集積回路においては、図19及び図20に示すように、トランジスタ、抵抗、容量等の素子は半導体基板上に形成される。各素子は、半導体基板10表面の分離層12によって分離されたエピタキシャル層、いわゆる島14と呼ばれる領域内に形成される。分離層12は、半導体基板10に電気的に接続されており、半導体集積回路の中で最も低い電位(GND)にされている。すなわち、島14内の電位は分離層12の電位よりも高く維持される。
【0006】
島14内の電位が分離層12の電位よりも低い場合、半導体集積回路内に回路図に存在しない寄生素子が構成され、その寄生素子によって予想されない動作が行われる可能性がある。その結果、半導体集積回路が正確に動作しなくなり、要求される性能を発揮することができなくなる問題が生ずる。従って、島14と分離層12の電位は常に正しい関係に維持されなければならない。
【0007】
ここで、半導体集積回路に頻繁に用いられる素子の構成について説明をする。図19(a)はNPNトランジスタの平面図及び断面図である。NPNトランジスタは、半導体基板10上にN型の埋め込み領域16を介して積層されたN型のエピタキシャル層内に形成される。エピタキシャル層は、高濃度のP型不純物が添加されたP+分離層12によって周囲を囲まれて島14を構成する。島14内には、N型のコレクタ領域18、P型のベース領域20及びそのベース領域20内にN型のエミッタ領域22が形成される。
【0008】
図19(b)は横型PNPトランジスタの平面図及び断面図である。横型PNPトランジスタは、半導体基板10上にN型の埋め込み領域16を介して積層されたN型のエピタキシャル層内に形成される。エピタキシャル層は、高濃度のP+分離層12によって周囲を囲まれて島14を構成する。島14はN型のベース領域20となり、その島14内にP型の不純物が添加されてコレクタ領域18及びエミッタ領域22が形成される。
【0009】
図19(c)は縦型PNPトランジスタの平面図及び断面図である。縦型PNPトランジスタは、半導体基板10上にN型の埋め込み領域16及びP型の埋め込み領域24を介して積層されたエピタキシャル層内に形成される。エピタキシャル層は、高濃度のP+分離層12によって周囲を囲まれて島14を構成する。縦型PNPトランジスタでは、この島14の内側を取り囲むように高濃度のP+コレクタ領域18がさらに形成される。このコレクタ領域18で囲まれた領域をN型のベース領域20とし、このベース領域20内にP型のエミッタ領域22が形成される。
【0010】
図20は抵抗の平面図及び断面図である。抵抗は、半導体基板10上にN型の埋め込み領域16を介して積層されたエピタキシャル層内に形成される。エピタキシャル層は、高濃度のP+分離層12によって周囲を囲まれて島14を構成する。島14内には、抵抗体となるP型の抵抗層24が形成される。島14であるN型エピタキシャル層には電極が設けられ、この電極に島14内に配置された抵抗の端子電圧のうち最も高い電圧よりも高い電位に維持される。このように、島14に設けられる電極を吊り電極25といい、吊り電極25の電位を吊り電位という。
【0011】
以上のように、半導体集積回路を構成する各素子はP+分離層12によって囲まれた島14内に形成される。このとき、ペア指定された素子同士を同一の島14内に配置することによって、製造過程によるウェハ内における素子特性のばらつきの影響を避けることができる。また、ペア指定されない素子の場合であっても、所定の条件を満たす複数の素子を同一の島14内に配置するアイランド化を行い、分離層12で区画された島14の電位を一定に保持することによって、他の島14から電気的に隔離され、回路動作を安定に行わせることが可能となる。さらに、半導体チップのサイズを小さくできる等のメリットが得られる場合もある。
【0012】
【特許文献1】
特開平5−218202号公報
【0013】
【発明が解決しようとする課題】
しかしながら、従来のレイアウト設計において素子のペア指定を行い、または複数の素子を同一の島にアイランド化する場合には次のような問題が生じていた。
【0014】
1.半導体集積回路に使用される素子は多種多様であるため、ペア指定する必要がある素子の組み合わせが膨大となり、ペア指定の間違いや指定漏れ(指定忘れ)による回路特性不良が発生し易い。
【0015】
2.レイアウト作業においてペア指定された素子群は、常に対又はグループとして配置する必要があり、ペア指定に対して理想的な素子配置ができた場合においても、半導体チップの縮小化が不十分であった場合等には、レイアウト設計者が手作業でペア指定を解除して素子を再配置する必要がある。複数の素子をアイランド化する場合も同様である。
【0016】
3.ペア指定を解除して素子を配置した場合には、レイアウト設計後にペア指定されるべき素子が適切に配置されているか否かの確認作業もレイアウト作業者自身が行う必要がある。そのため、レイアウト作業が煩雑となり、作業時間が長大になる。また、確認作業を行う作業者の能力によって半導体集積回路の性能がばらついてしまう。
【0017】
4.ペア指定される素子は同一種類の素子に限定され、素子の配置方向を同一とし、プロセスによる特性のばらつきを抑制するためにできるだけ近接に配置するなどの配慮が必要であり、これらを手動で行う場合にレイアウト作業者に掛かる負担が大きい。
【0018】
本発明は、上記従来のレイアウト設計の問題を鑑み、上記課題の少なくとも1つを解決すべく、素子のペア指定及びそのレイアウトを容易にするレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラムを提供することを目的とする。
【0019】
【課題を解決するための手段】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計装置であって、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係と、を取得する回路情報取得手段と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定手段と、前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト手段とを含むことを特徴とする。
【0020】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計装置であって、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係と、を取得する回路情報取得手段と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定手段と、前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト手段とを含むことを特徴としても良い。
【0021】
ここで、前記回路情報取得手段は、さらに素子の吊り電位の接続関係を取得する手段であり、前記レイアウト手段は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する手段であることが好適である。
【0022】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計方法であって、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定工程と、前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト工程とを含むことを特徴とする。
【0023】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計方法であって、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定工程と、前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト工程とを含むことを特徴としても良い。
【0024】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計プログラムであって、コンピュータに、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定工程と、前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト工程とを含む処理を実行させることを特徴とする。
【0025】
上記課題を解決できる本発明は、複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計プログラムであって、コンピュータに、レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、レイアウトの対象素子に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定工程と、前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト工程とを含む処理を実行させることを特徴としても良い。
【0026】
ここで、前記回路情報取得工程は、さらに素子の吊り電位の接続関係を取得する工程であり、前記レイアウト工程は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する工程であることが好適である。
【0027】
【発明の実施の形態】
<半導体チップの製造>
半導体集積回路を半導体チップに組み込むまでの製造工程を図1の設計・製造のフロー図を参照して説明する。ステップS100のシステム設計では、まず半導体集積回路のシステム設計が行われる。ここでは、回路に必要とされる特性、チップサイズ、デザインルール等のシステムの基本的な要求仕様が決定される。次に、ステップS102の回路設計では、要求仕様に基づいて、使用される素子の選択、素子間の配線等の回路設計が行われて回路図が作成される。ステップS104のレイアウト設計では、回路図に基づいて、半導体ウェハ上の素子や配線のレイアウトが行われる。レイアウト設計では、チップサイズ、デザインルール等の基本仕様を満たすように素子の配置、素子間を接続する配線のパターン等がレイアウト図として書き起こされる。このレイアウト図に基づいて、製造プロセスで使用されるマスクパターンが作成される。ステップS106では、レイアウト設計の結果を確認して、修正する箇所があればレイアウト設計にフィードバックを行い、素子のレイアウトを修正する。必要があれば、ステップS102の回路設計(素子レベル)までフィードバックして修正する。レイアウト設計の結果に不具合が無ければ、ステップS108の製造プロセスに移行する。
【0028】
レイアウト設計では、半導体集積回路の特性を満たすために複数の素子をペア指定し、複数の素子を同一の島に形成するためにアイランド化を行う必要がある。これらの処理について説明を行う前に、レイアウト設計においてペア指定される条件及びアイランド化できる条件について説明を行う。ただし、ペア指定される条件及びアイランド化できる条件はこれに限られるものではなく、半導体集積回路の要求仕様等に応じて適宜変更しても良い。
【0029】
<ペア指定される条件>
半導体集積回路において要求仕様を実現するため、複数の素子がペア指定される条件は、例えば以下のように分類される。
【0030】
1−1.NPNトランジスタ同士、横型PNPトランジスタ同士、縦型PNPトランジスタ同士の場合
(1)ベース電極同士、エミッタ電極同士及びコレクタ電極同士が各々同一の端子に接続されている場合。例えば、大出力用トランジスタ等が挙げられる
(2)ベース電極同士及びエミッタ電極同士が各々同一の端子に接続されている場合。例えば、カレントミラー回路等が挙げられる
(3)ベース電極同士が同一の端子に接続されている場合。例えば、カレントミラー回路等が挙げられる
(4)エミッタ電極同士が同一の端子に接続されている場合。例えば、差動増幅入力回路等が挙げられる
(5)コレクタ電極同士が同一の端子に接続されている場合
1−2.抵抗同士の場合
(1)ペア指定された各トランジスタの同一電極に接続された抵抗同士の場合
(2)同一の直列接続、並列接続又はその組み合わせの接続構成を有する抵抗同士の場合
(3)その他特殊な場合
【0031】
<アイランド化できる条件>
次に、半導体チップをできるだけ小さく形成するため、複数の素子を同一の島にアイランド化できる条件は以下のように分類される。
【0032】
2−1.NPNトランジスタ同士の場合:島電位とコレクタ電位とが等しくされるため、コレクタ電極同士が接続されている場合
2−2.横型PNPトランジスタ同士の場合:島電位とベース電位とが等しくされるため、ベース電極同士が接続されている場合
2−3.縦型PNPトランジスタ同士の場合:複数の素子においてコレクタ領域と分離層との間の島に印加される吊り電位が等しいトランジスタ同士
2−4.抵抗同士の場合は:島に印加される吊り電位が等しい抵抗同士
2−5.縦型PNPトランジスタと抵抗の場合:上記2−3及び2−4の条件を満足し、かつ、縦型PNPトランジスタと抵抗との島の吊り電位が等しいトランジスタと抵抗
2−6.その他、2−1〜2−5の条件を満たし、かつ、島電位が同一の構成を有する素子同士
【0033】
<レイアウト設計>
本発明におけるレイアウト設計装置は、図2に示すように、制御部30、入力部32、出力部34、記憶部36及びバス38から基本的に構成される。制御部30、入力部32、出力部34及び記憶部36は、バス38を介して、情報伝達可能に接続される。レイアウト設計装置は汎用コンピュータのハードウェア構成で実現することができる。
【0034】
また、外部のコンピュータとの情報交換を可能とするためにインターフェース部40を含むことも好適である。インターフェース部40を介して、外部のネットワークと情報伝達可能に接続することによって、レイアウト設計に必要なデータをネットワークに繋がれた外部装置から受け取り、又は、レイアウト設計で得られた結果を外部装置に出力することができる。
【0035】
制御部30は、コンピュータの中央制御装置(CPU)に相当し、記憶部36に記憶されているオペレーションシステム(OS)を実行し、レイアウト設計装置に関連する各部の制御を統合的に行う。また、記憶部36に記憶されているレイアウト設計プログラムに従ってレイアウト設計の処理を行う。
【0036】
入力部32は、システム設計で決定された回路の要求仕様や回路設計で決定された集積回路に関する情報をレイアウト設計装置に入力するために用いられる。また、これらの情報は、インターフェース部40を介して外部装置から入力されても良い。入力された情報は、バス38を介して、制御部30に送られて処理に供され、記憶部36に転送されて格納及び保持される。入力部32としては、例えば、キーボード、マウス等を用いることができる。
【0037】
出力部34は、入力部32から各種の情報を入力する際のユーザインターフェース画面を表示したり、レイアウト設計における中間結果や最終的なレイアウト図の確認画面を表示したりするために用いられる。出力部34としては、例えば、ディスプレイ、プリンタ等を用いることができる。
【0038】
記憶部36は、OS、レイアウト設計プログラム、入力された各種情報、処理によって得られた結果等を恒久的又は一時的に格納及び保持する。記憶部36に記憶されたデータやプログラムは、バス38を介して、制御部30から適宜参照することができる。記憶部36としては、例えば、半導体メモリ、ハードディスク、フレキシブルディスク、光磁気ディスク、磁気テープ等を用いることができる。
【0039】
以下、レイアウト設計の各工程を、図3のフローチャートを参照して詳細に説明する。以下に示すレイアウト設計の各工程は、コンピュータで実行可能なプログラムにコーディングすることができ、そのプログラムを記憶部36に格納及び保持し、制御部30によって実行することで処理を行う。
【0040】
以下の説明では、ペア指定される条件やアイランド化できる条件は、制御部30から参照可能なように記憶部36に予めデータベース化されているものとする。
【0041】
ステップS10では、回路設計によって決定された回路図に関する情報を取得する。回路図に関する情報には、素子の仕様を示す素子情報及び素子の接続関係を示す接続情報が含まれているものとする。取得された回路図に関する情報は、素子情報は素子タイプ、素子サイズ、素子毎のレイアウトパターン形状等を具備し、接続情報は素子電極のノード、吊り電極のノード等を具備する。素子情報及び接続情報は、図4に示すように、素子毎に割り振られた素子番号に対応付けて回路データベースとして記憶部36に記憶される。
【0042】
ステップS12では、ペア指定及びアイランド化の対象となる素子同士をグループ化する処理を行う。ステップS12では、ペア指定される素子同士をグループ化した後に、アイランド化される素子同士のグループ化を行う。このステップS12はサブルーチン化されており、図5のフローチャートに沿って実行される。
【0043】
最初に、回路データベースを参照し、素子番号順に着目素子として選択してその素子タイプを取得する(S12−1)。ここで、着目素子の素子タイプがNPNトランジスタ、横型PNPトランジスタ、縦型PNPトランジスタ、抵抗、容量又はその他の特殊な素子タイプのいずれに該当するか定められる。
【0044】
次に、回路データベースを参照して、着目素子の各電極と同一のノードに接続された電極を有する他の素子を検索する。その結果、検索された素子と着目素子との電極の接続関係がペア指定の条件を満たす場合には、それらの素子同士をグループ化する(S12−2)。このとき、素子タイプ毎にペア指定に対する優先順位を定め、その優先順位に従ってペア指定する素子を決定することが好適である。
【0045】
例えば、図4に示した回路データベースの例から素子番号Q1のNPNトランジスタが着目素子として選択されている場合、端子1(コレクタ電極)、端子2(ベース電極)、端子3(エミッタ電極)の各々が接続されているノード1,6,10が特定され、そのノード1,6,10に電極が接続されている他の素子が検索される。その結果、素子番号Q2及びQ3のNPNトランジスタが選び出される。続いて、着目素子と選ばれた素子との接続関係が調査される。この場合、上記のペア指定条件1−1、すなわちNPNトランジスタ同士であってベース電極同士、エミッタ電極同士及びコレクタ電極同士が各々同一の端子に接続されている、という条件に該当するので素子番号Q1の着目素子が素子番号Q2及びQ3のNPNトランジスタとグループ化される。
【0046】
同様に、回路データベースから素子を着目素子として順次選択し、ペア指定条件を満たす素子のグループ化を繰り返す(S12−3)。
【0047】
ここで、ペア指定された素子にはそのペア指定を示す固有のペアグループ名を付け、図6に示すように、回路データベースの素子毎にペアグループ名を登録する。また、ペアグループの属性をペアタイプとして登録しておくことも好適である。さらに、図7に示すように、記憶部36にグループデータベースを新たに作成し、ペアグループ名に対応付けてそのペアグループ名に対応するグループに含まれる素子の素子番号を登録する(S12−4)。このとき、ペアグループ名は素子タイプ毎に分類できる名前とすることが好適である。
【0048】
次に、回路データベースから素子を着目素子として選択する(S12−5)。その着目素子と同一の各グループに含まれる素子の電極がアイランド化の条件を満たすか否かが判断され、条件を満たす素子同士に対してアイランド化が指定される(S12−6)。このとき、グループデータベースが参照され、着目素子に対応付けられてペアグループ名が登録されている場合には、そのペアグループ名を有するグループに含まれる全ての素子の電極についてアイランド化条件が満たされるか否かが調査される。グループに含まれる全ての素子に対してアイランド化条件が満される場合には、それらの素子同士に対してアイランド化が指定される。
【0049】
回路データベースに登録されている素子を順に着目素子として選択し、その着目素子に対してアイランド化条件を満たす他の素子が存在するか否かを調査する(S12−7)。
【0050】
ここで、アイランド化が指定された素子にはそのグループを示す固有のアイランドグループ名を付け、図8に示すように、回路データベースの素子毎にアイランドグループ名を登録する。また、図9に示すように、アイランド指定された素子がいずれかのペアグループに属している場合には、ペアグループ名に対応付けてアイランド化の有無、アイランドグループ名及び吊り電極のノードをグループデータベースに登録する(S12−8)。
【0051】
以上で、ステップS12のサブルーチンにおける処理を終わり、次にステップS14に進む。
【0052】
ステップS14では、ペア及びアイランド化の指定の情報が登録された回路データベース及びグループデータベースに基づいて回路図を修正する。この修正された回路図は、レイアウトを考慮した回路図作成とも言える。
【0053】
修正された回路図は、素子生成及びグループ素子生成に用いられる。素子生成とは、個々の素子のサイズや形状、ドーピング領域や電極等の構成要素のサイズ、形状、配置を行うことを言う。グループ素子生成は、ペア指定の有無に基づいて複数の素子を隣接して同一方向に向けて配置したり、アイランド化の指定の有無に基づいて複数の素子を同一の島内に配置したり、島ノードの有無に基づいてアイランド化された島に吊り電極を配置することを言う。
【0054】
この素子生成及びグループ素子生成について、NPNトランジスタを例にとって説明する。素子番号Q1,Q2,Q3に対してペア指定及びアイランド化指定がされていない場合、図10(a)のように、素子ごとにドーピング領域や電極のサイズ、形状及び配置が定められ、それぞれの素子は互いに離隔して各々独立の分離領域46に囲まれた島48内に配置される。アイランド化が指定されておらず、ペア指定のみがされている場合、図10(b)のように、それぞれの素子は半導体チップ上の隣接した領域に同一方向に向けて配置されるが、各々独立の島48内に配置される。ペア及びアイランド化の両方が指定されている場合、図10(c)のように、それぞれの素子は半導体チップ上の隣接した領域に配置されると共に、共通の分離領域46に囲まれた同一の島48内に配置される。
【0055】
横型PNPトランジスタにおいても同様に、ペア及びアイランド化の指定が無い場合には図11(a)、ペア指定が有り、アイランド化指定が無い場合には図11(b)、ペア及びアイランド化の指定が有る場合には図11(c)のように素子が配置される。
【0056】
縦型PNPトランジスタでは、ペア及びアイランド化の指定が無い場合には図12(a)、ペア指定が有り、アイランド化指定が無い場合には図12(b)のように素子が配置される。このとき、各素子の島ごとに独立して吊り電極50が配置される。ペア及びアイランド化の指定が有る場合、吊り電極50を共通にするか否かによって処理を変える。吊り電極を共通にする場合には、図12(c)(d)のように、同一の島48内に配置された全ての素子に対して共通の吊り電極50が配置される。吊り電極50を共通にしない場合には、図12(d)のように、同一の島48内に配置された素子ごとに対応付けて吊り電極50が配置される。
【0057】
抵抗においても同様に、ペア及びアイランド化の指定が無い場合には図13(a)、ペア指定が有り、アイランド化指定が無い場合には図13(b)のように素子が配置される。また、ペア及びアイランド化の指定が有る場合、吊り電極を共通にするときは図13(c),(d)のように素子が配置され、吊り電極を共通にしないときには図13(d)のように素子が配置される。
【0058】
次に、ステップS16では、素子生成及びグループ素子生成の結果に基づいて半導体集積回路全体のレイアウトを行うブロックレイアウト処理を実行する。ブロックレイアウトは、図14に示すフローチャートに沿って実行することができる。
【0059】
サブルーチンのステップS16−1では、生成された素子やグループ素子を市販の自動配置ツールによって回路図に従って配置する。但し、自動配置ツールを用いる代わりに、汎用のCADシステム等を用いてレイアウト設計者が手動で配置を行っても良い。
【0060】
ステップS16−2では、半導体チップのサイズ、形状等の要求仕様を満たすように素子やグループ素子が配置できるか否かが判断される。素子やグループ素子の配置が要求仕様を満たす場合にはステップS16−3に処理を移行させる。要求仕様が満たされない場合には、ステップS16−4において、回路データベース及びグループデータベースの登録内容をレイアウト設計者が手動で修正し、メインルーチンのステップS14の素子生成及びグループ素子生成に戻り、要求仕様が満たされるまで上記の処理を繰り返し行う。
【0061】
生成された素子及びグループ素子の配置作業が終了した時点で、縦型PNPトランジスタ及び抵抗を除く素子タイプに対するアイランド化は完全に終了する。但し、縦型PNPトランジスタ及び抵抗は、さらに吊り電位が等しい素子又はグループ素子同士を同一の島内にアイランド化することができるので、条件を満たす素子又はグループ同士を同一の島内に配置する処理をステップS16−3で行う。
【0062】
まず、処理を半自動化して行う場合について説明する。レイアウト設計者は、回路図等を参照して吊り電位が等しく、さらにアイランド化を行う素子及びグループ素子を複数指定する。例えば、図15のように、ディスプレイ等の表示画面にブロックレイアウト処理で得られた素子又はグループ素子の配置を表示し、マウス等のポインティングデバイスを用いて、吊り電位が等しく、アイランド化できる素子及びグループ素子を囲むポリゴン52(長方形)を確定する2点(図中A点及びB点)を指定する。ポリゴン52が指定されると、そのポリゴン52に少なくともその一部が含まれる素子及びグループ素子が選択され、回路データベース及びグループデータベースを参照して、選択された素子及びグループ素子の中から吊り電極が共通の素子及びグループ素子のみを取り囲む領域54が求められる(図16)。ここで、既にペア指定が行われている素子は、そのペアグループ内に含まれる全ての素子がポリゴン52内に含まれる場合のみ、そのグループに含まれる素子が選別されるようにする。次に、領域54に対して図形の縮小処理が行われる。このとき、レイアウト設計者が予め要求仕様等に基づいて設定した縮小幅(例えば、−2μm等)だけ、領域54の境界線を領域54内側方向に向けて移動させる。この処理により、例えば図17の領域56のように、不要な凸部58を削除することができる。最後に、図18のように、縮小処理された領域56を取り囲むように分離領域60を設け、分離領域内に必要に応じて吊り電極62を配置して、素子及びグループ素子のアイランド化を行う。半導体チップ内で必要なアイランド化が全て終了すると、メインルーチンのステップS18に処理を戻す。
【0063】
以上の処理は、半導体チップに含まれる素子及びグループ素子の全てを含む領域を指定することによって自動で行うことも可能である。
【0064】
ステップS18では、回路データベース及びグループデータベースの接続情報に基づいて、半導体チップ内に配置された素子及びグループ素子間の配線を行う。配線には、既存の自動配線ツール等を用いることができる。
【0065】
ステップS20では、検証作業が行われる。検証作業は、DRC(Design Rule Check)やLVS(Layout Versus Schematic)に基づいて、自動又はレイアウト作業者の目視で行われる。このとき、回路データベースやグループデータベースの内容を確認しながら、検証作業を行うことができる。ここで、レイアウト結果に問題があれば、ステップS12に処理を戻して、再度レイアウト設計を行う。
【0066】
【発明の効果】
本発明によれば、以下の効果を奏することができる。
【0067】
1.ペア又はアイランド化の指定を自動で行うことによって、指定ミスや指定漏れ(指定忘れ)を防ぐことができ、素子特性のばらつき等による回路特性不良の発生を抑制することができる。
【0068】
2.ペアやアイランド化が指定された場合に、素子タイプごとに配置の規則が定められているため、素子の配置方向を揃えたり、できるだけ素子同士を近接に配置する等の考慮を取り入れたレイアウトを自動で行うことができる。
【0069】
3.自動でペア指定された素子は、原則としてグループ単位で配置され、ブロックレイアウトを最適化する際に不都合が生じてペア指定を解除した場合のみレイアウト作業者の手作業を必要とする。従って、作業が容易になり、作業ミスを低減できる。
【0070】
4.回路データベースやグループデータベースに登録された内容を確認しながらレイアウト設計の結果を検証できるため、レイアウト作業者のスキルに依存せず、容易に検証作業を行うことができる。
【図面の簡単な説明】
【図1】半導体集積装置の設計及び製造のフローチャートを示す図である。
【図2】本発明の実施の形態におけるレイアウト設計装置の構成を示すブロック図である。
【図3】本発明の実施の形態におけるレイアウト設計方法のフローチャートを示す図である。
【図4】回路データベースの登録内容を示す図である。
【図5】ペア及びアイランド化の指定を行うサブルーチンのフローチャートを示す図である。
【図6】回路データベースの登録内容を示す図である。
【図7】グループデータベースの登録内容を示す図である。
【図8】回路データベースの登録内容を示す図である。
【図9】グループデータベースの登録内容を示す図である。
【図10】NPNトランジスタの素子及びグループ素子の作成例を示す図である。
【図11】横型PNPトランジスタの素子及びグループ素子の作成例を示す図である。
【図12】縦型PNPトランジスタの素子及びグループ素子の作成例を示す図である。
【図13】抵抗の素子及びグループ素子の作成例を示す図である。
【図14】ブロックレイアウトを行うサブルーチンのフローチャートを示す図である。
【図15】ブロックレイアウトにおけるアイランド化を説明する図である。
【図16】ブロックレイアウトにおけるアイランド化を説明する図である。
【図17】ブロックレイアウトにおけるアイランド化を説明する図である。
【図18】ブロックレイアウトにおけるアイランド化を説明する図である。
【図19】各種のトランジスタの構造例を示す平面図及び断面図である。
【図20】抵抗の構造例を示す平面図及び断面図である。
【符号の説明】
10 半導体基板、12 分離層、14 島、16 埋め込み領域、18 コレクタ領域、20 ベース領域、22 エミッタ領域、24 抵抗層、30 制御部、32 入力部、34 出力部、36 記憶部、38 バス、40 インターフェース部、46 分離領域、48 島、50 吊り電極、52 ポリゴン、54 領域、56 領域、58 領域の凸部、60 分離領域、62 吊り電極。
Claims (9)
- 複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計装置であって、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係と、を取得する回路情報取得手段と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定手段と、
前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト手段と、
を含むことを特徴とするレイアウト設計装置。 - 複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計装置であって、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係と、を取得する回路情報取得手段と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定手段と、
前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト手段と、
を含むことを特徴とするレイアウト設計装置。 - 請求項2に記載のレイアウト設計装置であって、
前記回路情報取得手段は、さらに素子の吊り電位の接続関係を取得する手段であり、
前記レイアウト手段は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する手段であることを特徴とするレイアウト設計装置。 - 複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計方法であって、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定工程と、
前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト工程と、
を含むことを特徴とするレイアウト設計方法。 - 複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計方法であって、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定工程と、
前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト工程と、
を含むことを特徴とするレイアウト設計方法。 - 請求項5に記載のレイアウト設計方法であって、
前記回路情報取得工程は、さらに素子の吊り電位の接続関係を取得する工程であり、
前記レイアウト工程は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する工程であることを特徴とするレイアウト設計方法。 - 複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計プログラムであって、
コンピュータに、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、
レイアウトの対象に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と近接して配置すべき素子を求め、当該着目素子と当該近接して配置すべき素子とをペアグループとして指定するペア指定工程と、
前記ペアグループとして指定された素子同士を近接に配置してレイアウトを行うレイアウト工程と、
を含む処理を実行させることを特徴とするレイアウト設計プログラム。 - 複数の素子を配置することによって半導体集積回路のレイアウトを行うレイアウト設計プログラムであって、
コンピュータに、
レイアウトの対象に含まれる複数の素子の素子タイプと、素子が有する電極間の接続関係とを取得する回路情報取得工程と、
レイアウトの対象素子に含まれる素子を着目素子として順次選択し、前記素子タイプ及び前記接続関係に基づいて当該着目素子と同一の島内に配置すべき素子を求め、当該着目素子と当該同一の島内に配置すべき素子とをアイランドグループとして指定するアイランド化指定工程と、
前記アイランドグループとして指定された素子同士を同一の島内に配置してレイアウトを行うレイアウト工程と、
を含む処理を実行させることを特徴とするレイアウト設計プログラム。 - 請求項8に記載のレイアウト設計プログラムであって、
前記回路情報取得工程は、さらに素子の吊り電位の接続関係を取得する工程であり、
前記レイアウト工程は、前記アイランドグループに含まれる全ての素子の吊り電位が等しい場合に、当該アイランドグループに含まれる素子が配置される島に当該アイランドグループに含まれる素子の数よりも少ない数の吊り電極を配置する工程であることを特徴とするレイアウト設計プログラム。
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