JPH0629394A - ラッチアップ検証装置 - Google Patents

ラッチアップ検証装置

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JPH0629394A
JPH0629394A JP5079554A JP7955493A JPH0629394A JP H0629394 A JPH0629394 A JP H0629394A JP 5079554 A JP5079554 A JP 5079554A JP 7955493 A JP7955493 A JP 7955493A JP H0629394 A JPH0629394 A JP H0629394A
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豊 藤本
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    • G06F30/33—Design verification, e.g. functional simulation or model checking

Abstract

(57)【要約】 【目的】 ＣＭＯＳ構造のレイアウトパターンに対する
一定の精度でのラッチアップ検証の大幅な効率向上を図
ったラッチアップ検証装置を得る。 【構成】 ラッチアップ検証部３は、レイアウトパター
ンデータＤ１から得たバックゲート端子情報付きトラン
ジスタ情報Ｄ４を用いて、同一バックゲート端子情報を
持つ個々のトランジスタのソース端子がこれらのトラン
ジスタを含むウエルへどの様に接続されているかの接続
状況に基づき、レイアウトパターンデータＤ１で規定さ
れるレイアウトパターンに対するラッチアップ検証を自
動的に行う。 【効果】 ＣＭＯＳ構造のレイアウトパターンに対し、
一定の精度でのラッチアップ検証を自動的に行うことが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ半導体集積
回路（ＩＣ）のレイアウトパターンデータのラッチアッ
プ検証装置に関するものである。
【０００２】
【従来の技術】図２９はＣＭＯＳ半導体集積回路の代表
的なゲートであるインバータの断面図である。同図に示
すように、Ｐ- 基板１０１の上層部にＮ- ウェル領域１
０２が形成される。Ｎ- ウェル領域１０２の表面にＰ+
拡散領域１０３及び１０４、Ｎ+ 拡散領域１０５が選択
的に形成される。一方、Ｎ- ウェル領域１０２の形成さ
れていないＰ- 基板１０１の表面にＮ+ 拡散領域１０６
及び１０７、Ｐ+ 拡散領域１０８が選択的に形成され
る。そして、Ｐ+ 拡散領域１０３，１０４間上に図示し
ない酸化膜を介してゲート電極１０９が形成され、Ｎ+
拡散領域１０６，１０７間上に図示しない酸化膜を介し
てゲート電極１１０が形成される。これらのゲート電極
１０９及び１１０は共通に接続される。
【０００３】このような構成により、Ｐ+ 拡散領域１０
３，１０４及びゲート電極１０９からなるＰＭＯＳトラ
ンジスタと、Ｎ+ 拡散領域１０６、１０７及びゲート電
極１１０からなるＮＭＯＳトランジスタとによりＣＭＯ
Ｓインバータが形成される。なお、Ｎ+ 拡散領域１０５
はＮ- ウェル領域１０２の電位固定用、Ｐ+ 拡散領域１
０８はＰ- 基板１０１の電位固定用に設けられた拡散領
域である。
【０００４】図３０は図２９の構造のＣＭＯＳインバー
タに寄生するラッチアップ構造を示す回路図である。同
図に示すように、図２９で示したようなＣＭＯＳインバ
ータには、Ｐ+ 拡散領域１０４、Ｎ- ウェル領域１０２
及びＰ- 基板１０１からなる寄生ＰＮＰバイポーラトラ
ンジスタＴ１と、Ｎ+ 拡散領域１０６、Ｐ- 基板１０１
及びＮ- ウェル領域１０２からなる寄生ＮＰＮバイポー
ラトランジスタＴ２とにより寄生サイリスタが形成され
る。なお、Ｒ１は電源ＶDDからＰ+ 拡散領域１０４まで
の配線抵抗、Ｒ２は電源ＶDDからＮ+ 拡散領域１０５あ
るいはＮ- ウェル領域１０２までの配線抵抗、Ｒ３は接
地レベルからＰ+ 拡散領域１０８あるいは基板１０１ま
での配線抵抗、Ｒ４は接地レベルからＮ+ 拡散領域１０
６までの配線抵抗を示している。
【０００５】このような構造において、ＰＮＰバイポー
ラトランジスタＴ１あるいはＮＰＮバイポーラトランジ
スタＴ２のいずれかに順方向のベース電流が流れるとい
う現象が生じた場合、ＰＮＰとＮＰＮの両バイポーラト
ランジスタが共にオンし正帰還状態となり電源供給を止
めない限りオン状態が終了しなくなるというラッチアッ
プ現象が発生する。
【０００６】図３１はラッチアップ現象が発生するレイ
アウトパターン例を示す平面図である。同図において、
１１１はＮ- ウェル領域、１１２〜１１６はＰ+ 拡散領
域、１１７はＮ+ 拡散領域、１１９、１２０及び１２３
はポリシリコン領域、１１８、１２１及び１３５は金属
配線領域、１２５はＮ- ウェル領域、１２６、１２７は
Ｐ+ 拡散領域、１２８はＮ+ 拡散領域、１３０はポリシ
リコン領域、１２４、１２９、１３１及び１３９は金属
配線領域、１３２〜１３４及び１４７はＮ+ 拡散領域、
１３６及び１３７はＮ+ 拡散領域、１３８及び１４６は
Ｐ+ 拡散領域である。なお、同図中の×印はコンタクト
領域を示し、金属配線領域１３１には電源ＶDDが図示し
ないＶDD配線を介して得られる第１の電源電圧ＶDD１が
付与され、金属配線領域１１８には電源ＶDDが図示しな
い他のＶDD配線を介して得られる第２の電源電圧ＶDD２
が付与される。また、ポリシリコン領域１１９、１２３
及び１３０にはそれぞれ入力信号Ｓ１、Ｓ２及びＳ３が
付与される。なお、図示していないが、このレイアウト
パターンはＰ基板上に形成されたパターンである。
【０００７】図３２は図３１のレイアウトパターンより
構成されるＣＭＯＳ集積回路の電気的接続関係を示す回
路図である。同図において、ＰＭＯＳトランジスタＱ１
はＰ+ 拡散領域１１２、１１３及びポリシリコン領域１
１９から構成されており、ＰＭＯＳトランジスタＱ２は
Ｐ+ 拡散領域１１３、１１４及びポリシリコン領域１２
０から構成される。
【０００８】また、ＮＭＯＳトランジスタＱ３はＮ+ 拡
散領域１３４、１３３及びポリシリコン領域１１９から
構成され、ＮＭＯＳトランジスタＱ４はＮ+ 拡散領域１
４７、１３２及びポリシリコン領域１２０から構成され
る。ＰＭＯＳトランジスタＱ５は、Ｐ+ 拡散領域１１
５、１１６及びポリシリコン領域１２３から構成され、
ＰＭＯＳトランジスタＱ６はＰ+ 拡散領域１２６、１２
７及びポリシリコン領域１３０から構成され、ＮＭＯＳ
トランジスタＱ７はＮ+ 拡散領域１３６、１３７及びポ
リシリコン領域１３０から構成される。
【０００９】図３３は、図３１のＰ拡散領域１１６に着
目して寄生サイリスタ構造を表した回路図である。この
構造において、Ｐ+ 拡散領域１１６、Ｎ- ウェル領域１
１１、Ｐ基板とにより寄生ＰＮＰバイポーラトランジス
タＴ１が形成されることになるため、ＰＭＯＳトランジ
スタＱ５がオン状態のとき、電源電圧ＶDD１とＶDD２の
間に電位差が生じると、その電位差のためＰＮＰバイポ
ーラトランジスタＴ１に順方向のベース電流が流れるこ
とにより、ラッチアップが発生してしまう。
【００１０】図３４はＣＭＯＳＩＣのチップ例を示す平
面図である。同図に示すように、半導体チップ１４５上
に、セル１４１及び１４２、ＶDDパッド１４０及びＧＮ
Ｄパッド１４３が形成される。したがって、セル１４１
における電源電圧ＶDD１のＶDDパッド１４０からの配線
経路の抵抗はＲ５となり、セル１４２における電源電圧
ＶDD２のＶDDパッド１４０からの配線経路の抵抗は（Ｒ
５＋Ｒ６）となる。同様に、セル１４２における接地電
圧ＧＮＤ２のＧＮＤパッド１４３からのＧＮＤ配線経路
の抵抗はＲ８となり、セル１４１における接地電圧ＧＮ
Ｄ１のＧＮＤパッド１４３からのＧＮＤ配線経路の抵抗
は（Ｒ７＋Ｒ８）となる。
【００１１】このように、従来のＣＭＯＳＩＣでは、Ｖ
DD配線経路、ＧＮＤ配線経路の違いに基づく抵抗値の違
いや、各セルへの供給の仕方及び各セルでの動作モード
あるいは動作タイミングによって、本来同一電圧値をと
るべきＶDD２とＶDD１との間に電位差は容易に発生する
構造をとるのが一般的である。
【００１２】以上のことから、従来のＣＭＯＳ構造のレ
イアウトパターンの場合、容易にラッチアップを発生し
てしまう構造をとる可能性が高いといえる。
【００１３】
【発明が解決しようとする課題】このように、ラッチア
ップが発生し易いと言える典型的なレイアウトパターン
例は何通りもあり、さらにこれらの組合せにより、より
発生し易くなるため、ＣＭＯＳ集積回路を設計する際、
ラッチアップが発生しやすい構造のレイアウトパターン
を設計してしまう可能性は高い。
【００１４】したがって、レイアウトパターン設計後、
ラッチアップが発生しやすいレイアウトパターンである
か否かを検証する必要があるが、従来の検証方法は、ラ
ッチアップが発生しやすい構造の規則性を意識しながら
人手により目視検証を行うのが一般的であった。このた
め、大規模なレイアウトパターンを検証するとなると、
期間も莫大となり目視精度も低下し結果的にラッチアッ
プが発生しやすいレイアウトパターンを見逃してしまう
可能性が多分にある。またラッチアップを起こし易いと
されるレイアウトパターンの定義もノウハウ的なものが
多く、定量的に把握するのが困難で、かつレイアウト時
の禁止項目が多すぎるため、設計者の経験度によっても
その検証能力が大きくばらついてしまうなどの問題点が
あった。
【００１５】この発明は、上記のような問題点を解消す
るためになされたもので、ＣＭＯＳ構造のレイアウトパ
ターンに対するラッチアップ検証の大幅な効率向上と、
その検証精度が設計経験にかかわらず一率に検証できる
ラッチアップ検証装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明にかかる請求項
１記載のラッチアップ検証装置は、第１の導電型の半導
体基板上に少なくとも１つの第２の導電型のウェル領域
を設けた構造のＣＭＯＳ半導体集積回路のレイアウトパ
ターンを規定したレイアウトパターンデータを付与する
レイアウトパターンデータ付与手段と、前記レイアウト
パターンデータに基づき、前記ウェル領域内に形成され
たＭＯＳトランジスタをウェル内ＭＯＳトランジスタと
して抽出するＭＯＳトランジスタ抽出手段と、前記ウェ
ル内ＭＯＳトランジスタが形成されたウェル領域に対す
る該ウェル内ＭＯＳトランジスタの一方電極の接続関係
に基づき、前記レイアウトパターンデータで規定された
レイアウトパターンのラッチアップ発生の危険性を検証
するラッチアップ検証手段とを備えて構成されている。
【００１７】望ましくは、請求項２記載のラッチアップ
検証装置のように、前記ラッチアップ検証手段は、前記
ウェル内ＭＯＳトランジスタが形成されたウェル領域に
対する該ウェル内ＭＯＳトランジスタの一方電極の接続
関係を下記の条件（ａ）〜（ｃ）で検証する。
【００１８】ウェル内ＭＯＳトランジスタの一方電極が
ウェル領域に、（ａ）直接接続される、（ｂ）抵抗を介
して接続される、（ｃ）同一ウェル領域内の他の単一あ
るいは複数のトランジスタを介して、一方電極−他方電
極方向に直列に接続される。
【００１９】そして、条件（ａ）〜（ｃ）のいずれかを
満足する場合にレイアウトパターンのラッチアップ発生
の危険性がないと判断し、条件（ａ）〜（ｃ）のすべて
を満足しない場合にラッチアップ発生の危険性があると
判断する。
【００２０】この発明にかかる請求項３記載のラッチア
ップ検証装置は、第１の導電型の半導体基板上に少なく
とも１つの第２の導電型のウェル領域を設けた構造のＣ
ＭＯＳ半導体集積回路のレイアウトパターンを規定した
レイアウトパターンデータを付与するレイアウトパター
ンデータ付与手段と、前記レイアウトパターンデータを
受け、前記レイアウトパターンデータから、各々が前記
半導体基板または共通のウェル領域の表面に形成され、
かつ共通の電源に直接接続される第１の導電型の第１の
半導体領域及び第２の導電型の第２の半導体領域を抽出
する半導体領域抽出手段と、前記第１の半導体領域と前
記第２の半導体領域との距離に基づき、前記レイアウト
パターンデータで規定されたレイアウトパターンのラッ
チアップ発生の危険性を検証するラッチアップ検証手段
とを備えて構成されている。
【００２１】望ましくは、請求項４記載のラッチアップ
検証装置のように、前記レイアウトパターン中に存在す
る、電源パッド、電源配線、第１の導電型の半導体領域
及び第２の導電型の半導体領域を前記レイアウトパター
ンから特定する情報からなる抽出ルールを付与する抽出
用ルール付与手段をさらに備え、前記半導体領域抽出手
段は、前記レイアウトパターンデータから、前記抽出ル
ールを参照して、前記共通の電源用の電源パッドを抽出
して、電源パッド抽出済みレイアウトパターンデータを
出力する電源パッド抽出手段と、前記電源パッド抽出済
みレイアウトパターンデータから、前記抽出ルールを参
照して、前記電源パッドから延設して形成される電源配
線を抽出して、電源配線抽出済みのレイアウトパターン
データを出力する電源配線抽出手段と、前記電源配線抽
出済みレイアウトパターンデータから、前記抽出ルール
を参照して、前記半導体基板または前記共通のウェル領
域の表面に形成され、かつ前記電源配線に直接接続され
る第１の導電型の第１の半導体領域を抽出して、第１の
半導体領域抽出済みレイアウトパターンデータを出力す
る第１の電源接続半導体領域抽出手段と、前記第１の半
導体領域抽出済みレイアウトパターンデータから、前記
抽出ルールを参照して、前記半導体基板または前記共通
のウェル領域の表面に形成され、かつ前記電源配線に直
接接続される第２の導電型の第２の半導体領域を抽出し
て、第１及び第２の半導体領域抽出済みのレイアウトパ
ターンデータを出力する第２の電源接続半導体領域抽出
手段とを備え、前記ラッチアップ検証手段は、前記第１
及び第２の半導体領域抽出済みのレイアウトパターンデ
ータより得られる前記第１の半導体領域と前記第２の半
導体領域との距離に基づき、前記レイアウトパターンデ
ータで規定されたレイアウトパターンのラッチアップ発
生の危険性を検証する。
【００２２】この発明にかかる請求項５記載のラッチア
ップ検証装置は、第１の導電型の半導体基板上に少なく
とも１つの第２の導電型ウェル領域を設けた構造のＣＭ
ＯＳ半導体集積回路のレイアウトパターンを規定したレ
イアウトパターンデータを付与するレイアウトパターン
データ付与手段と、前記レイアウトパターンデータを受
け、前記レイアウトパターンデータから、前記半導体基
板の表面に形成され、かつ所定の電源に直接接続される
第２の導電型の半導体領域を抽出する半導体領域抽出手
段と、前記半導体領域と前記ウェル領域との距離に基づ
き、前記レイアウトパターンデータで規定されたレイア
ウトパターンのラッチアップ発生の危険性を検証するラ
ッチアップ検証手段とを備えて構成されている。
【００２３】望ましくは、請求項６記載のラッチアップ
検証装置のように、前記レイアウトパターン中に存在す
る、電源パッド、電源配線及び第２の導電型の半導体領
域を前記レイアウトパターンから特定する情報からなる
抽出ルールを付与する抽出用ルール付与手段をさらに備
え、前記半導体領域抽出手段は、前記レイアウトパター
ンデータから、前記抽出ルールを参照して、前記所定の
電源用の電源パッドを抽出して、電源パッド抽出済みレ
イアウトパターンデータを出力する電源パッド抽出手段
と、前記電源パッド抽出済みレイアウトパターンデータ
から、前記抽出ルールを参照して、前記電源パッドから
延設して形成される電源配線を抽出して、電源配線抽出
済みのレイアウトパターンデータを出力する電源配線抽
出手段と、前記電源配線抽出済みレイアウトパターンデ
ータから、前記抽出ルールを参照して、前記半導体基板
の表面に形成され、前記電源配線に直接接続される第２
の導電型の半導体領域を抽出して、半導体領域抽出済み
レイアウトパターンデータを出力する電源接続半導体領
域抽出手段とを備え、前記ラッチアップ検証手段は、前
記半導体領域抽出済みのレイアウトパターンデータより
得られる前記半導体領域と前記ウェル領域との距離に基
づき、前記レイアウトパターンデータで規定されたレイ
アウトパターンのラッチアップ発生の危険性を検証す
る。
【００２４】
【作用】この発明の請求項１及び請求項２記載のラッチ
アップ検証装置におけるラッチアップ検証手段は、抽出
されたウェル内ＭＯＳトランジスタが形成されたウェル
領域に対する該ウェル内ＭＯＳトランジスタの一方電極
の接続関係を検証材料にしている。
【００２５】この検証材料により、自身が形成されたウ
ェル領域以外の領域から電源供給を受ける可能性のある
ウェル内ＭＯＳトランジスタを検出することができる。
【００２６】この発明の請求項３及び請求項４記載のラ
ッチアップ検証装置におけるラッチアップ検証手段は、
各々が半導体基板または共通のウェル領域の表面に形成
され、かつ共通の電源に直接接続される第１の導電型の
第１の半導体領域と第２の導電型の第２の半導体領域と
の距離を検証材料としている。
【００２７】この検証材料により、第１の導電型の第１
の半導体領域及び第２の導電型の第２の半導体領域のう
ち一方の半導体領域、第２の導電型のウェル領域及び第
１の導電型の半導体基板とからなる寄生バイポーラトラ
ンジスタのＰＮ接合が順バイアスされやすい構造である
か否かをを検証することができる。
【００２８】この発明の請求項５及び請求項６記載のラ
ッチアップ検証装置におけるラッチアップ検証手段は、
半導体基板の表面に形成され、かつ所定の電源に直接接
続される第２の導電型の半導体領域とウェル領域との距
離を検証材料としている。
【００２９】この検証材料により、第２の導電型の半導
体領域、第１の導電型の半導体基板及び第２の導電型の
ウェル領域とからなる寄生バイポーラトランジスタが能
動状態になりやすい構造であるか否かを検証することが
できる。
【００３０】
【実施例】以後に述べる第１〜第７の実施例のラッチア
ップ検証装置はすべて第１の導電型の半導体領域上に少
くとも１つの第２の導電型のウェル領域を設けた構造の
ＣＭＯＳ集積回路のレイアウトパターンに対してラッチ
アップ検証を行う装置である。
【００３１】＜第１の実施例＞図１はこの発明の第１の
実施例であるラッチアップ検証装置の構成を示すブロッ
ク図である。同図に示すように、ウェル内トランジスタ
抽出部１は、図示しないレイアウトパターンデータ付与
手段よりレイアウトパターンデータＤ１を受けるととも
に、図示しないトランジスタ認識用ルールデータ付与手
段よりトランジスタ認識用ルールデータＤ２を受ける。
そして、ウェル内トランジスタ抽出部１は、レイアウト
パターンデータＤ１に対し、トランジスタ認識用ルール
データＤ２を用いてウエル領域単位でウエル領域内に設
けられた全トランジスタを抽出することにより得られる
ウェル内トランジスタ情報Ｄ３をバックゲート端子情報
付加部２に出力する。
【００３２】バックゲート端子情報付加部２は、ウェル
内トランジスタ情報Ｄ３から、同一ウエル領域内のトラ
ンジスタ全てを同一バックゲート端子のトランジスタと
し、それぞれウエル毎にグルーピングして、ウェル領域
単位で同一のバックゲート端子情報を付加することによ
り得られるバックゲート端子情報付きトランジスタ情報
Ｄ４をラッチアップ検証部３に出力する。
【００３３】ラッチアップ検証部３は、バックゲート端
子情報付きトランジスタ情報Ｄ４から、以下に述べる検
証を行う。同一バックゲート端子情報を持つ個々のトラ
ンジスタのソース端子がこれらのトランジスタを含むウ
エル領域に 条件１．直接接続される。 条件２．抵抗を介して接続される。 条件３．同一ウエル領域内の他の単一あるいは複数のト
ランジスタを介して、ドレイン−ソース端子方向に直列
に接続される。 からなる条件１〜条件３のうち、いずれにも該当しない
ＭＯＳトランジスタをラッチアップＭＯＳトランジスタ
として抽出し、抽出したラッチアップＭＯＳトランジス
タからなるラッチアップ検証結果情報Ｄ５をエラーメッ
セージ出力部４に出力する。
【００３４】例えば、図３１に示すようなレイアウトパ
ターンを設計した場合、Ｎ- ウェル領域１１１を共有す
るＰＭＯＳトランジスタＱ１、Ｑ２及びＱ５（図３２参
照）が同一バックゲート端子のＭＯＳトランジスタとさ
れる。
【００３５】そして、各ＰＭＯＳトランジスタＱ１、Ｑ
２及びＱ５それぞれについて、上記ラッチアップ検証を
行うと、ＰＭＯＳトランジスタＱ１は条件１に該当し、
ＰＭＯＳトランジスタＱ２は条件３に該当する。
【００３６】しかしながら、ＰＭＯＳトランジスタＱ５
は上記条件１〜条件３のいずれにも該当しないため、Ｐ
ＭＯＳトランジスタＱ５をラッチアップＭＯＳトランジ
スタとして認識する。
【００３７】条件１〜条件３のいずれにも満足しないＰ
ＭＯＳトランジスタＱ５は、結果として、Ｎ- ウェル領
域１１１に形成されているにもかかわらず、異なるＮ-
ウェル領域１２５に対し条件３を満足する。
【００３８】つまり、ＰＭＯＳトランジスタＱ５は、Ｎ
- ウェル領域１１１にかかる電源電圧をバックゲート電
位としているにもかかわらず、Ｎ- ウェル領域１２５に
かかる電源電圧が供給される可能性を有することにな
る。このような複数の電源電圧供給源を有する構造のＭ
ＯＳトランジスタが存在すると、このＭＯＳトランジス
タの電極領域で構成される寄生バイポーラトランジスタ
は、そのＰＮ接合に順バイアスが与えられる可能性が高
く、ラッチアップを引き起こす大きな要因となるため、
ラッチアップＭＯＳトランジスタと認識する。
【００３９】エラーメッセージ出力部４は、ラッチアッ
プ検証結果情報Ｄ５に基づき、リスト形式のエラーメッ
セージをＣＲＴ（図示せず）等に出力する。
【００４０】図２は第１の実施例のラッチアップ検証装
置の動作を示すフローチャートである。
【００４１】同図を参照して、ステップＳ１で、ウェル
内トランジスタ抽出部１は、レイアウトパターンデータ
Ｄ１から、トランジスタ認識用ルールデータＤ２を用い
てウェル領域単位でウェル領域内の全ＭＯＳトランジス
タを抽出して、ウェル内トランジスタ情報Ｄ３をバック
ゲート端子情報付加部２に出力する。
【００４２】ステップＳ２で、同一ウエル内のトランジ
スタ全てを同一バックゲート端子のトランジスタとし、
それぞれウエル毎でグルーピングして、各ウェルごとに
固有のバックゲート端子情報を付加することにより得ら
れるバックゲート端子情報付きトランジスタ情報Ｄ４を
ラッチアップ検証部３に出力する。
【００４３】ステップＳ３で、ラッチアップ検証部３
は、バックゲート端子情報付きトランジスタ情報Ｄ４か
ら前述したようなラッチアップ検証（同一バックゲート
端子情報を持つ個々のトランジスタのソース端子の接続
状態の検証）を行い、そのラッチアップ検証結果情報Ｄ
５をエラーメッセージ出力部４に出力する。
【００４４】ステップＳ４で、エラーメッセージ出力部
４は、ラッチアップ検証結果情報Ｄ５に基づき、リスト
形式のエラーメッセージをＣＲＴ（図示せず）等に出力
する。
【００４５】このように第１の実施例におけるラッチア
ップ検証装置は、同一ウェル領域内にあるＭＯＳトラン
ジスタのソース端子の接続状態を検証することにより、
ラッチアップ発生の危険性の高いレイアウトパターンを
自動的に検証することができる。
【００４６】＜第２の実施例＞図３は、この発明の第２
の実施例であるラッチアップ検証装置の構成を示すブロ
ック図である。
【００４７】同図に示すように、抽出ルール付与部１０
より、ＶDDパッド情報、ＶDD配線情報、Ｐ+ 拡散領域情
報及びＮ+ 拡散領域情報を含んだ各種抽出用ルールＤ７
を、ＶDDパッド抽出部１１、ＶDD配線抽出部１２、Ｐ+
拡散領域抽出部１３及びＮ+拡散領域抽出部１４に出力
する。
【００４８】ＶDDパッド抽出部１１は、図示しないレイ
アウトパターンデータ付与手段よりレイアウトパターン
データＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ７のＶDDパッド情報を用いてＶ
DDパッドを抽出して、ＶDDパッド抽出済みのレイアウト
パターンデータＤ１をＶDD配線抽出部１２に出力する。
【００４９】ＶDD配線抽出部１２はＶDDパッド抽出済み
のレイアウトパターンデータＤ１から、各種抽出用ルー
ルＤ７のＶDD配線情報を用いて、ＶDDパッドから延設し
て形成されるＶDD配線を抽出してＶDD配線抽出済みのレ
イアウトパターンデータＤ１をＰ+ 拡散領域抽出部１３
に出力する。
【００５０】Ｐ+ 拡散領域抽出部１３は、ＶDD配線抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ７のＰ+ 拡散領域情報を用いて、Ｎ- ウェル領
域（あるいはＮ- 基板）の上層部に設けられたＰ+ 拡散
領域のうち、ＶDD配線で直接接続されたＰ+ 拡散領域を
抽出してＶDD配線直接接続のＰ+ 拡散領域抽出済みのレ
イアウトパターンデータＤ１をＮ+ 拡散領域抽出部１４
に出力する。
【００５１】Ｎ+ 拡散領域抽出部１４は、ＶDD配線直接
接続のＰ+ 拡散領域抽出済みのレイアウトパターンデー
タＤ１から、各種抽出用ルールＤ７のＮ+ 拡散領域情報
を用いて、Ｎ- ウェル領域（あるいはＮ- 基板）の上層
部に設けられたＮ+ 拡散領域のうち、ＶDD配線で直接接
続されたＮ+ 拡散領域を抽出して、ＶDD配線直接接続の
Ｐ+ 及びＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１をオーバーサイズ領域設定部１５に出力する。
【００５２】一方、オーバーサイズ情報付与部１８は、
検証データとなるオーバーサイズ設定データＤ８をオー
バーサイズ領域設定部１５に出力する。なお、オーバー
サイズ設定データＤ８は、半導体基板の不純物濃度及び
ウェル領域の不純物濃度に基づき決定される。
【００５３】オーバサイズ領域設定部１５は、ＶDD配線
直接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウト
パターンデータＤ１から、オーバーサイズ設定データＤ
８を用いて、ＶDD配線直接接続のＰ+ 拡散領域を中心と
し、オーバーサイズ設定データＤ８で規定された大きさ
の正方形よりなるオーバサイズ領域を設定して、オーバ
ーサイズ領域設定済みレイアウトパターンデータＤ１０
をラッチアップ検証部１６に出力する。
【００５４】ラッチアップ検証部１６は、オーバーサイ
ズ領域設定済みレイアウトパターンデータＤ１０から、
オーバーサイズ領域内におけるＶDD配線直接接続のＮ+
拡散領域の存在の有無を検証し、存在すればラッチアッ
プ危険性なしと判定し、存在しなければＶDD配線直接接
続のＮ+ 拡散領域とＰ+ 拡散領域との距離がラッチアッ
プ発生の危険性有りと判定する。そして、ラッチアップ
発生危険性有りと判定されたＶDD配線直接接続のＮ+ 拡
散領域及びＰ+ 拡散領域をペアにしたラッチアップ検証
結果データＤ９を検証結果出力部１７に出力する。
【００５５】以下、上記ラッチアップ検証の詳細を図２
９のＣＭＯＳ構造を例にあげて説明する。図２９の構造
では、Ｐ+ 拡散領域１０４とＮ+ 拡散領域１０５とがそ
れぞれ電源ＶDDに直接接続されているが、隣接している
ため問題ない。しかし、仮にＰ+ 拡散領域１０４を中心
としたオーバーサイズ領域内にＮ+ 拡散領域１０５が存
在しない程度の距離間隔を有していれば、Ｐ+ 拡散領域
１０４とＮ+ 拡散領域１０５との間に電位差が生じ易く
なる。この場合、Ｐ+ 拡散領域１０４、Ｎ- ウェル領域
１０２及びＰ- 基板１０１で構成される寄生ＰＮＰバイ
ポーラトランジスタのＰＮ接合部に順バイアスがかかる
可能性が強いため、ラッチアップ発生の危険性が高いと
みなす。つまり、図３０で示した回路における寄生ＰＮ
ＰバイポーラトランジスタＴ１がオンしやすい状況にな
っているとみなすのである。
【００５６】検証結果出力部１７は、ラッチアップ検証
結果データＤ９に基づき、リスト形式あるいはグラフィ
ック出力等の検証結果情報（図示せず）を出力する。
【００５７】図４は第２の実施例のラッチアップ検証装
置の動作を示すフローチャートである。また、図５〜図
７はその動作説明用の平面図である。以下、図４〜図７
を参照して、その検証動作を説明する。
【００５８】まず、ステップＳ１１で、ＶDDパッド抽出
部１１は、レイアウトパターンデータＤ１から、各種抽
出用ルールＤ７のＶDDパッド情報を用いてＶDDパッド１
５１を抽出して、ＶDDパッド抽出済みのレイアウトパタ
ーンデータＤ１をＶDD配線抽出部１２に出力する。
【００５９】ステップＳ１２で、ＶDD配線抽出部１２は
ＶDDパッド抽出済みのレイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ７のＶDD配線情報を用いて、Ｖ
DDパッド１５１から延設して形成されるＶDD配線１５２
を抽出してＶDD配線抽出済みのレイアウトパターンデー
タＤ１をＰ+ 拡散領域抽出部１３に出力する。
【００６０】ステップＳ１３で、Ｐ+ 拡散領域抽出部１
３は、ＶDD配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ７のＰ+ 拡散領域情報を用
いて、Ｎ- ウェル領域１５３（あるいはＮ- 基板）の上
層部に設けられたＰ+ 拡散領域１５４，１５５のうち、
ＶDD配線１５２に直接接続されたＰ+ 拡散領域１５４を
抽出してＶDD配線直接接続のＰ+ 拡散領域抽出済みのレ
イアウトパターンデータＤ１をＮ+ 拡散領域抽出部１４
に出力する。
【００６１】ステップＳ１４で、Ｎ+ 拡散領域抽出部１
４は、ＶDD配線直接接続のＰ+ 拡散領域抽出済みのレイ
アウトパターンデータＤ１から、各種抽出用ルールＤ７
のＮ+ 拡散領域情報を用いて、Ｎ- ウェル領域１５３の
上層部に設けられたＮ+ 拡散領域のうち、ＶDD配線１５
２に直接接続されたＮ+ 拡散領域１５６を抽出して、Ｖ
DD配線直接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイ
アウトパターンデータＤ１をオーバーサイズ領域設定部
１５に出力する。
【００６２】ステップＳ１５で、オーバーサイズ情報付
与部１８は、検証データとなるオーバーサイズ設定デー
タＤ８をオーバーサイズ領域設定部１５に出力する。そ
して、オーバサイズ領域設定部１５は、ＶDD配線直接接
続のＮ+ 拡散領域抽出済みのレイアウトパターンデータ
Ｄ１から、オーバーサイズ設定データＤ８を用いて、Ｖ
DD配線直接接続のＰ+ 拡散領域１５４を中心とし、オー
バーサイズ設定データＤ８で規定された一辺が（２＊ｄ
２）の正方形よりなるオーバサイズ領域１５７を設定し
て、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ１０をラッチアップ検証部１６に出力する。
【００６３】ステップＳ１６で、ラッチアップ検証部１
６は、オーバーサイズ領域設定済みレイアウトパターン
データＤ１０から、オーバーサイズ領域１５７内におけ
るＶDD配線直接接続のＮ+ 拡散領域１５６の存在の有無
を検証し、存在すればラッチアップ危険性なしと判定
し、存在しなければＶDD配線直接接続のＮ+ 拡散領域と
Ｐ+ 拡散領域との距離がラッチアップ発生の危険性有り
とする。
【００６４】例えば、図５の例ではオーバーサイズ領域
１５７内にＶDD配線直接接続のＮ+拡散領域１５６の全
領域が存在するため、ラッチアップ発生の危険性なしと
判定する。また、図６の例ではオーバーサイズ領域１５
７内にＶDD配線直接接続のＮ+ 拡散領域１５６の一部の
領域が存在するため、ラッチアップ発生の危険性なしと
判定する。また、図７の例では、オーバーサイズ領域１
５７内にＶDD配線直接接続のＮ+ 拡散領域１５６が全く
存在しないため、ラッチアップ危険性有りと判定する。
【００６５】そして、その判定結果をラッチアップ検証
結果データＤ９として、検証結果出力部１７に出力す
る。
【００６６】そして、ステップＳ１７で、検証結果出力
部１７は、ラッチアップ検証結果データＤ９に基づき、
リスト形式あるいはグラフィック出力等の検証結果情報
（図示せず）を出力する。
【００６７】このように、第２の実施例のラッチアップ
検証装置は、ＶDD配線に直接接続されたＰ+ 拡散領域と
Ｎ+ 拡散領域との距離を検証することにより、ラッチア
ップ発生の危険性の高いレイアウトパターンを自動的に
検証することができる。
【００６８】＜第３の実施例＞図８は、この発明の第３
の実施例であるラッチアップ検証装置の構成を示すブロ
ック図である。
【００６９】同図に示すように、抽出ルール付与部２０
より、ＧＮＤパッド情報、ＧＮＤ配線情報、Ｎ+ 拡散領
域情報及びＰ+ 拡散領域情報を含んだ各種抽出用ルール
Ｄ１７を、ＧＮＤパッド抽出部２１、ＧＮＤ配線抽出部
２２、Ｎ+ 拡散領域抽出部２３及びＰ+ 拡散領域抽出部
２４に出力する。
【００７０】ＧＮＤパッド抽出部２１は、図示しないレ
イアウトパターンデータ付与手段よりレイアウトパター
ンデータＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ１７のＧＮＤパッド情報を用い
てＧＮＤパッドを抽出して、ＧＮＤパッド抽出済みのレ
イアウトパターンデータＤ１をＧＮＤ配線抽出部２２に
出力する。
【００７１】ＧＮＤ配線抽出部２２はＧＮＤパッド抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ１７のＧＮＤ配線情報を用いて、ＧＮＤパッド
から延設して形成されるＧＮＤ配線を抽出してＧＮＤ配
線抽出済みのレイアウトパターンデータＤ１をＮ+ 拡散
領域抽出部２３に出力する。
【００７２】Ｎ+ 拡散領域抽出部２３は、ＧＮＤ配線抽
出済みのレイアウトパターンデータＤ１から、各種抽出
用ルールＤ１７のＮ+ 拡散領域情報を用いて、Ｐ- ウェ
ル領域（あるいはＰ- 基板）の上層部に設けられたＮ+
拡散領域のうち、ＧＮＤ配線で直接接続されたＮ+ 拡散
領域を抽出してＧＮＤ配線直接接続のＮ+ 拡散領域抽出
済みのレイアウトパターンデータＤ１をＰ+ 拡散領域抽
出部２４に出力する。
【００７３】Ｐ+ 拡散領域抽出部２４は、ＧＮＤ配線直
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、各種抽出用ルールＤ１７のＰ+ 拡散領域
情報を用いて、Ｐ- ウェル領域（あるいはＰ- 基板）の
上層部に設けられたＰ+ 拡散領域のうち、ＧＮＤ配線で
直接接続されたＰ+ 拡散領域を抽出して、ＧＮＤ配線直
接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウトパ
ターンデータＤ１をオーバーサイズ領域設定部２５に出
力する。
【００７４】一方、オーバーサイズ情報付与部２８は、
検証データとなるオーバーサイズ設定データＤ１８をオ
ーバーサイズ領域設定部２５に出力する。なお、オーバ
ーサイズ設定データＤ１８は半導体基板の不純物濃度及
びウェル領域の不純物濃度に基づき決定される。
【００７５】オーバサイズ領域設定部２５は、ＧＮＤ配
線直接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウ
トパターンデータＤ１から、オーバーサイズ設定データ
Ｄ１８を用いて、ＧＮＤ配線直接接続のＮ+ 拡散領域を
中心とし、オーバーサイズ設定データＤ１８で規定され
た大きさの正方形よりなるオーバサイズ領域を設定し
て、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ２０をラッチアップ検証部２６に出力する。
【００７６】ラッチアップ検証部２６は、オーバーサイ
ズ領域設定済みレイアウトパターンデータＤ２０から、
オーバーサイズ領域内におけるＧＮＤ配線直接接続のＰ
+ 拡散領域の存在の有無を検証し、存在すればラッチア
ップ危険性なしと判定し、存在しなければＧＮＤ配線直
接接続のＮ+ 拡散領域とＰ+ 拡散領域との距離がラッチ
アップ発生の危険性有りと判定する。そして、ラッチア
ップ発生危険性有りと判定されたＧＮＤ配線直接接続の
Ｎ+ 拡散領域及びＰ+ 拡散領域をペアにしたラッチアッ
プ検証結果データＤ１９を検証結果出力部２７に出力す
る。
【００７７】以下、上記検証の詳細を図２９のＣＭＯＳ
構造を例にあげて説明する。図２９では、Ｐ+ 拡散領域
１０８とＮ+ 拡散領域１０６とがそれぞれＧＮＤレベル
に直接接続されているが、隣接しているため問題ない。
しかし、仮にＮ+ 拡散領域１０６を中心としたオーバー
サイズ領域内にＰ+ 拡散領域１０８が存在しない程度の
距離間隔を有していれば、Ｎ+ 拡散領域１０６とＰ+ 拡
散領域１０８との間に電位差が生じ易くなっており、ラ
ッチアップ発生の危険性が高いとみなす。つまり、図３
０で示した回路における寄生ＮＰＮバイポーラトランジ
スタＴ２がオンしやすい状況になっているとみなすので
ある。
【００７８】検証結果出力部２７は、ラッチアップ検証
結果データＤ１９に基づき、リスト形式あるいはグラフ
ィック出力等の検証結果情報（図示せず）を出力する。
【００７９】図９は第３の実施例のラッチアップ検証装
置の動作を示すフローチャートである。また、図１０〜
図１２はその動作説明用の平面図である。以下、図９〜
図１２を参照して、その検証動作を説明する。
【００８０】まず、ステップＳ２１で、ＧＮＤパッド抽
出部２１は、レイアウトパターンデータＤ１から、各種
抽出用ルールＤ１７のＧＮＤパッド情報を用いてＧＮＤ
パッド１６１を抽出して、ＧＮＤパッド抽出済みのレイ
アウトパターンデータＤ１をＧＮＤ配線抽出部２２に出
力する。
【００８１】ステップＳ２２で、ＧＮＤ配線抽出部２２
はＧＮＤパッド抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ１７のＧＮＤ配線情報を用
いて、ＧＮＤパッド１６１から延設して形成されるＧＮ
Ｄ配線１６２を抽出してＧＮＤ配線抽出済みのレイアウ
トパターンデータＤ１をＮ+ 拡散領域抽出部２３に出力
する。
【００８２】ステップＳ２３で、Ｎ+ 拡散領域抽出部２
３は、ＧＮＤ配線抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ１７のＮ+ 拡散領域情報
を用いて、Ｐ- ウェル領域１６３（あるいはＰ- 基板）
の上層部に設けられたＮ+ 拡散領域１６４，１６５のう
ち、ＧＮＤ配線１６２で直接接続されたＮ+ 拡散領域１
６４を抽出してＧＮＤ配線直接接続のＮ+ 拡散領域抽出
済みのレイアウトパターンデータＤ１をＰ+ 拡散領域抽
出部２４に出力する。
【００８３】ステップＳ２４で、Ｐ+ 拡散領域抽出部２
４は、ＧＮＤ配線直接接続のＮ+ 拡散領域抽出済みのレ
イアウトパターンデータＤ１から、各種抽出用ルールＤ
１７のＰ+ 拡散領域情報を用いて、Ｐ- ウェル領域１６
３の上層部に設けられたＰ+拡散領域のうち、ＧＮＤ配
線１６２で直接接続されたＰ+ 拡散領域１６６を抽出し
て、ＧＮＤ配線直接接続のＰ+ 及びＮ+ 拡散領域抽出済
みのレイアウトパターンデータＤ１をオーバーサイズ領
域設定部２５に出力する。
【００８４】ステップＳ２５で、オーバーサイズ情報付
与部２８は、検証データとなるオーバーサイズ設定デー
タＤ１８をオーバーサイズ領域設定部２５に出力する。
そして、オーバサイズ領域設定部２５は、ＧＮＤ配線直
接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウトパ
ターンデータＤ１から、オーバーサイズ設定データＤ１
８を用いて、ＧＮＤ配線直接接続のＮ+ 拡散領域１６４
を中心とし、オーバーサイズ設定データＤ１８で規定さ
れた一辺が（２＊ｄ３）の正方形よりなるオーバサイズ
領域１６７を設定して、オーバーサイズ領域設定済みレ
イアウトパターンデータＤ２０をラッチアップ検証部２
６に出力する。
【００８５】ステップＳ２６で、ラッチアップ検証部２
６は、オーバーサイズ領域設定済みレイアウトパターン
データＤ２０から、オーバーサイズ領域１６７内にＧＮ
Ｄ配線直接接続のＰ+ 拡散領域１６６の存在の有無を検
証し、存在すればラッチアップ危険性なしと判定し、存
在しなければＧＮＤ配線直接接続のＮ+ 拡散領域とＰ+
拡散領域との距離がラッチアップ発生危険有りとする。
【００８６】例えば、図１０の例ではオーバーサイズ領
域１６７内にＧＮＤ配線直接接続のＰ+ 拡散領域１６６
の全領域が存在するため、ラッチアップ危険性なしと判
定する。また、図１１の例ではオーバーサイズ領域１６
７内にＧＮＤ配線直接接続のＰ+ 拡散領域１６６の一部
の領域が存在するため、ラッチアップ危険性なしと判定
する。また、図１２の例ではオーバーサイズ領域１６７
内にＧＮＤ配線直接接続のＰ+ 拡散領域１６６が全く存
在しないため、ラッチアップ危険性有りと判定する。
【００８７】そして、その判定結果をラッチアップ検証
結果データＤ１９として、検証結果出力部２７に出力す
る。
【００８８】そして、ステップＳ２７で、検証結果出力
部２７は、ラッチアップ検証結果データＤ１９に基づ
き、リスト形式あるいはグラフィック出力等の検証結果
情報（図示せず）を出力する。
【００８９】このように、第３の実施例のラッチアップ
検証装置は、ＧＮＤ配線に直接接続されたＰ+ 拡散領域
とＮ+ 拡散領域との距離を検証することにより、ラッチ
アップ発生の危険性の高いレイアウトパターンを自動的
に検証することができる。
【００９０】＜第４の実施例＞図１３は、この発明の第
４の実施例であるラッチアップ検証装置の構成を示すブ
ロック図である。
【００９１】同図に示すように、抽出ルール付与部３０
より、ＶDDパッド情報、ＶDD配線情報、Ｐ+ 拡散領域情
報及びＮ+ 拡散領域情報を含んだ各種抽出用ルールＤ２
７を、ＶDDパッド抽出部３１、ＶDD配線抽出部３２、Ｎ
+ 拡散領域抽出部３３及びＰ+ 拡散領域抽出部３４に出
力する。
【００９２】ＶDDパッド抽出部３１は、図示しないレイ
アウトパターンデータ付与手段よりレイアウトパターン
データＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ２７のＶDDパッド情報を用いて
ＶDDパッドを抽出して、ＶDDパッド抽出済みのレイアウ
トパターンデータＤ１をＶDD配線抽出部３２に出力す
る。
【００９３】ＶDD配線抽出部３２はＶDDパッド抽出済み
のレイアウトパターンデータＤ１から、各種抽出用ルー
ルＤ２７のＶDD配線情報を用いて、ＶDDパッドから延設
して形成されるＶDD配線を抽出してＶDD配線抽出済みの
レイアウトパターンデータＤ１をＮ+ 拡散領域抽出部３
３に出力する。
【００９４】Ｎ+ 拡散領域抽出部３３は、ＶDD配線抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ２７のＮ+ 拡散領域情報を用いて、Ｎ- ウェル
領域（あるいはＮ- 基板）の上層部に設けられたＮ+ 拡
散領域のうち、ＶDD配線で直接接続されたＮ+ 拡散領域
を抽出してＶDD配線直接接続のＮ+ 拡散領域抽出済みの
レイアウトパターンデータＤ１をＰ+ 拡散領域抽出部３
４に出力する。
【００９５】Ｐ+ 拡散領域抽出部３４は、ＶDD配線直接
接続のＮ+ 拡散領域抽出済みのレイアウトパターンデー
タＤ１から、各種抽出用ルールＤ２７のＰ+ 拡散領域情
報を用いて、Ｎ- ウェル領域（あるいはＮ- 基板）の上
層部に設けられたＰ+ 拡散領域のうち、ＶDD配線で直接
接続されたＰ+ 拡散領域を抽出して、ＶDD配線直接接続
のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウトパターン
データＤ１をオーバーサイズ領域設定部３５に出力す
る。
【００９６】一方、オーバーサイズ情報付与部３８は、
検証データとなるオーバーサイズ設定データＤ２８をオ
ーバーサイズ領域設定部３５に出力する。なお、オーバ
ーサイズ設定データＤ２８は、半導体基板の不純物濃度
及びウェル領域の不純物濃度に基づき決定される。
【００９７】オーバサイズ領域設定部３５は、ＶDD配線
直接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウト
パターンデータＤ１から、オーバーサイズ設定データＤ
２８を用いて、ＶDD配線直接接続のＮ+ 拡散領域を中心
とし、オーバーサイズ設定データＤ２８で規定された大
きさの正方形よりなるオーバサイズ領域を設定して、オ
ーバーサイズ領域設定済みレイアウトパターンデータＤ
３０をラッチアップ検証部３６に出力する。
【００９８】ラッチアップ検証部３６は、オーバーサイ
ズ領域設定済みレイアウトパターンデータＤ３０から、
どのオーバーサイズ領域内にも存在しないＶDD配線直接
接続のＰ+ 拡散領域の有無を検出し、検出しなければラ
ッチアップ危険性なしと判定し、検出すればＶDD配線直
接接続のＮ+ 拡散領域とＰ+ 拡散領域との距離がラッチ
アップ発生の危険性有りと判定する。そして、ラッチア
ップ発生危険性有りと判定されたＶDD配線直接接続のＮ
+ 拡散領域及びＰ+ 拡散領域をペアにしたラッチアップ
検証結果データＤ２９を検証結果出力部３７に出力す
る。したがって、第４の実施例におけるラッチアップ検
証動作は第２の実施例と同一趣旨の検証を行っている。
【００９９】検証結果出力部３７は、ラッチアップ検証
結果データＤ２９に基づき、リスト形式あるいはグラフ
ィック出力等の検証結果情報（図示せず）を出力する。
【０１００】図１４は第４の実施例のラッチアップ検証
装置の動作を示すフローチャートである。また、図１５
〜図１７はその動作説明用の平面図である。以下、図１
４〜図１７を参照して、その検証動作を説明する。
【０１０１】まず、ステップＳ３１で、ＶDDパッド抽出
部３１は、レイアウトパターンデータＤ１から、各種抽
出用ルールＤ２７のＶDDパッド情報を用いてＶDDパッド
１７１を抽出して、ＶDDパッド抽出済みのレイアウトパ
ターンデータＤ１をＶDD配線抽出部３２に出力する。
【０１０２】ステップＳ３２で、ＶDD配線抽出部３２は
ＶDDパッド抽出済みのレイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ２７のＶDD配線情報を用いて、
ＶDDパッド１７１から延設して形成されるＶDD配線１７
２を抽出してＶDD配線抽出済みのレイアウトパターンデ
ータＤ１をＮ+ 拡散領域抽出部３３に出力する。
【０１０３】ステップＳ３３で、Ｎ+ 拡散領域抽出部３
３は、ＶDD配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ２７のＮ+ 拡散領域情報を
用いて、Ｎ- ウェル領域１７３（あるいはＮ- 基板）の
上層部に設けられたＮ+ 拡散領域１７６，１７７のう
ち、ＶDD配線１７２で直接接続されたＮ+ 拡散領域１７
６及び１７７を抽出してＶDD配線直接接続のＮ+ 拡散領
域抽出済みのレイアウトパターンデータＤ１をＰ+ 拡散
領域抽出部３４に出力する。
【０１０４】ステップＳ３４で、Ｐ+ 拡散領域抽出部３
４は、ＶDD配線直接接続のＮ+ 拡散領域抽出済みのレイ
アウトパターンデータＤ１から、各種抽出用ルールＤ２
７のＰ+ 拡散領域情報を用いて、Ｎ- ウェル領域１７３
の上層部に設けられたＰ+ 拡散領域１７４，１７５のう
ち、ＶDD配線１７２で直接接続されたＰ+ 拡散領域１７
４を抽出して、ＶDD配線直接接続のＰ+ 及びＮ+ 拡散領
域抽出済みのレイアウトパターンデータＤ１をオーバー
サイズ領域設定部３５に出力する。
【０１０５】ステップＳ３５で、オーバーサイズ情報付
与部３８は、検証データとなるオーバーサイズ設定デー
タＤ２８をオーバーサイズ領域設定部３５に出力する。
そして、オーバサイズ領域設定部３５は、ＶDD配線直接
接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウトパタ
ーンデータＤ１から、オーバーサイズ設定データＤ２８
を用いて、ＶDD配線直接接続のＮ+ 拡散領域１７６及び
１７７それぞれを中心とし、オーバーサイズ設定データ
Ｄ２８で規定された一辺が（２＊ｄ４）の正方形よりな
るオーバサイズ領域１７８及び１７９を設定して、オー
バーサイズ領域設定済みレイアウトパターンデータＤ３
０をラッチアップ検証部３６に出力する。
【０１０６】ステップＳ３６で、ラッチアップ検証部３
６は、オーバーサイズ領域設定済みレイアウトパターン
データＤ３０から、オーバーサイズ領域１７８及び１７
９内に存在しないＶDD配線１７２に直接接続されたＰ+
拡散領域１７４の有無を検出し、検出しなければラッチ
アップ危険性なしと判定し、検出すればＶDD配線直接接
続のＮ+ 拡散領域とＰ+ 拡散領域との距離がラッチアッ
プ発生の危険性有りとする。
【０１０７】例えば、図１５の例ではオーバーサイズ領
域１７８及び１７９内にＶDD配線直接接続のＰ+ 拡散領
域１７４の全領域が存在するため、Ｐ+ 拡散領域１７４
に関してはラッチアップ危険性なしと判定する。また、
図１６の例ではオーバーサイズ領域１７８及び１７９内
にＶDD配線直接接続のＰ+ 拡散領域１７４の一部の領域
が存在するため、Ｐ+ 拡散領域１７４に関してはラッチ
アップ危険性なしと判定する。また、図１７の例ではオ
ーバーサイズ領域１７８及び１７９内にＶDD配線直接接
続のＰ+ 拡散領域１７４の一部の領域も存在しないた
め、Ｐ+ 拡散領域１７４に関してはラッチアップ危険性
有りと判定する。
【０１０８】そして、その判定結果をラッチアップ検証
結果データＤ２９として、検証結果出力部３７に出力す
る。
【０１０９】そして、ステップＳ３７で、検証結果出力
部３７は、ラッチアップ検証結果データＤ２９に基づ
き、リスト形式あるいはグラフィック出力等の検証結果
情報（図示せず）を出力する。
【０１１０】このように、第４の実施例のラッチアップ
検証装置は、第２の実施例同様、ＶDD配線に直接接続さ
れたＰ+ 拡散領域とＮ+ 拡散領域との距離を検証するこ
とにより、ラッチアップ発生の危険性の高いレイアウト
パターンを自動的に検証することができる。
【０１１１】＜第５の実施例＞図１８は、この発明の第
５の実施例であるラッチアップ検証装置の構成を示すブ
ロック図である。
【０１１２】同図に示すように、抽出ルール付与部４０
より、ＧＮＤパッド情報、ＧＮＤ配線情報、Ｐ+ 拡散領
域情報及びＮ+ 拡散領域情報を含んだ各種抽出用ルール
Ｄ３７を、ＧＮＤパッド抽出部４１、ＧＮＤ配線抽出部
４２、Ｐ+ 拡散領域抽出部４３及びＮ+ 拡散領域抽出部
４４に出力する。
【０１１３】ＧＮＤパッド抽出部４１は、図示しないレ
イアウトパターンデータ付与手段よりレイアウトパター
ンデータＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ３７のＧＮＤパッド情報を用い
てＧＮＤパッドを抽出して、ＧＮＤパッド抽出済みのレ
イアウトパターンデータＤ１をＧＮＤ配線抽出部４２に
出力する。
【０１１４】ＧＮＤ配線抽出部４２はＧＮＤパッド抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ３７のＧＮＤ配線情報を用いて、ＧＮＤパッド
から延設して形成されるＧＮＤ配線を抽出してＧＮＤ配
線抽出済みのレイアウトパターンデータＤ１をＰ+ 拡散
領域抽出部４３に出力する。
【０１１５】Ｐ+ 拡散領域抽出部４３は、ＧＮＤ配線抽
出済みのレイアウトパターンデータＤ１から、各種抽出
用ルールＤ３７のＰ+ 拡散領域情報を用いて、Ｐ- ウェ
ル領域（あるいはＰ- 基板）の上層部に設けられたＰ+
拡散領域のうち、ＧＮＤ配線で直接接続されたＰ+ 拡散
領域を抽出してＧＮＤ配線直接接続のＰ+ 拡散領域抽出
済みのレイアウトパターンデータＤ１をＮ+ 拡散領域抽
出部４４に出力する。
【０１１６】Ｎ+ 拡散領域抽出部４４は、ＧＮＤ配線直
接接続のＰ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、各種抽出用ルールＤ３７のＮ+ 拡散領域
情報を用いて、Ｐ- ウェル領域（あるいはＰ- 基板）の
上層部に設けられたＮ+ 拡散領域のうち、ＧＮＤ配線で
直接接続されたＮ+ 拡散領域を抽出して、ＧＮＤ配線直
接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウトパ
ターンデータＤ１をオーバーサイズ領域設定部４５に出
力する。
【０１１７】一方、オーバーサイズ情報付与部４８は、
検証データとなるオーバーサイズ設定データＤ３８をオ
ーバーサイズ領域設定部４５に出力する。なお、オーバ
ーサイズ設定データＤ３８は、半導体基板の不純物濃度
及びウェル領域の不純物濃度に基づき決定される。
【０１１８】オーバサイズ領域設定部４５は、ＧＮＤ配
線直接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウ
トパターンデータＤ１から、オーバーサイズ設定データ
Ｄ３８を用いて、ＧＮＤ配線直接接続のＰ+ 拡散領域を
中心とし、オーバーサイズ設定データＤ３８で規定され
た大きさの正方形よりなるオーバサイズ領域を抽出し
て、オーバーサイズ領域設定済みレイアウトパターンデ
ータＤ４０をラッチアップ検証部４６に出力する。
【０１１９】ラッチアップ検証部４６は、オーバーサイ
ズ領域設定済みレイアウトパターンデータＤ４０から、
オーバーサイズ領域内に存在しないＧＮＤ配線直接接続
のＮ+ 拡散領域の有無を検出し、検出しなければラッチ
アップ危険性なしと判定し、検出すればＧＮＤ配線直接
接続のＮ+ 拡散領域とＰ+ 拡散領域との距離がラッチア
ップ発生の危険性有りと判定する。そして、ラッチアッ
プ発生の危険性有りと判定されたＧＮＤ配線直接接続の
Ｎ+ 拡散領域及びＰ+ 拡散領域をペアにしたラッチアッ
プ検証結果データＤ３９を検証結果出力部４７に出力す
る。したがって、第５の実施例におけるラッチアップ検
証動作は第３の実施例と同一趣旨の検証を行っている。
【０１２０】検証結果出力部４７は、ラッチアップ検証
結果データＤ３９に基づき、リスト形式あるいはグラフ
ィック出力等の検証結果情報（図示せず）を出力する。
【０１２１】図１９は第５の実施例のラッチアップ検証
装置の動作を示すフローチャートである。また、図２０
〜図２２はその動作説明用の平面図である。以下、図１
９〜図２２を参照して、その検証動作を説明する。
【０１２２】まず、ステップＳ４１で、ＧＮＤパッド抽
出部４１は、レイアウトパターンデータＤ１から、各種
抽出用ルールＤ３７のＧＮＤパッド情報を用いてＧＮＤ
パッド１８１を抽出して、ＧＮＤパッド抽出済みのレイ
アウトパターンデータＤ１をＧＮＤ配線抽出部４２に出
力する。
【０１２３】ステップＳ４２で、ＧＮＤ配線抽出部４２
はＧＮＤパッド抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ３７のＧＮＤ配線情報を用
いて、ＧＮＤパッド１８１から延設して形成されるＧＮ
Ｄ配線１８２を抽出してＧＮＤ配線抽出済みのレイアウ
トパターンデータＤ１をＰ+ 拡散領域抽出部４３に出力
する。
【０１２４】ステップＳ４３で、Ｐ+ 拡散領域抽出部４
３は、ＧＮＤ配線抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ３７のＰ+ 拡散領域情報
を用いて、Ｐ- ウェル領域１８３（あるいはＰ- 基板）
の上層部に設けられたＰ+ 拡散領域１８６，１８７のう
ち、ＧＮＤ配線１８２で直接接続されたＰ+ 拡散領域１
８６及び１８７を抽出してＧＮＤ配線直接接続のＰ+ 拡
散領域抽出済みのレイアウトパターンデータＤ１をＮ+
拡散領域抽出部４４に出力する。
【０１２５】ステップＳ４４で、Ｎ+ 拡散領域抽出部４
４は、ＧＮＤ配線直接接続のＰ+ 拡散領域抽出済みのレ
イアウトパターンデータＤ１から、各種抽出用ルールＤ
３７のＮ+ 拡散領域情報を用いて、Ｐ- ウェル領域１８
３の上層部に設けられたＮ+拡散領域１８４，１８５の
うち、ＧＮＤ配線１８２で直接接続されたＮ+ 拡散領域
１８４を抽出して、ＧＮＤ配線直接接続Ｐ+ 及びＮ+ 拡
散領域抽出済みのレイアウトパターンデータＤ１をオー
バーサイズ領域設定部４５に出力する。
【０１２６】ステップＳ４５で、オーバーサイズ情報付
与部４８は、検証データとなるオーバーサイズ設定デー
タＤ３８をオーバーサイズ領域設定部４５に出力する。
そして、オーバサイズ領域設定部４５は、ＧＮＤ配線直
接接続のＰ+ 及びＮ+ 拡散領域抽出済みのレイアウトパ
ターンデータＤ１から、オーバーサイズ設定データＤ３
８を用いて、ＧＮＤ配線直接接続のＮ+ 拡散領域１８６
及び１８７それぞれを中心とし、オーバーサイズ設定デ
ータＤ３８で規定された一辺が（２＊ｄ５）の正方形よ
りなるオーバサイズ領域１８８及び１８９を設定して、
オーバーサイズ領域設定済みレイアウトパターンデータ
Ｄ４０をラッチアップ検証部４６に出力する。
【０１２７】ステップＳ４６で、ラッチアップ検証部４
６は、オーバーサイズ領域設定済みレイアウトパターン
データＤ４０から、オーバーサイズ領域１８８及び１８
９内に存在しないＧＮＤ配線１８２に直接接続されたＮ
+ 拡散領域１８４の有無を検出し、検出しなければラッ
チアップ危険性なしと判定し、検出すればＧＮＤ配線直
接接続のＮ+ 拡散領域とＰ+ 拡散領域との距離がラッチ
アップ発生の危険性有りとする。
【０１２８】例えば、図２０の例ではオーバーサイズ領
域１８８及び１８９内にＧＮＤ配線直接接続のＮ+ 拡散
領域１８４の全領域が存在するため、Ｎ+ 拡散領域１８
４に関してはラッチアップ危険性なしと判定する。ま
た、図２１の例ではオーバーサイズ領域１８８及び１８
９内にＧＮＤ配線直接接続のＮ+ 拡散領域１８４の一部
の領域が存在するため、Ｎ+ 拡散領域１８４に関しては
ラッチアップ危険性なしと判定する。また、図２２の例
ではオーバーサイズ領域１８８及び１８９内にＧＮＤ配
線直接接続のＮ+ 拡散領域１８４の一部の領域も存在し
ないため、Ｎ+ 拡散領域１８４に関してはラッチアップ
危険性有りと判定する。
【０１２９】そして、その判定結果をラッチアップ検証
結果データＤ３９として、検証結果出力部４７に出力す
る。
【０１３０】そして、ステップＳ４７で、検証結果出力
部４７は、ラッチアップ検証結果データＤ３９に基づ
き、リスト形式あるいはグラフィック出力等の検証結果
情報（図示せず）を出力する。
【０１３１】このように、第５の実施例のラッチアップ
検証装置は、第３の実施例同様、ＧＮＤ配線に直接接続
されたＰ+ 拡散領域とＮ+ 拡散領域との距離を検証する
ことにより、ラッチアップ発生の危険性の高いレイアウ
トパターンを自動的に抽出することができる。なお、第
２〜第５の実施例で設定したオーバーサイズ領域を正方
形状に設定したが円状に設定してもよい。
【０１３２】＜第６の実施例＞図２３は、この発明の第
６の実施例であるラッチアップ検証装置の構成を示すブ
ロック図である。なお、第６の実施例のラッチアップ検
証装置は、図３５に示すようなＮ- 基板３０１の上層部
にＰ- ウェル領域３０２が形成されるＣＭＯＳ構造の集
積回路を検証対象とする。
【０１３３】同図に示すように、抽出ルール付与部５０
より、ＶDDパッド情報、ＶDD配線情報及びＰ+ 拡散領域
情報を含んだ各種抽出用ルールＤ４７を、ＶDDパッド抽
出部５１、ＶDD配線抽出部５２及びＰ+ 拡散領域抽出部
５３に出力する。
【０１３４】ＶDDパッド抽出部５１は、図示しないレイ
アウトパターンデータ付与手段よりレイアウトパターン
データＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ４７のＶDDパッド情報を用いて
ＶDDパッドを抽出して、ＶDDパッド抽出済みのレイアウ
トパターンデータＤ１をＶDD配線抽出部５２に出力す
る。
【０１３５】ＶDD配線抽出部５２はＶDDパッド抽出済み
のレイアウトパターンデータＤ１から、各種抽出用ルー
ルＤ４７のＶDD配線情報を用いて、ＶDDパッドから延設
して形成されるＶDD配線を抽出してＶDD配線抽出済みの
レイアウトパターンデータＤ１をＰ+ 拡散領域抽出部５
３に出力する。
【０１３６】Ｐ+ 拡散領域抽出部５３は、ＶDD配線抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ４７のＰ+ 拡散領域情報を用いて、Ｎ- 基板の
上層部に設けられたＰ+ 拡散領域のうち、ＶDD配線で直
接接続されたＰ+ 拡散領域を抽出してＶDD配線直接接続
のＰ+ 拡散領域抽出済みのレイアウトパターンデータＤ
１をラッチアップ検証部５４に出力する。
【０１３７】一方、ベース距離付与部５８は、検証デー
タとなるベース距離データＤ４８をラッチアップ検証部
５４に出力する。なお、ベース距離データＤ４８は、Ｎ
- 基板の不純物濃度及びＰ- ウェル領域の不純物濃度に
基づき決定される。
【０１３８】ラッチアップ検証部５４は、ＶDD配線直接
接続のＰ+ 拡散領域抽出済みのレイアウトパターンデー
タＤ１から、ＶDD配線直接接続のＰ+ 拡散領域とＰ- ウ
ェル領域とのベース距離を測定して、ベース距離が、ベ
ース距離データＤ４８で規定された距離以上あるか否か
を検証し、ベース距離データＤ４８で規定された距離以
上であればラッチアップ危険性なしと判定し、ベース距
離データＤ４８で規定された距離以下であれば、ＶDD配
線直接接続のＰ+ 拡散領域、Ｎ- 基板及びＰ-ウェル領
域とからなるＰＮＰバイポーラトランジスタが活性状態
になりやすくラッチアップ発生の危険性有りと判定す
る。そして、ラッチアップ発生危険性有りと判定された
ＶDD配線直接接続のＰ+ 拡散領域及びＰ- ウェル領域を
ペアにしたラッチアップ検証結果データＤ４９を検証結
果出力部５５に出力する。
【０１３９】以下、上記検証の詳細を図３５のＣＭＯＳ
構造を例にあげて説明する。図３５では、電源ＶDDに直
接接続されたＰ+ 拡散領域３０６とＮ- 基板３０１とＰ
- ウェル領域３０２とにより、ラッチアップ発生原因と
なる寄生ＰＮＰバイポーラトランジスタが構成される。
Ｐ+ 拡散領域３０６とＰ- ウェル領域３０２との距離が
図３５に示すように十分離れていれば、上記寄生ＰＮＰ
バイポーラトランジスタのベースの幅が大きく設定され
ることになる。したがって、寄生ＰＮＰバイポーラトラ
ンジスタの電流増幅率が抑えられることにより、寄生Ｐ
ＮＰバイポーラトランジスタが容易に動作状態にならな
い。
【０１４０】一方、Ｐ+ 拡散領域３０６とＰ- ウェル領
域３０２との距離が比較的近ければ、上記寄生ＰＮＰバ
イポーラトランジスタのベースの幅が小さく、寄生ＰＮ
Ｐバイポーラトランジスタの電流増幅率は高くなり、ラ
ッチアップ発生の危険性は高いとみなすのである。
【０１４１】検証結果出力部５５は、ラッチアップ検証
結果データＤ４９に基づき、リスト形式あるいはグラフ
ィック出力等の検証結果情報（図示せず）を出力する。
【０１４２】図２４は第６の実施例のラッチアップ検証
装置の動作を示すフローチャートである。また、図２５
はその動作説明用の平面図である。以下、図２４及び図
２５を参照して、その検証動作を説明する。
【０１４３】まず、ステップＳ５１で、ＶDDパッド抽出
部５１は、レイアウトパターンデータＤ１から、各種抽
出用ルールＤ４７のＶDDパッド情報を用いてＶDDパッド
１９１を抽出して、ＶDDパッド抽出済みのレイアウトパ
ターンデータＤ１をＶDD配線抽出部５２に出力する。
【０１４４】ステップＳ５２で、ＶDD配線抽出部５２は
ＶDDパッド抽出済みのレイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ４７のＶDD配線情報を用いて、
ＶDDパッド１９１から延設して形成されるＶDD配線１９
２を抽出してＶDD配線抽出済みのレイアウトパターンデ
ータＤ１をＰ+ 拡散領域抽出部５３に出力する。
【０１４５】ステップＳ５３で、Ｐ+ 拡散領域抽出部５
３は、ＶDD配線抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ４７のＰ+ 拡散領域情報を
用いて、図示しないＮ- 基板の上層部に設けられたＰ+
拡散領域１９３，１９４のうち、ＶDD配線１９２で直接
接続されたＰ+ 拡散領域１９３を抽出してＶDD配線直接
接続のＰ+ 拡散領域抽出済みのレイアウトパターンデー
タＤ１をラッチアップ検証部５４に出力する。
【０１４６】ステップＳ５４で、ベース距離付与部５８
は、検証データとなるベース距離データＤ４８をラッチ
アップ検証部５４に出力する。そして、ラッチアップ検
証部５４は、ＶDD配線直接接続のＰ+ 拡散領域抽出済み
のレイアウトパターンデータＤ１から、ＶDD配線直接接
続のＰ+ 拡散領域１９３とＰ- ウェル領域１９５とのベ
ース距離ｄ５を測定して、ベース距離ｄ５が、ベース距
離データＤ４８で規定された距離以上あるか否かを検証
し、距離以上であればラッチアップ危険性なしと判定
し、距離以下であればラッチアップ発生危険有りと判定
する。そして、その検証結果をラッチアップ検証結果デ
ータＤ４９として検証結果出力部５５に出力する。
【０１４７】そして、ステップＳ５５で、検証結果出力
部５５は、ラッチアップ検証結果データＤ４９に基づ
き、リスト形式あるいはグラフィック出力等の検証結果
情報（図示せず）を出力する。
【０１４８】このように、第６の実施例のラッチアップ
検証装置は、ＶDD配線に直接接続されたＰ+ 拡散領域と
Ｐ- ウェル領域との距離を検証することにより、ラッチ
アップ発生の危険性の高いレイアウトパターンを自動的
に検証することができる。
【０１４９】＜第７の実施例＞図２６は、この発明の第
７の実施例であるラッチアップ検証装置の構成を示すブ
ロック図である。なお、第７の実施例のラッチアップ検
証装置は、図２９に示すようなＰ- 基板１０１の上層部
にＮ- ウェル領域１０２が形成されるＣＭＯＳ構造の集
積回路を対象とする。
【０１５０】同図に示すように、抽出ルール付与部６０
より、ＧＮＤパッド情報、ＧＮＤ配線情報及びＮ+ 拡散
領域情報を含んだ各種抽出用ルールＤ５７を、ＧＮＤパ
ッド抽出部６１、ＧＮＤ配線抽出部６２及びＮ+ 拡散領
域抽出部６３に出力する。
【０１５１】ＧＮＤパッド抽出部６１は、図示しないレ
イアウトパターンデータ付与手段よりレイアウトパター
ンデータＤ１を受け、レイアウトパターンデータＤ１か
ら、各種抽出用ルールＤ５７のＧＮＤパッド情報を用い
てＧＮＤパッドを抽出して、ＧＮＤパッド抽出済みのレ
イアウトパターンデータＤ１をＧＮＤ配線抽出部６２に
出力する。
【０１５２】ＧＮＤ配線抽出部６２はＧＮＤパッド抽出
済みのレイアウトパターンデータＤ１から、各種抽出用
ルールＤ５７のＧＮＤ配線情報を用いて、ＧＮＤパッド
から延設して形成されるＧＮＤ配線を抽出してＧＮＤ配
線抽出済みのレイアウトパターンデータＤ１をＮ+ 拡散
領域抽出部６３に出力する。
【０１５３】Ｎ+ 拡散領域抽出部６３は、ＧＮＤ配線抽
出済みのレイアウトパターンデータＤ１から、各種抽出
用ルールＤ５７のＮ+ 拡散領域情報を用いて、Ｐ- 基板
の上層部に設けられたＮ+ 拡散領域のうち、ＧＮＤ配線
で直接接続されたＮ+ 拡散領域を抽出してＧＮＤ配線直
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１をラッチアップ検証部６４に出力する。
【０１５４】一方、ベース距離付与部６８は、検証デー
タとなるベース距離データＤ５８をラッチアップ検証部
６４に出力する。なお、ベース距離データＤ５８は、Ｐ
- 基板の不純物濃度及びＮ- ウェル領域の不純物濃度に
基づき決定される。
【０１５５】ラッチアップ検証部６４は、ＧＮＤ配線直
接接続のＮ+ 拡散領域抽出済みのレイアウトパターンデ
ータＤ１から、ＧＮＤ配線直接接続のＮ+ 拡散領域とＮ
- ウェル領域とのベース距離を測定して、ベース距離
が、データＤ５８で規定された距離以上あるか否かを検
証し、ベース距離データＤ５８で規定された距離以上で
あればラッチアップ危険性なしと判定し、ベース距離デ
ータＤ５８で規定された距離以下であれば、ＧＮＤ配線
直接接続のＮ+ 拡散領域、Ｐ- 基板及びＮ- ウェル領域
とからなるＮＰＮバイポーラトランジスタが活性状態に
なりやすくラッチアップ発生の危険性有りと判定する。
そして、ラッチアップ発生危険性有りと判定されたＧＮ
Ｄ配線直接接続のＮ+ 拡散領域及びＮ- ウェル領域をペ
アにしたラッチアップ検証結果データＤ５９を検証結果
出力部６５に出力する。
【０１５６】以下、上記検証の詳細を図２９のＣＭＯＳ
構造を例にあげて説明する。図２９では、ＧＮＤレベル
に直接接続されたＮ+ 拡散領域１０６とＰ- 基板１０１
とＮ- ウェル領域１０２とにより、ラッチアップ発生原
因となる寄生ＮＰＮバイポーラトランジスタ（図３０の
Ｔ２に相当）が構成される。Ｎ+ 拡散領域１０６とＮ-
ウェル領域１０２との距離が図２９に示すように十分離
れていれば、第６の実施例同様、寄生ＮＰＮバイポーラ
トランジスタの電流増幅率は非常に低い。
【０１５７】一方、Ｎ+ 拡散領域１０６とＮ- ウェル領
域１０２との距離が比較的近ければ、上記寄生ＮＰＮバ
イポーラトランジスタのベースの幅が小さく設定され、
寄生ＮＰＮバイポーラトランジスタの電流増幅率は高く
なり、ラッチアップ発生の危険性は高いとみなすのであ
る。
【０１５８】検証結果出力部６５は、ラッチアップ検証
結果データＤ５９に基づき、リスト形式あるいはグラフ
ィック出力等の検証結果情報（図示せず）を出力する。
【０１５９】図２７は第７の実施例のラッチアップ検証
装置の動作を示すフローチャートである。また、図２８
はその動作説明用の平面図である。以下、図２７及び図
２８を参照して、その検証動作を説明する。
【０１６０】まず、ステップＳ６１で、ＧＮＤパッド抽
出部６１は、レイアウトパターンデータＤ１から、各種
抽出用ルールＤ５７のＧＮＤパッド情報を用いてＧＮＤ
パッド２０１を抽出して、ＧＮＤパッド抽出済みのレイ
アウトパターンデータＤ１をＧＮＤ配線抽出部６２に出
力する。
【０１６１】ステップＳ６２で、ＧＮＤ配線抽出部６２
はＧＮＤパッド抽出済みのレイアウトパターンデータＤ
１から、各種抽出用ルールＤ５７のＧＮＤ配線情報を用
いて、ＧＮＤパッド２０１から延設して形成されるＧＮ
Ｄ配線２０２を抽出してＧＮＤ配線抽出済みのレイアウ
トパターンデータＤ１をＮ+ 拡散領域抽出部６３に出力
する。
【０１６２】ステップＳ６３で、Ｎ+ 拡散領域抽出部６
３は、ＧＮＤ配線抽出済みのレイアウトパターンデータ
Ｄ１から、各種抽出用ルールＤ５７のＮ+ 拡散領域情報
を用いて、図示しないＰ- 基板の上層部に設けられたＮ
+ 拡散領域２０３，２０４のうち、ＧＮＤ配線２０２で
直接接続されたＮ+ 拡散領域２０３を抽出してＧＮＤ配
線直接接続のＮ+ 拡散領域抽出済みのレイアウトパター
ンデータＤ１をラッチアップ検証部６４に出力する。
【０１６３】ステップＳ６４で、ベース距離付与部６８
は、検証データとなるベース距離データＤ５８をラッチ
アップ検証部６４に出力する。そして、ラッチアップ検
証部６４は、ＧＮＤ配線直接接続のＮ+ 拡散領域抽出済
みのレイアウトパターンデータＤ１から、ＧＮＤ配線直
接接続のＮ+ 拡散領域２０３とＮ- ウェル領域２０５と
のベース距離ｄ６を測定して、ベース距離ｄ６が、ベー
ス距離データＤ５８で規定された距離以上あるか否かを
検証し、距離以上であればラッチアップ発生の危険性な
しと判定し、距離以下であればラッチアップ発生の危険
性有りと判定する。そして、その検証結果をラッチアッ
プ検証結果データＤ５９として検証結果出力部６５に出
力する。
【０１６４】そして、ステップＳ６５で、検証結果出力
部６５は、ラッチアップ検証結果データＤ５９に基づ
き、リスト形式あるいはグラフィック出力等の検証結果
情報（図示せず）を出力する。
【０１６５】このように、第７の実施例のラッチアップ
検証装置は、ＧＮＤ配線に直接接続されたＮ+ 拡散領域
とＮ- ウェル領域との距離を検証することにより、ラッ
チアップ発生の危険性の高いレイアウトパターンを自動
的に検証することができる。
【０１６６】なお、第１〜第７の実施例のラッチアップ
検証装置は、それぞれ単独でも十分な効果を有するが、
複数の実施例の組み合せによりラッチアップ検証装置を
構成すれば、より検証精度が高くなる。
【０１６７】
【発明の効果】以上説明したように、この発明の請求項
１及び請求項２記載のラッチアップ検証装置によれば、
ラッチアップ検証手段により、ウェル内ＭＯＳトランジ
スタが形成されたウェル領域に対する該ウェル内ＭＯＳ
トランジスタの一方電極の接続関係から、自身が形成さ
れたウェル領域以外の領域から電源供給を受ける可能性
のあるウェル内ＭＯＳトランジスタの存在の有無を検証
することにより、ＣＭＯＳ構造のレイアウトパターンに
対するラッチアップ検証の大幅効率向上を図るととも
に、一定の検証精度を保った検証を行うことができる。
【０１６８】この発明の請求項３及び請求項４記載のラ
ッチアップ検証装置によれば、ラッチアップ検証手段に
より、各々が半導体基板または共通のウェル領域の表面
に形成され、かつ共通の電源に直接接続される第１の導
電型の第１の半導体領域と第２の導電型の第２の半導体
領域との距離から、第１の導電型の第１の半導体領域及
び第２の導電型の第２の半導体領域のうち一方の半導体
領域、第２の導電型のウェル領域及び第１の導電型の半
導体基板とからなる寄生バイポーラトランジスタのＰＮ
接合が順バイアスされやすい構造であるか否かを検証す
ることにより、ＣＭＯＳ構造のレイアウトパターンに対
するラッチアップ検証の大幅効率向上を図るとともに、
一定の検証精度を保った検証を行うことができる。
【０１６９】この発明の請求項５及び請求項６記載のラ
ッチアップ検証装置によれば、ラッチアップ検証手段に
より、半導体基板の表面に形成され、かつ所定の電源に
直接接続される第２の導電型の半導体領域とウェル領域
との距離から、第２の導電型の半導体領域、第１の導電
型の半導体基板及び第２の導電型のウェル領域とからな
る寄生バイポーラトランジスタが能動状態になりやすい
構造であるか否かを検証することにより、ＣＭＯＳ構造
のレイアウトパターンに対するラッチアップ検証の大幅
効率向上を図るとともに、一定の検証精度を保った検証
を行うことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるラッチアップ検
証装置の構成を示すブロック図である。
【図２】第１の実施例のラッチアップ検証装置の動作を
示すフローチャートである。
【図３】この発明の第２の実施例であるラッチアップ検
証装置の構成を示すブロック図である。
【図４】第２の実施例のラッチアップ検証装置の動作を
示すフローチャートである。
【図５】第２の実施例のラッチアップ検証装置の動作説
明用のレイアウトパターン平面図である。
【図６】第２の実施例のラッチアップ検証装置の動作説
明用のレイアウトパターン平面図である。
【図７】第２の実施例のラッチアップ検証装置の動作説
明用のレイアウトパターン平面図である。
【図８】この発明の第３の実施例であるラッチアップ検
証装置の構成を示すブロック図である。
【図９】第３の実施例のラッチアップ検証装置の動作を
示すフローチャートである。
【図１０】第３の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図１１】第３の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図１２】第３の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図１３】この発明の第４の実施例であるラッチアップ
検証装置の構成を示すブロック図である。
【図１４】第４の実施例のラッチアップ検証装置の動作
を示すフローチャートである。
【図１５】第４の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図１６】第４の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図１７】第４の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図１８】この発明の第５の実施例であるラッチアップ
検証装置の構成を示すブロック図である。
【図１９】第５の実施例のラッチアップ検証装置の動作
を示すフローチャートである。
【図２０】第５の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図２１】第５の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図２２】第５の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図２３】この発明の第６の実施例であるラッチアップ
検証装置の構成を示すブロック図である。
【図２４】第６の実施例のラッチアップ検証装置の動作
を示すフローチャートである。
【図２５】第６の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図２６】この発明の第７の実施例であるラッチアップ
検証装置の構成を示すブロック図である。
【図２７】第７の実施例のラッチアップ検証装置の動作
を示すフローチャートである。
【図２８】第７の実施例のラッチアップ検証装置の動作
説明用のレイアウトパターン平面図である。
【図２９】ＣＭＯＳ構造の一例を示す断面図である。
【図３０】ラッチアップ現象説明用の回路図である。
【図３１】ラッチアップ現象説明用のレイアウトパター
ン平面図である。
【図３２】ラッチアップ現象説明用の回路図である。
【図３３】ラッチアップ現象説明用の回路図である。
【図３４】ラッチアップ現象説明用の説明図である。
【図３５】ＣＭＯＳ構造の一例を示す断面図である。
【符号の説明】
１ ウェル内トランジスタ抽出部 ２ バックゲート端子情報付加部 ３ ラッチアップ検証部 ４ エラーメッセージ出力部 １０ 抽出ルール付与部 １１ ＶDDパッド抽出部 １２ ＶDD配線抽出部 １３ Ｐ+ 拡散領域抽出部 １４ Ｎ+ 拡散領域抽出部 １５ オーバーサイズ領域設定部 １６ ラッチアップ検証部 １７ 検証結果出力部 １８ オーバーサイズ情報付与部 ５０ 抽出ルール付与部 ５１ ＶDDパッド抽出部 ５２ ＶDD配線抽出部 ５３ Ｐ+ 拡散領域抽出部 ５４ ラッチアップ検証部 ５５ 検証結果出力部 ５８ ベース間隔距離付与部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】ラッチアップ検証部３は、バックゲート端
子情報付きトランジスタ情報Ｄ４から、以下に述べる検
証を行う。同一バックゲート端子情報を持つ個々のトラ
ンジスタのソース端子がこれらのトランジスタを含むウ
エル領域に 条件１．直接接続される。 条件２．抵抗を介して接続される。 条件３．同一ウエル領域内の他の単一あるいは複数のト
ランジスタを介して、ドレイン−ソース端子方向に直列
に接続される。 からなる条件１〜条件３のうち、いずれにも該当しない
ＭＯＳトランジスタをラッチアップＭＯＳトランジスタ
として抽出し、抽出したラッチアップＭＯＳトランジス
タからなるラッチアップ検証結果データＤ５を検証結果
出力部４に出力する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】検証結果出力部４は、ラッチアップ検証結
果データＤ５に基づき、エラーメッセージ等の検証結果
情報をリスト形式あるいはグラフィック形式で出力す
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】ステップＳ３で、ラッチアップ検証部３
は、バックゲート端子情報付きトランジスタ情報Ｄ４か
ら前述したようなラッチアップ検証（同一バックゲート
端子情報を持つ個々のトランジスタのソース端子の接続
状態の検証）を行い、そのラッチアップ検証結果データ
Ｄ５を検証結果出力部４に出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】ステップＳ４で、検証結果出力部４は、ラ
ッチアップ検証結果データＤ５に基づき、エラーメッセ
ージ等の検証結果情報をリスト形式あるいはグラフィッ
ク形式で出力する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ ウェル内トランジスタ抽出部 ２ バックゲート端子情報付加部 ３ ラッチアップ検証部 ４ 検証結果出力部 １０ 抽出ルール付与部 １１ ＶDDパッド抽出部 １２ ＶDD配線抽出部 １３ Ｐ+ 拡散領域抽出部 １４ Ｎ+ 拡散領域抽出部 １５ オーバーサイズ領域設定部 １６ ラッチアップ検証部 １７ 検証結果出力部 １８ オーバーサイズ情報付与部 ５０ 抽出ルール付与部 ５１ ＶDDパッド抽出部 ５２ ＶDD配線抽出部 ５３ Ｐ+ 拡散領域抽出部 ５４ ラッチアップ検証部 ５５ 検証結果出力部 ５８ ベース間隔距離付与部
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型の半導体基板上に少なくと
    も１つの第２の導電型のウェル領域を設けた構造のＣＭ
    ＯＳ半導体集積回路のレイアウトパターンを規定したレ
    イアウトパターンデータを付与するレイアウトパターン
    データ付与手段と、 前記レイアウトパターンデータに基づき、前記ウェル領
    域内に形成されたＭＯＳトランジスタをウェル内ＭＯＳ
    トランジスタとして抽出するウェル内ＭＯＳトランジス
    タ抽出手段と、 前記ウェル内ＭＯＳトランジスタが形成されたウェル領
    域に対する該ウェル内ＭＯＳトランジスタの一方電極の
    接続関係に基づき、前記レイアウトパターンデータで規
    定されたレイアウトパターンのラッチアップ発生の危険
    性を検証するラッチアップ検証手段とを備えたラッチア
    ップ検証装置。
  2. 【請求項２】 前記ラッチアップ検証手段は、前記ウェ
    ル内ＭＯＳトランジスタが形成されたウェル領域に対す
    る該ウェル内ＭＯＳトランジスタの一方電極の接続関係
    を下記の条件（ａ）〜（ｃ）で検証し、 ウェル内ＭＯＳトランジスタの一方電極がウェル領域に （ａ）直接接続される （ｂ）抵抗を介して接続される （ｃ）同一ウェル領域内の他の単一あるいは複数のトラ
    ンジスタを介して、一方電極−他方電極方向に直列に接
    続される、 条件（ａ）〜（ｃ）のいずれかを満足する場合にレイア
    ウトパターンのラッチアップ発生の危険性がないと判断
    し、条件（ａ）〜（ｃ）のすべてを満足しない場合にラ
    ッチアップ発生の危険性があると判断する請求項１の記
    載ラッチアップ検証装置。
  3. 【請求項３】 第１の導電型の半導体基板上に少なくと
    も１つの第２の導電型のウェル領域を設けた構造のＣＭ
    ＯＳ半導体集積回路のレイアウトパターンを規定したレ
    イアウトパターンデータを付与するレイアウトパターン
    データ付与手段と、 前記レイアウトパターンデータを受け、前記レイアウト
    パターンデータから、各々が前記半導体基板または共通
    のウェル領域の表面に形成され、かつ共通の電源に直接
    接続される第１の導電型の第１の半導体領域及び第２の
    導電型の第２の半導体領域を抽出する半導体領域抽出手
    段と、 前記第１の半導体領域と前記第２の半導体領域との距離
    に基づき、前記レイアウトパターンデータで規定された
    レイアウトパターンのラッチアップ発生の危険性を検証
    するラッチアップ検証手段とを備えたラッチアップ検証
    装置。
  4. 【請求項４】 前記レイアウトパターン中に存在する、
    電源パッド、電源配線、第１の導電型の半導体領域及び
    第２の導電型の半導体領域を前記レイアウトパターンか
    ら特定する情報からなる抽出ルールを付与する抽出用ル
    ール付与手段をさらに備え、 前記半導体領域抽出手段は、 前記レイアウトパターンデータから、前記抽出ルールを
    参照して、前記共通の電源用の電源パッドを抽出して、
    電源パッド抽出済みレイアウトパターンデータを出力す
    る電源パッド抽出手段と、 前記電源パッド抽出済みレイアウトパターンデータか
    ら、前記抽出ルールを参照して、前記電源パッドから延
    設して形成される電源配線を抽出して、電源配線抽出済
    みのレイアウトパターンデータを出力する電源配線抽出
    手段と、 前記電源配線抽出済みレイアウトパターンデータから、
    前記抽出ルールを参照して、前記半導体基板または前記
    共通のウェル領域の表面に形成され、かつ前記電源配線
    に直接接続される第１の導電型の第１の半導体領域を抽
    出して、第１の半導体領域抽出済みレイアウトパターン
    データを出力する第１の電源接続半導体領域抽出手段
    と、 前記第１の半導体領域抽出済みレイアウトパターンデー
    タから、前記抽出ルールを参照して、前記半導体基板ま
    たは前記共通のウェル領域の表面に形成され、かつ前記
    電源配線に直接接続される第２の導電型の第２の半導体
    領域を抽出して、第１及び第２の半導体領域抽出済みの
    レイアウトパターンデータを出力する第２の電源接続半
    導体領域抽出手段とを備え、 前記ラッチアップ検証手段は、前記第１及び第２の半導
    体領域抽出済みのレイアウトパターンデータより得られ
    る前記第１の半導体領域と前記第２の半導体領域との距
    離に基づき、前記レイアウトパターンデータで規定され
    たレイアウトパターンのラッチアップ発生の危険性を検
    証する請求項３記載のラッチアップ検証装置。
  5. 【請求項５】 第１の導電型の半導体基板上に少なくと
    も１つの第２の導電型ウェル領域を設けた構造のＣＭＯ
    Ｓ半導体集積回路のレイアウトパターンを規定したレイ
    アウトパターンデータを付与するレイアウトパターンデ
    ータ付与手段と、 前記レイアウトパターンデータを受け、前記レイアウト
    パターンデータから、前記半導体基板の表面に形成さ
    れ、かつ所定の電源に直接接続される第２の導電型の半
    導体領域を抽出する半導体領域抽出手段と、 前記半導体領域と前記ウェル領域との距離に基づき、前
    記レイアウトパターンデータで規定されたレイアウトパ
    ターンのラッチアップ発生の危険性を検証するラッチア
    ップ検証手段とを備えたラッチアップ検証装置。
  6. 【請求項６】 前記レイアウトパターン中に存在する、
    電源パッド、電源配線及び第２の導電型の半導体領域を
    前記レイアウトパターンから特定する情報からなる抽出
    ルールを付与する抽出用ルール付与手段をさらに備え、 前記半導体領域抽出手段は、 前記レイアウトパターンデータから、前記抽出ルールを
    参照して、前記所定の電源用の電源パッドを抽出して、
    電源パッド抽出済みレイアウトパターンデータを出力す
    る電源パッド抽出手段と、 前記電源パッド抽出済みレイアウトパターンデータか
    ら、前記抽出ルールを参照して、前記電源パッドから延
    設して形成される電源配線を抽出して、電源配線抽出済
    みのレイアウトパターンデータを出力する電源配線抽出
    手段と、 前記電源配線抽出済みレイアウトパターンデータから、
    前記抽出ルールを参照して、前記半導体基板の表面に形
    成され、前記電源配線に直接接続される第２の導電型の
    半導体領域を抽出して、半導体領域抽出済みレイアウト
    パターンデータを出力する電源接続半導体領域抽出手段
    とを備え、 前記ラッチアップ検証手段は、前記半導体領域抽出済み
    のレイアウトパターンデータより得られる前記半導体領
    域と前記ウェル領域との距離に基づき、前記レイアウト
    パターンデータで規定されたレイアウトパターンのラッ
    チアップ発生の危険性を検証する請求項５記載のラッチ
    アップ検証装置。
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JP11471192 1992-05-07
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4334660B2 (ja) 1999-04-05 2009-09-30 パナソニック株式会社 ラッチアップ検証方法及び検証装置
US7200825B2 (en) * 2004-08-27 2007-04-03 International Business Machines Corporation Methodology of quantification of transmission probability for minority carrier collection in a semiconductor chip
US7490303B2 (en) * 2006-03-03 2009-02-10 International Business Machines Corporation Identifying parasitic diode(s) in an integrated circuit physical design
JP2010211315A (ja) * 2009-03-06 2010-09-24 Fujitsu Semiconductor Ltd レイアウト検証方法、およびレイアウト検証装置
US8413101B2 (en) * 2011-07-15 2013-04-02 Infineon Technologies Ag System and method for detecting parasitic thyristors in an integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791316A (en) * 1986-09-26 1988-12-13 Siemens Aktiengesellschaft Latch-up protection circuit for integrated circuits using complementary MOS circuit technology
US4745084A (en) * 1986-11-12 1988-05-17 Vlsi Technology, Inc. Method of making a customized semiconductor integrated device
US4952522A (en) * 1987-06-30 1990-08-28 Mitsubishi Denki Kabushiki Kaisha Method of fabricating complementary semiconductor integrated circuits devices having an increased immunity to latch-up
US4937756A (en) * 1988-01-15 1990-06-26 Industrial Technology Research Institute Gated isolated structure
US5012427A (en) * 1988-01-30 1991-04-30 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method of manufacturing the same
US5422299A (en) * 1989-09-11 1995-06-06 Purdue Research Foundation Method of forming single crystalline electrical isolated wells
US5231590A (en) * 1989-10-13 1993-07-27 Zilog, Inc. Technique for modifying an integrated circuit layout
FR2676870B1 (fr) * 1991-05-24 1994-12-23 Sgs Thomson Microelectronics Structure de protection dans un circuit cmos contre le verrouillage.

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