JP2010211315A - レイアウト検証方法、およびレイアウト検証装置 - Google Patents
レイアウト検証方法、およびレイアウト検証装置 Download PDFInfo
- Publication number
- JP2010211315A JP2010211315A JP2009054146A JP2009054146A JP2010211315A JP 2010211315 A JP2010211315 A JP 2010211315A JP 2009054146 A JP2009054146 A JP 2009054146A JP 2009054146 A JP2009054146 A JP 2009054146A JP 2010211315 A JP2010211315 A JP 2010211315A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- determined
- element group
- pair
- determination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】試験/動作項目の種類を認識することなく検証すること。
【解決手段】レイアウト検証装置400は、レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験/動作項目の集合を記憶するテーブルにアクセスし、試験/動作項目の集合内から対象項目を選択部401により選択し、対象項目内の複数の端子の中から一対の端子を抽出部402により抽出し、抽出された一対の端子の入力電圧の異同を判断部403により判断し、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、判断結果に応じた設計基準に決定部404により決定し、一方の素子群と他方の素子群との間隔を検出部405により検出し、検出した間隔が、決定された設計基準を遵守しているか否かを検証部406により検証し、検証結果を出力部407により出力する。
【選択図】図4
【解決手段】レイアウト検証装置400は、レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験/動作項目の集合を記憶するテーブルにアクセスし、試験/動作項目の集合内から対象項目を選択部401により選択し、対象項目内の複数の端子の中から一対の端子を抽出部402により抽出し、抽出された一対の端子の入力電圧の異同を判断部403により判断し、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、判断結果に応じた設計基準に決定部404により決定し、一方の素子群と他方の素子群との間隔を検出部405により検出し、検出した間隔が、決定された設計基準を遵守しているか否かを検証部406により検証し、検証結果を出力部407により出力する。
【選択図】図4
Description
本開示技術は、レイアウトデータが設計基準を遵守しているかを確認するためのレイアウト検証方法、およびレイアウト検証装置に関する。
従来よりレイアウトデータが複数の電源端子を有している場合、複数の種類の素子が利用されることがある。複数の種類の素子を利用する場合、異種素子間に必要な間隔を確保してレイアウトする技術が知られている(たとえば、下記特許文献1を参照。)。複数の種類の素子とは、たとえば、耐圧の異なる複数の素子のことを示している。
具体的には、たとえば、素子に接続する電源電圧が1.2Vまでに設定されている素子と、素子に接続する電源電圧が3Vまでに設定されている素子は、異種素子として扱われる。さらに、同種素子間に必要な間隔と、異種素子間に必要な間隔は、設計基準により決められている。
また、複数の種類の素子を利用する場合のレイアウト検証では、素子間が設計基準を遵守しているか否かを、レイアウトデータの中から各素子の素子種を検出して検証する技術が知られている。さらに、同一の端子に異種素子が接続されている場合、素子種と素子の電位に基づいて設計基準を遵守しているかを判断する技術が公開されている(たとえば、下記特許文献2を参照。)。図9−1〜図9−3にて素子間の設計基準と検証の例を示す。
図9−1は、複数の電源端子を含む半導体集積回路のレイアウトデータのイメージ図である。レイアウトデータ100は、VS1〜VS5の電源端子を含んでいる。ここでは、理解の容易のため素子の構成や具体的な配線を省いている。VS1とVS2では、素子101を使用している。したがって、一対の素子902は、同種素子となっている。VS3とVS4では、素子102を使用している。したがって、一対の素子901は、異種素子となっている。VS5では、素子103を使用している。図9−2にて異種素子間の設計基準を示す。
図9−2は、異種素子間の設計基準を示す説明図である。ここでは、理解の容易化のため素子の配線を省いている。たとえば、素子101と素子102は、N−Well903と、ソースとドレインを形成するActive領域と、Polyゲートにより構成されている。素子種による検証では、たとえば、各構成要素に割り当てられた層番号、各構成要素のサイズ、構成要素間の配置関係に基づき素子ごとに素子種を判別して検証を実行している。
また、図9―2では、素子間の間隔とは、N−Well903とN−Well903との間隔を示している。異種素子間の間隔の設計基準をL1[μm]とし、VS2に接続されている素子101とVS3に接続されている素子102との間隔が、L1[μm]となっている。つぎに、図9−3にて同種素子間の設計基準を示す。
図9−3は、同種素子間の設計基準を示す説明図である。図9−3では、VS1に接続されている素子101とVS2に接続されている素子101との間隔の設計基準は、L2[μm]となっている。
また、異種素子間の間隔は、同種素子間の間隔と比較して長くなければならない。たとえば、異種素子間の間隔を同種素子間の設計基準にするとリーク電流が発生してしまう。したがって、L1はL2より大きい値に設定されている。
しかしながら、レイアウトデータの中から各素子の種類を検出して検証する技術では、同種素子であっても素子同士の電位が異なる場合の検証を行うことができない。たとえば、接続されている端子の入力電圧が異なることにより、素子同士の電位が異なる場合がある。端子の入力電圧は、試験/動作項目によって変化する。試験/動作項目とは、たとえば、試験の種類や仕様で定められた動作ごとに決められている端子の入力電圧を項目にしたものである。
試験/動作項目によって、同種素子を使用している端子間の入力電圧が異なる場合が存在する。この場合、各端子に接続されている素子同士の電位は、異なる電位となる。同種素子であっても電位が異なるため、間隔が同種素子間の設計基準であると素子間にリーク電流が発生する。したがって、レイアウト設計者が、すべての試験/動作項目の種類や端子の入力電圧を把握して設計基準を決め、検証するという問題点があった。
本開示技術は、上述した従来技術による問題点を解消するため、試験/動作項目によって素子の電位が変化することを意識することなく検証を行うことができるレイアウト検証方法、およびレイアウト検証装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本開示技術は、レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験/動作項目の集合を記憶するテーブルにアクセスし、試験/動作項目の集合の中から対象項目を選択し、選択された対象項目内の複数の端子の中から一対の端子を抽出し、抽出された一対の端子の入力電圧の異同を判断し、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、判断結果に応じた設計基準に決定し、決定された決定結果を出力することを要件とする。
本開示技術によれば、試験/動作項目の種類を識別することなく一対の端子の入力電圧の異同により、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を決定することができる。
本レイアウト検証方法、およびレイアウト検証装置によれば、試験/動作項目によって素子の電位が変化することを意識することなく検証を行うことができるという効果を奏する。
以下に添付図面を参照して、この発明にかかるレイアウト検証方法、およびレイアウト検証装置の好適な実施の形態を詳細に説明する。
(実施の形態)
本実施の形態では、試験/動作項目の集合の中から入力電圧の異同を判断して端子に接続される素子群間に適用する設計基準を決定する。これにより、設計者が試験/動作項目の種類を識別することなく設計基準を決定することができる。したがって、各素子の電位変化を意識せずに検証することができる。図1に入力電圧の異同により素子が分類された例を示す。
本実施の形態では、試験/動作項目の集合の中から入力電圧の異同を判断して端子に接続される素子群間に適用する設計基準を決定する。これにより、設計者が試験/動作項目の種類を識別することなく設計基準を決定することができる。したがって、各素子の電位変化を意識せずに検証することができる。図1に入力電圧の異同により素子が分類された例を示す。
図1は、入力電圧の異同ごとに素子が分類された例を示す説明図である。レイアウトデータ100では、すべての試験/動作項目を網羅して入力電圧の異同ごとに各端子に接続されている素子群が分類されている(点線の囲い)。本実施の形態では、素子群を分類しないが、ここでは理解の容易化のために分類している。
図1では、VS1とVS2に接続されている素子は同種素子であるが、入力電圧は異なることを示している。そのため、端子に接続される素子群間の設計基準が異種素子間の設計基準に決定される。そして、VS3とVS4に接続されている素子は同種素子であり、入力電圧も同じであることを示している。そのため、端子に接続される素子群間の設計基準が異種素子間の設計基準に決定される。なお、レイアウトデータ100は、記憶装置に記憶されている。
(試験/動作項目の集合)
図2は、試験/動作項目の集合を示す説明図である。試験/動作項目の集合200は、試験/動作項目名と、端子名と、端子の入力電圧の情報を保持している。たとえば、項目1には、VS1と、VS2と、VS3と、VS4の入力電圧の情報が保持されている。しかし、試験/動作項目の集合200では、項目1の種類がどのような種類の試験、動作の項目であるかの情報を保持していない。なお、試験/動作項目の集合200は、記憶装置に記憶されている。
図2は、試験/動作項目の集合を示す説明図である。試験/動作項目の集合200は、試験/動作項目名と、端子名と、端子の入力電圧の情報を保持している。たとえば、項目1には、VS1と、VS2と、VS3と、VS4の入力電圧の情報が保持されている。しかし、試験/動作項目の集合200では、項目1の種類がどのような種類の試験、動作の項目であるかの情報を保持していない。なお、試験/動作項目の集合200は、記憶装置に記憶されている。
(レイアウト検証装置のハードウェア構成)
図3は、実施の形態にかかるレイアウト検証装置のハードウェア構成を示すブロック図である。図3において、レイアウト検証装置は、CPU(Central Processing Unit)301と、ROM(Read‐Only Memory)302と、RAM(Random Access Memory)303と、磁気ディスクドライブ304と、磁気ディスク305と、光ディスクドライブ306と、光ディスク307と、ディスプレイ308と、I/F(Interface)309と、キーボード310と、マウス311と、スキャナ312と、プリンタ313と、を備えている。また、各構成部はバス300によってそれぞれ接続されている。
図3は、実施の形態にかかるレイアウト検証装置のハードウェア構成を示すブロック図である。図3において、レイアウト検証装置は、CPU(Central Processing Unit)301と、ROM(Read‐Only Memory)302と、RAM(Random Access Memory)303と、磁気ディスクドライブ304と、磁気ディスク305と、光ディスクドライブ306と、光ディスク307と、ディスプレイ308と、I/F(Interface)309と、キーボード310と、マウス311と、スキャナ312と、プリンタ313と、を備えている。また、各構成部はバス300によってそれぞれ接続されている。
ここで、CPU301は、レイアウト検証装置の全体の制御を司る。ROM302は、ブートプログラムやレイアウト検証プログラムなどのプログラムを記憶している。RAM303は、CPU301のワークエリアとして使用される。磁気ディスクドライブ304は、CPU301の制御にしたがって磁気ディスク305に対するデータのリード/ライトを制御する。磁気ディスク305は、磁気ディスクドライブ304の制御で書き込まれたデータを記憶する。
光ディスクドライブ306は、CPU301の制御にしたがって光ディスク307に対するデータのリード/ライトを制御する。光ディスク307は、光ディスクドライブ306の制御で書き込まれたデータを記憶したり、光ディスク307に記憶されたデータをコンピュータに読み取らせたりする。
ディスプレイ308は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ308は、たとえば、CRT、TFT液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
インターフェース(以下、「I/F」と略する。)309は、通信回線を通じてLAN(Local Area Network)、WAN(Wide Area Network)、インターネットなどのネットワーク314に接続され、このネットワーク314を介して他の装置に接続される。そして、I/F309は、ネットワーク314と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。I/F309には、たとえばモデムやLANアダプタなどを採用することができる。
キーボード310は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス311は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
スキャナ312は、画像を光学的に読み取り、レイアウト検証装置内に画像データを取り込む。なお、スキャナ312は、OCR(Optical Character Reader)機能を持たせてもよい。また、プリンタ313は、画像データや文書データを印刷する。プリンタ313には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。
(レイアウト検証装置の機能的構成)
つぎに、レイアウト検証装置の機能的構成について説明する。図4は、レイアウト検証装置の機能的構成を示すブロック図である。レイアウト検証装置400は、選択部401と、抽出部402と、判断部403と、決定部404と、検出部405と、検証部406と、出力部407と、を含む構成である。選択部401と、抽出部402と、判断部403と、決定部404と、検出部405と、検証部406と、出力部407は、具体的には、たとえば、図3に示したROM302、RAM303、磁気ディスク305、光ディスク307などの記憶装置に記憶されたプログラムをCPU301に実行させることにより、または、I/F309により、その機能を実現する。
つぎに、レイアウト検証装置の機能的構成について説明する。図4は、レイアウト検証装置の機能的構成を示すブロック図である。レイアウト検証装置400は、選択部401と、抽出部402と、判断部403と、決定部404と、検出部405と、検証部406と、出力部407と、を含む構成である。選択部401と、抽出部402と、判断部403と、決定部404と、検出部405と、検証部406と、出力部407は、具体的には、たとえば、図3に示したROM302、RAM303、磁気ディスク305、光ディスク307などの記憶装置に記憶されたプログラムをCPU301に実行させることにより、または、I/F309により、その機能を実現する。
本実施の形態では、試験/動作項目の集合200内のいずれか一つの項目のみで端子に接続される素子群同士の間隔の設計基準が決定される場合と、試験/動作項目の集合200内のすべての項目を網羅して端子に接続される素子群同士の間隔の設計基準が決定される場合とを説明する。まず、前者の場合について先に説明し、次に後者の場合について説明する。
選択部401は、試験/動作項目の集合200の中から対象項目を選択する。具体的には、たとえば、CPU301が、記憶装置にアクセスし、試験/動作項目の集合200の中からいずれか1つの項目を選択し、選択された項目を対象項目とする。たとえば、選択された項目に対象項目であることを示す識別情報を付加してRAM303、磁気ディスク305などの記憶装置に記憶する。たとえば、項目順に項目1が対象項目として選択されることとしてもよい。
抽出部402は、選択部401により選択された対象項目内の複数の端子の中から一対の端子を抽出する。具体的には、たとえば、CPU301が、記憶装置にアクセスして、識別情報を基にして対象項目の情報を読み出す。つぎに、対象項目内の端子名の中から一対の端子を選択して入力電圧を抽出する。各端子名と各入力電圧に一対の端子であることを示す識別情報を付加してRAM303、磁気ディスク305などの記憶装置に記憶する。
たとえば、対象項目として選択された項目1内の端子名の中からVS1とVS2が一対の端子として抽出される。そして、VS1の入力電圧1.2[V]とVS2の入力電圧1.2[V]が抽出される。
判断部403は、抽出部402により抽出された一対の端子の入力電圧の異同を判断する。具体的には、たとえば、CPU301が、記憶装置にアクセスして、識別情報を基にして抽出した一対の端子の情報を読み出す。つぎに、一対の端子の入力電圧を比較し異同を判断する。なお、判断結果は、RAM303、磁気ディスク305などの記憶装置に記憶する。
たとえば、項目1内から抽出したVS1の入力電圧とVS2の入力電圧が比較される。VS1の入力電圧とVS2の入力電圧はともに1.2[V]で同一であるため、VS1とVS2は、入力電圧が同一であると判断される。
決定部404は、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、判断部403により判断された判断結果に応じた設計基準に決定する。
具体的には、たとえば、CPU301が、記憶装置にアクセスして、判断結果を読み出す。つぎに、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、判断結果が同一である場合、同種素子間の設計基準に決定する。そして、判断結果が異なると判断された場合、異種素子間の設計基準に決定する。
たとえば、項目1内のみの入力電圧でVS1に接続されている素子群とVS2に接続されている素子群との間隔に適用する設計基準は、同種素子間の設計基準であるL2に決定される。
これにより、試験/動作項目の種類を識別せずに検証することができる。したがって、試験/動作項目によって素子の電位が変化することを意識することなく検証を行うことができる。さらに、一対の端子に接続されている素子群間の異同が入力電圧の異同により検証される。したがって、利用者(設計者または検証者を示す)が手動で設計基準を判断する手間を省くことができ、利用者の負担を軽減することができる。
さらに、試験/動作項目の集合200内に不要な項目が含まれている場合、項目ごとに設計基準が決定されることで、不要な項目により設計基準が決定されることを防ぐことができる。
つぎに、試験/動作項目の集合200内のすべての項目を網羅して端子に接続される素子群同士の間隔の設計基準が決定される場合の抽出部402と、判断部403と、決定部404の処理を説明する。
抽出部402は、判断部403により一対の端子の入力電圧が同一であると判断された場合、残余の試験/動作項目の中から、一対の端子を含む試験/動作項目をすべて抽出する。
具体的には、たとえば、CPU301が、記憶装置にアクセスして、対象項目の一対の端子の判断結果を読み出す。そして、同一であると判断された場合、試験/動作項目の集合200の中から一対の端子の端子名を含む試験/動作項目をすべて抽出する。なお、抽出結果は、RAM303、磁気ディスク305などの記憶装置に記憶される。
たとえば、VS1とVS2は、項目1にて入力電圧が同一であると判断されたため、VS1とVS2の両方の端子を含んでいる項目が検索される。項目2、項目4、項目Nには、VS1とVS2が含まれているため、一対の端子を含む試験/動作項目として抽出される。しかし、項目3には、VS1が含まれていないため、一対の端子を含む試験/動作項目として抽出されない。
つぎに、判断部403は、抽出部402により抽出されたすべての試験/動作項目内の一対の端子の入力電圧の異同を判断する。具体的には、たとえば、CPU301が、記憶装置にアクセスして、抽出結果を読み出す。そして、項目ごとに一対の端子の入力電圧を比較し、同じであるか異なるかを判断する。なお、判断結果は、RAM303、磁気ディスク305などの記憶装置に記憶される。
たとえば、まず、項目2内のVS1とVS2の入力電圧が比較される。項目2では、VS1が1.2[V]で、VS2が0[V]であるため入力電圧が異なると判断される。つぎに、項目4では、VS1が1.2[V]で、VS2が1.2[V]であるため入力電圧が同一であると判断される。そして、項目Nでは、VS1が1.2[V]で、VS2が1.2[V]であるため入力電圧が同一であると判断される。
つぎに、決定部404は、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、判断部403によりすべての項目で同一であると判断された場合といずれか1つの項目であっても異なると判断された場合に応じて決定する。
具体的には、たとえば、CPU301が、記憶装置にアクセスして、判断結果を読み出す。そして、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、すべての項目で入力電圧が同一であると判断された場合、同種素子間の設計基準に決定し、いずれか1つの項目であっても異なると判断された場合、異種素子間の設計基準に決定する。なお、決定結果は、RAM303、磁気ディスク305などの記憶装置に記憶される。
たとえば、項目2では、VS1とVS2の入力電圧が異なると判断されたため、VS1に接続されている素子群とVS2に接続されている素子群との間隔に適用する設計基準がL1に決定される。
これにより、試験/動作項目の集合200内のすべての項目が必要不可欠な項目である場合、すべての試験/動作項目を網羅して設計基準が決定されることにより、項目ごとに設計基準が決定される場合に比べて検証の回数を減らすことができる。したがって、検証時間を短縮することができる。
また、いずれか1つの項目であっても入力電圧が異なる場合、同種素子間の設計基準よりも厳しい異種素子間の設計基準により検証することで、入力電圧が同一である項目の検証が不要となる。したがって、検証時間を短縮することができる。
出力部407は、決定部404により決定された決定結果を出力する機能を有する。具体的には、たとえば、CPU301が、記憶装置に記憶された決定結果を出力する。出力形式としては、たとえば、ディスプレイ308への表示、プリンタ313への印刷出力、I/F309による外部装置への送信がある。また、RAM303、磁気ディスク305などの記憶装置に記憶することとしてもよい。図5に決定結果の出力例を示す。
図5は、決定された設計基準を示す説明図である。テーブル500は、試験/動作項目の集合200内のすべての項目を網羅して決定された設計基準を示す出力例である。テーブル500は、端子の組み合わせと、決定された設計基準を含んでいる。たとえば、(VS1,VS2)とは、VS1とVS2を示している。したがって、VS1に接続されている素子群とVS2に接続されている素子群との間隔に適用される設計基準がL1であることを示している。
図4に戻って、出力部407は、後述する検証部406により検証された検証結果を出力する機能を有する。具体的には、たとえば、CPU301が、検証結果を出力する。出力形式としては、たとえば、ディスプレイ308への表示、プリンタ313への印刷出力、I/F309による外部装置への送信がある。また、RAM303、磁気ディスク305などの記憶装置に記憶することとしてもよい。
検出部405は、レイアウトデータの中から一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔を検出する。
具体的には、たとえば、CPU301が、記憶装置にアクセスし、レイアウトデータ内の一対の端子の一方の端子に接続されているすべての素子を抽出する。そして、抽出されたすべての素子に一方の端子に接続されている一方の素子群であることを示す識別情報を付加してRAM303、磁気ディスク305などの記憶装置に記憶する。
つぎに、たとえば、CPU301が、記憶装置にアクセスし、一対の端子の他方の端子に接続されているすべての素子を抽出する。そして、抽出されたすべての素子に他方の端子に接続されている他方の素子群であることを示す識別情報を付加してRAM303、磁気ディスク305などの記憶装置に記憶する。
つぎに、たとえば、CPU301が、一方の素子群と他方の素子群間で最短の間隔を検出する。そして、検出した間隔を一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔とする。たとえば、検出結果に一方の素子群と他方の素子群との間隔を示す識別情報を付加してRAM303、磁気ディスク305などの記憶装置に記憶する。
検証部406は、検出部405によって検出された間隔が、決定手段により決定された設計基準を遵守しているか否かを検証する。具体的には、たとえば、CPU301が、記憶装置にアクセスして、識別情報を基にして一方の素子群と他方の素子群との間隔を読み出す。つぎに、記憶装置にアクセスして、設計基準を読み出す。そして、一方の素子群と他方の素子群との間隔と設計基準とを比較する。
たとえば、CPU301が、一方の素子群と他方の素子群との間隔が設計基準以上であれば、設計基準を遵守していると判断する。そして、一方の素子群と他方の素子群との間隔が設計基準未満であれば、設計基準を遵守していないと判断する。
たとえば、VS1とVS2の設計基準は、試験/動作項目の集合200内のすべての項目を網羅した場合、L1に決定される。そして、一対の素子902の間隔が、VS1に接続されている素子群とVS2に接続されている素子群間の中で最短の間隔とする。上述したように一対の素子902の間隔はL2で設計されている。そのため、一対の素子902の間隔は、決定された設計基準であるL1より短い間隔であると判断される。したがって、VS1に接続されている素子群とVS2に接続されている素子群は設計基準を遵守していないと検証される。
これにより、素子種に関わらず端子間の入力電圧の異同により検証することができる。したがって、検証精度の向上を図ることができる。
(レイアウト検証装置400の設計支援処理手順)
図6は、入力電圧の異同によるレイアウト検証処理を示すフローチャートである。図6では、なお、試験/動作項目の集合200内のすべての項目を網羅した場合について説明する。図6においてまず、選択部401により、j=1とし(ステップS601)、項目jを選択する。つぎに、試験/動作項目の集合200から項目jの読み出しを行い(ステップS602)、抽出部402により、項目j内のすべての端子の組み合わせを抽出する(ステップS603)。つぎに、設計基準の決定処理を実行し(ステップS604)、j=全項目数であるか否かを判断する(ステップS605)。j=全項目数でないと判断された場合(ステップS605:No)、選択部401により、j=j+1(ステップS606)を行い、ステップS602に戻る。
図6は、入力電圧の異同によるレイアウト検証処理を示すフローチャートである。図6では、なお、試験/動作項目の集合200内のすべての項目を網羅した場合について説明する。図6においてまず、選択部401により、j=1とし(ステップS601)、項目jを選択する。つぎに、試験/動作項目の集合200から項目jの読み出しを行い(ステップS602)、抽出部402により、項目j内のすべての端子の組み合わせを抽出する(ステップS603)。つぎに、設計基準の決定処理を実行し(ステップS604)、j=全項目数であるか否かを判断する(ステップS605)。j=全項目数でないと判断された場合(ステップS605:No)、選択部401により、j=j+1(ステップS606)を行い、ステップS602に戻る。
一方、j=全項目数であると判断された場合(ステップS605:Yes)、つぎに、検証処理を実行し(ステップS607)、出力部407により、検証結果を出力し(ステップS608)、一連の処理を終了する。
つぎに、上述した設計基準の決定処理(ステップS604)について説明する。図7は、設計基準の決定処理を示すフローチャートである。図7においてまず、i=jとし(ステップS701)、入力電圧の異同判定をしていない組み合わせはあるか否かを判断する(ステップS702)。入力電圧の異同判定をしていない組み合わせはあると判断された場合(ステップS702:Yes)、判断部403により、入力電圧が同一か否かを判断する(ステップS703)。
入力電圧が同一と判断された場合(ステップS703:Yes)、i<全項目数であるか否かを判断する(ステップS704)。i<全項目数であると判断された場合(ステップS704:Yes)、i=i+1を行い(ステップS705)、抽出部402により、項目iから同一の端子の組み合わせを抽出し(ステップS706)、項目iに組み合わせがあるか否かを判断する(ステップS707)。
項目iに組み合わせがあると判断された場合(ステップS707:Yes)、ステップS703に戻る。また、項目iに組み合わせがないと判断された場合(ステップS707:No)、ステップS704に戻る。
一方、i<全項目数でないと判断された場合(ステップS704:No)、決定部404により、一方の素子群と他方の素子群との設計基準を、同種素子間の設計基準に決定し(ステップS708)、端子の組み合わせと設計基準を関連づけて保存し(ステップS710)、ステップS701へ移行する。
一方、入力電圧が同一でないと判断された場合(ステップS703:No)、決定部404により、一方の素子群と他方の素子群との設計基準を、異種素子間の設計基準に決定し(ステップS709)、ステップS710に移行する。
一方、入力電圧の異同判定をしていない組み合わせはないと判断された場合(ステップS702:No)、ステップS605へ移行する。
つぎに、上述した検証処理(ステップS607)について説明する。図8は、検証処理を示すフローチャートである。図8においてまず、検出部405により、各端子に接続されている素子を検出し(ステップS801)、端子と素子群の情報を関連づけて保存し(ステップS802)、間隔検出処理をしていない組み合わせがあるか否かを判断する(ステップS803)。
間隔検出処理をしていない組み合わせがあると判断された場合(ステップS803:Yes)、検出部405により、検出した素子群間の間隔を検出し(ステップS804)、組み合わせと間隔を関連づけて保存し(ステップS805)、ステップS803へ戻る。
一方、間隔検出処理をしていない組み合わせがないと判断された場合(ステップS803:No)、検証していない組み合わせがあるか否かを判断する(ステップS806)。検証していない組み合わせがあると判断された場合(ステップS806:Yes)、検証部406により、検出した間隔が決定した設計基準以上であるか否かを判断する(ステップS807)。
検出した間隔が決定した設計基準以上であると判断された場合(ステップS807:Yes)、設計基準を遵守している組み合わせとして保存し(ステップS808)、ステップS806へ戻る。一方、検出した間隔が決定した設計基準以上でないと判断された場合(ステップS807:No)、設計基準を遵守していない組み合わせとして保存し(ステップS809)、ステップS806へ戻る。
一方、検証していない組み合わせがないと判断された場合(ステップS806:No)、ステップS608へ移行する。
以上説明したように、レイアウト検証方法、およびレイアウト検証装置によれば、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、一対の端子の入力電圧の異同により決定する。これにより、試験/動作項目の種類を識別することなく検証することができ、試験/動作項目によって素子の電位が変化することを意識することなく検証を行うことができる。
また、一対の端子の入力電圧が同一の場合、同種素子間の設計基準に決定し、異なると判断された場合、異種素子間の設計基準に決定する。これにより、一対の端子に接続されている素子間の異同が入力電圧の異同により検証できる。したがって、利用者が手動で設計基準を判断する手間を省くことができ、利用者の負担を軽減することができる。
また、一対の端子を含むすべての試験/動作項目内で入力電圧が同一であると判断された場合、同種素子間の設計基準に決定し、一対の端子を含むいずれか1つの項目で入力電圧が異なると判断された場合、異種素子間の設計基準に決定する。
これにより、試験/動作項目の集合内のすべての項目が必要不可欠な項目である場合、すべての試験/動作項目を網羅して設計基準が決定されることにより、項目ごとに設計基準が決定される場合に比べて検証の回数を減らすことができる。したがって、検証時間を短縮することができる。
また、いずれか1つの項目であっても入力電圧が異なる場合、同種素子間の設計基準よりも厳しい異種素子間の設計基準により検証することで、入力電圧が同一である項目の検証が不要となる。したがって、検証時間を短縮することができる。
また、決定された設計基準に基づいて検証することにより、素子種に関わらず端子間の入力電圧の異同により検証することができる。したがって、検証精度の向上を図ることができる。
また、一方の素子群と前記他方の素子群との間隔を検出し、検出結果を検証することにより、素子種に関わらず端子間の入力電圧の異同により検証することができる。したがって、検証精度の向上を図ることができる。
なお、本実施の形態で説明したレイアウト検証方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、CD−ROM、MO、DVD等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な媒体であってもよい。
上述した実施の形態に関し、さらに以下の付記を開示する。
(付記1)レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験/動作項目の集合を記憶するテーブルにアクセス可能なコンピュータが、
前記試験/動作項目の集合の中から対象項目を選択する選択工程と、
前記選択工程により選択された対象項目内の複数の端子の中から一対の端子を抽出する抽出工程と、
前記抽出工程により抽出された一対の端子の入力電圧の異同を判断する判断工程と、
前記一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、前記判断工程により判断された判断結果に応じた設計基準に決定する決定工程と、
前記決定工程により決定された決定結果を出力する出力工程と、
を実行することを特徴とするレイアウト検証方法。
前記試験/動作項目の集合の中から対象項目を選択する選択工程と、
前記選択工程により選択された対象項目内の複数の端子の中から一対の端子を抽出する抽出工程と、
前記抽出工程により抽出された一対の端子の入力電圧の異同を判断する判断工程と、
前記一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、前記判断工程により判断された判断結果に応じた設計基準に決定する決定工程と、
前記決定工程により決定された決定結果を出力する出力工程と、
を実行することを特徴とするレイアウト検証方法。
(付記2)前記決定工程は、
前記一方の素子群と前記他方の素子群との間隔に適用する設計基準を、前記判断工程により同一であると判断された場合、同種素子間の設計基準に決定し、異なると判断された場合、異種素子間の設計基準に決定することを特徴とする付記1に記載のレイアウト検証方法。
前記一方の素子群と前記他方の素子群との間隔に適用する設計基準を、前記判断工程により同一であると判断された場合、同種素子間の設計基準に決定し、異なると判断された場合、異種素子間の設計基準に決定することを特徴とする付記1に記載のレイアウト検証方法。
(付記3)前記抽出工程は、
前記判断工程により同一であると判断された場合、残余の試験/動作項目の中から、前記一対の端子を含む試験/動作項目をすべて抽出し、
前記判断工程は、
前記抽出工程により抽出されたすべての試験/動作項目内の前記一対の端子の入力電圧の異同を判断し、
前記決定工程は、
前記一方の素子群と前記他方の素子群との間隔に適用する設計基準を、前記判断工程によりすべて同一であると判断された場合、同種素子間の設計基準に決定し、前記判断工程によりいずれか一つでも異なると判断された場合、異種素子間の設計基準に決定することを特徴とする付記1または2に記載のレイアウト検証方法。
前記判断工程により同一であると判断された場合、残余の試験/動作項目の中から、前記一対の端子を含む試験/動作項目をすべて抽出し、
前記判断工程は、
前記抽出工程により抽出されたすべての試験/動作項目内の前記一対の端子の入力電圧の異同を判断し、
前記決定工程は、
前記一方の素子群と前記他方の素子群との間隔に適用する設計基準を、前記判断工程によりすべて同一であると判断された場合、同種素子間の設計基準に決定し、前記判断工程によりいずれか一つでも異なると判断された場合、異種素子間の設計基準に決定することを特徴とする付記1または2に記載のレイアウト検証方法。
(付記4)前記コンピュータが、
前記一方の素子群と前記他方の素子群との間隔が、前記決定工程により決定された設計基準を遵守しているか否かを検証する検証工程を実行し、
前記出力工程は、
前記検証工程により検証された検証結果を出力することを特徴とする付記1〜3のいずれか1つに記載のレイアウト検証方法。
前記一方の素子群と前記他方の素子群との間隔が、前記決定工程により決定された設計基準を遵守しているか否かを検証する検証工程を実行し、
前記出力工程は、
前記検証工程により検証された検証結果を出力することを特徴とする付記1〜3のいずれか1つに記載のレイアウト検証方法。
(付記5)前記コンピュータが、
前記レイアウトデータの中から前記一方の素子群と前記他方の素子群との間隔を検出する検出工程を実行することを特徴とする付記1〜4のいずれか1つに記載のレイアウト検証方法。
前記レイアウトデータの中から前記一方の素子群と前記他方の素子群との間隔を検出する検出工程を実行することを特徴とする付記1〜4のいずれか1つに記載のレイアウト検証方法。
(付記6)レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験/動作項目の集合の中から対象項目を選択する選択手段と、
前記選択手段により選択された対象項目内の複数の端子の中から一対の端子を抽出する抽出手段と、
前記抽出手段により抽出された一対の端子の入力電圧の異同を判断する判断手段と、
前記一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、前記判断手段により判断された判断結果に応じた設計基準に決定する決定手段と、
前記決定手段により決定された決定結果を出力する出力手段と、
を備えることを特徴とするレイアウト検証装置。
前記選択手段により選択された対象項目内の複数の端子の中から一対の端子を抽出する抽出手段と、
前記抽出手段により抽出された一対の端子の入力電圧の異同を判断する判断手段と、
前記一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、前記判断手段により判断された判断結果に応じた設計基準に決定する決定手段と、
前記決定手段により決定された決定結果を出力する出力手段と、
を備えることを特徴とするレイアウト検証装置。
(付記7)レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験/動作項目の集合を記憶するテーブルにアクセス可能なコンピュータを、
前記試験/動作項目の集合の中から対象項目を選択する選択手段、
前記選択手段により選択された対象項目内の複数の端子の中から一対の端子を抽出する抽出手段、
前記抽出手段により抽出された一対の端子の入力電圧の異同を判断する判断手段、
前記一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、前記判断手段により判断された判断結果に応じた設計基準に決定する決定手段、
前記決定手段により決定された決定結果を出力する出力手段、
として機能させることを特徴とするレイアウト検証プログラム。
前記試験/動作項目の集合の中から対象項目を選択する選択手段、
前記選択手段により選択された対象項目内の複数の端子の中から一対の端子を抽出する抽出手段、
前記抽出手段により抽出された一対の端子の入力電圧の異同を判断する判断手段、
前記一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、前記判断手段により判断された判断結果に応じた設計基準に決定する決定手段、
前記決定手段により決定された決定結果を出力する出力手段、
として機能させることを特徴とするレイアウト検証プログラム。
100 レイアウトデータ
200 試験/動作項目の集合
400 レイアウト検証装置
401 選択部
402 抽出部
403 判断部
404 決定部
405 検出部
406 検証部
407 出力部
200 試験/動作項目の集合
400 レイアウト検証装置
401 選択部
402 抽出部
403 判断部
404 決定部
405 検出部
406 検証部
407 出力部
Claims (6)
- レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験/動作項目の集合を記憶するテーブルにアクセス可能なコンピュータが、
前記試験/動作項目の集合の中から対象項目を選択する選択工程と、
前記選択工程により選択された対象項目内の複数の端子の中から一対の端子を抽出する抽出工程と、
前記抽出工程により抽出された一対の端子の入力電圧の異同を判断する判断工程と、
前記一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、前記判断工程により判断された判断結果に応じた設計基準に決定する決定工程と、
前記決定工程により決定された決定結果を出力する出力工程と、
を実行することを特徴とするレイアウト検証方法。 - 前記決定工程は、
前記一方の素子群と前記他方の素子群との間隔に適用する設計基準を、前記判断工程により同一であると判断された場合、同種素子間の設計基準に決定し、異なると判断された場合、異種素子間の設計基準に決定することを特徴とする請求項1に記載のレイアウト検証方法。 - 前記抽出工程は、
前記判断工程により同一であると判断された場合、残余の試験/動作項目の中から、前記一対の端子を含む試験/動作項目をすべて抽出し、
前記判断工程は、
前記抽出工程により抽出されたすべての試験/動作項目内の前記一対の端子の入力電圧の異同を判断し、
前記決定工程は、
前記一方の素子群と前記他方の素子群との間隔に適用する設計基準を、前記判断工程によりすべて同一であると判断された場合、同種素子間の設計基準に決定し、前記判断工程によりいずれか一つでも異なると判断された場合、異種素子間の設計基準に決定することを特徴とする請求項1または2に記載のレイアウト検証方法。 - 前記コンピュータが、
前記一方の素子群と前記他方の素子群との間隔が、前記決定工程により決定された設計基準を遵守しているか否かを検証する検証工程を実行し、
前記出力工程は、
前記検証工程により検証された検証結果を出力することを特徴とする請求項1〜3のいずれか1つに記載のレイアウト検証方法。 - 前記コンピュータが、
前記レイアウトデータの中から前記一方の素子群と前記他方の素子群との間隔を検出する検出工程を実行することを特徴とする請求項1〜4のいずれか1つに記載のレイアウト検証方法。 - レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験/動作項目の集合の中から対象項目を選択する選択手段と、
前記選択手段により選択された対象項目内の複数の端子の中から一対の端子を抽出する抽出手段と、
前記抽出手段により抽出された一対の端子の入力電圧の異同を判断する判断手段と、
前記一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、前記判断手段により判断された判断結果に応じた設計基準に決定する決定手段と、
前記決定手段により決定された決定結果を出力する出力手段と、
を備えることを特徴とするレイアウト検証装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009054146A JP2010211315A (ja) | 2009-03-06 | 2009-03-06 | レイアウト検証方法、およびレイアウト検証装置 |
US12/700,117 US20100229134A1 (en) | 2009-03-06 | 2010-02-04 | Layout verification method |
TW099103808A TW201040769A (en) | 2009-03-06 | 2010-02-08 | Layout verification method |
EP10153332A EP2226736A1 (en) | 2009-03-06 | 2010-02-11 | Layout verification method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009054146A JP2010211315A (ja) | 2009-03-06 | 2009-03-06 | レイアウト検証方法、およびレイアウト検証装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010211315A true JP2010211315A (ja) | 2010-09-24 |
Family
ID=42102544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009054146A Pending JP2010211315A (ja) | 2009-03-06 | 2009-03-06 | レイアウト検証方法、およびレイアウト検証装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20100229134A1 (ja) |
EP (1) | EP2226736A1 (ja) |
JP (1) | JP2010211315A (ja) |
TW (1) | TW201040769A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7490303B2 (en) * | 2006-03-03 | 2009-02-10 | International Business Machines Corporation | Identifying parasitic diode(s) in an integrated circuit physical design |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2774754B2 (ja) * | 1992-05-07 | 1998-07-09 | 三菱電機株式会社 | ラッチアップ検証装置 |
US6848089B2 (en) * | 2002-07-31 | 2005-01-25 | International Business Machines Corporation | Method and apparatus for detecting devices that can latchup |
JP4274814B2 (ja) * | 2003-02-20 | 2009-06-10 | Necエレクトロニクス株式会社 | 半導体集積回路の設計方法、設計装置、セルライブラリのデータ構造および自動レイアウトプログラム |
US7089520B2 (en) * | 2003-11-19 | 2006-08-08 | International Business Machines Corporation | Methodology for placement based on circuit function and latchup sensitivity |
JP2005208837A (ja) | 2004-01-21 | 2005-08-04 | Renesas Technology Corp | レイアウト検証装置 |
US7200825B2 (en) * | 2004-08-27 | 2007-04-03 | International Business Machines Corporation | Methodology of quantification of transmission probability for minority carrier collection in a semiconductor chip |
-
2009
- 2009-03-06 JP JP2009054146A patent/JP2010211315A/ja active Pending
-
2010
- 2010-02-04 US US12/700,117 patent/US20100229134A1/en not_active Abandoned
- 2010-02-08 TW TW099103808A patent/TW201040769A/zh unknown
- 2010-02-11 EP EP10153332A patent/EP2226736A1/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
TW201040769A (en) | 2010-11-16 |
US20100229134A1 (en) | 2010-09-09 |
EP2226736A1 (en) | 2010-09-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9262104B2 (en) | Information processing apparatus, image processing apparatus, and information processing system | |
US8943454B1 (en) | In-phase grouping for voltage-dependent design rule | |
JP2007264993A (ja) | 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体 | |
JP5167740B2 (ja) | 設計支援プログラム、設計支援装置、および設計支援方法 | |
JP2010211315A (ja) | レイアウト検証方法、およびレイアウト検証装置 | |
JP5256829B2 (ja) | 検証支援プログラム、検証支援装置、および検証支援方法 | |
JP5625249B2 (ja) | 回路モジュール、半導体集積回路、および検査装置 | |
JP4370274B2 (ja) | 検証支援装置、検証支援方法、および検証支援プログラム | |
JP5136371B2 (ja) | 設計支援方法 | |
JP5299198B2 (ja) | 設計支援プログラム、設計支援装置、および設計支援方法 | |
US8637387B2 (en) | Layout design method and semiconductor integrated circuit | |
US20140092020A1 (en) | Automatic assignment of keyboard languages | |
US7299437B2 (en) | Method and apparatus for detecting timing exception path and computer product | |
US20080209368A1 (en) | Layout design method, layout design apparatus, and computer product | |
US8468481B2 (en) | Support program, design support system, and design support method | |
JP2008004024A (ja) | レイアウト設計プログラム、該プログラムを記録した記録媒体、レイアウト設計装置、およびレイアウト設計方法 | |
US8291362B2 (en) | Design support program, design support device, and design support method | |
JP2009110380A (ja) | レイアウト支援プログラム、該プログラムを記録した記録媒体、レイアウト支援装置、およびレイアウト支援方法 | |
JP2019144853A (ja) | 墨消し処理を行う情報処理装置、その制御方法及びプログラム | |
JP6869082B2 (ja) | テストケースを選択する計算機及びテストケースの選択方法 | |
JP4682059B2 (ja) | フォールスパス記述情報生成プログラム、フォールスパス記述情報生成装置およびフォールスパス記述情報生成方法 | |
JP6205791B2 (ja) | 解析支援装置、解析支援方法、および解析支援プログラム | |
JP2006344165A (ja) | レイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体 | |
JP7358838B2 (ja) | 情報処理装置、及び情報処理プログラム | |
JP7404943B2 (ja) | 情報処理装置及び情報処理プログラム |