TWI240354B - Layout design apparatus and layout design method - Google Patents

Description

1240354 於半導體基板上形成電晶體、 雨 導體基板H)表面之分離岸12 “件。在由半

厚甘、, 離層12户斤分離出之蟲晶（EphaxiaD :電、為所謂島部14之領域内形成各元件。將分離層 2電:生連接至半導體基板1G，並給予半導體積體電路中最 12的電位。 持島部14内的電位高於分離層 在島部i4内之電位低於分離層12之電位的情況下， 會在半導體積體電路内形成不存在於電路圖之寄生元件， 而可月b因為5亥寄生S件而貫行預想不到的動作。其結果會 導致半導體積體電路不會正確地動作，而無法發揮所要求 的性能等問題。從而，必須將島部14和分離層12的電位 經常維持於正確的關係。 於此，將對頻繁使用於半導體積體電路中的元件之構 成進行說明。第19(a)圖係NPN電晶體的平面圖及剖面圖。 NPN電晶體係形成於N型磊晶層内，而該n型磊晶層係透 過N型埋入區域1 6疊層於半導體基板1 〇上。該磊晶層構 成島部14，其中由添加高濃度p型雜質之p +分離層12圍 住該島部14的周圍。在島部14内則形成N型集極 (Collector)區域18、P型基極（Base)區域20以及在該基極 區域20内之N型射極（Emitter)區域22。 第19(b)圖係橫型PNP電晶體的平面圖及剖面圖。橫 型PNP電晶體係形成於N型磊晶層内，而該N型磊晶層 係透過N型埋入區域1 6疊層於半導體基板1 0上。該磊晶 層構成由高濃度P+分離層12圍住周圍的島部14。該島部 6 315584 1240354 1 4即為N型基極區域2 0 ’而在島部14内則形成有添加p 型雜貝之集極區域1 8及射極區域2 2。 第19(c)圖係縱型PNP電晶體的平面圖及剖面圖。縱 型PNP電晶體係形成於磊晶層内，而該磊晶層係透過n型 埋入區域16以及P型埋入區域24疊層於半導體基板1〇 上。该磊晶層構成由高濃度P+分離層12圍住周圍的島部 14。，縱型PNP電晶體中，以圍住該島部14之内側的方^ 再形成高濃度p+集極區域18。將由該集極區域18所圍起 的區域當作N型的基極區域2〇’而在該基極區域2〇内形 成P型射極區域22。 第20圖係電阻之平面圖和剖面圖。電阻係形成於蟲晶 層内’而該蟲晶層係透過N型埋入區域16疊層於半導體 基板10上。該磊晶層構成由 乂田呵，辰度p分離層1 2圍住周圍 的島部14。在島部14内， ^ $成作為電阻體之P型電阻層 24。在島部14上之N型蟲 ^ 麻日日層设置電極，而將該電極維 持於比配置於島部14内 之電阻的端子電壓中之最高電壓 還南的電位。據此，將設詈 ^ 置於島邛14之電極稱為懸置電極 25，而懸置電極25之® μ 之電位則稱為懸置電位。 如以上所述，在由Ρ + 土媸士坐道粞 刀離層所圍起之島部14内，形 成構成半導體積體電路- 谷凡件。此時，藉由名阁良邱 14内配置經成對指定 精由在Α島4 成曰圓肉々-瓜 件’便可以避免因製造過程造 成日日0内之7L件特性產峰織 ^ 士#A 艾動的影響。此外，即使在未經 成對指定之元件的情況卩便隹禾丄 置於同一良邱1 4 、'、足特定條件之複數個元件配 罝％ Μ 島部1 4以進行氪 ⑷化，藉由將分離層1 2所區隔 315584 7 1240354 之島部14的電位保持一定，以命 而使電路動作可以安定地進行％ ^離於其他島部14外’ 晶片尺寸小型化等之優點。#者’也具有可將半導體 專利文件1 曰本國特開平5-218202號公報 然而，有關習知之佈局設計，卷 — 或將複數個元件於同-島部内進：良對指定’ 述之問題。 丨内進仃島部化時，會產生如後 1·因為使用於半導體積體電路 七科扣〜一 的凡件非常多種，使得必須 成對才日疋之元件的組合增多，^ 、 失岑为、虫怎# + 而各易發生因成對指定的 0 . , a )所w成的電路特性不良。 2·在相關佈局作業中，經成 ^ ^ ^ 欣對扣疋的兀件群，必須經常以 成對或組群進行配置，但即 ώ, ^ ^ Μ更對成對指定而言已為理相 的兀件配置之情況下，當半 心 . 千V體晶片之縮小化不足時， 配：設I者仍需要以手工作業將成對指定解除後再重新 件。在將複數個元件島部化的情況也有同樣的問 1解除成對指定而配置元件的情況時，在佈局設計後， :成對指^之元件是否被適當地配置之相作業也必須 佈局作業者本身進行。因此，佈局作業變得較須雜， 而:乍業時間也變長。另外，會因進行確認作業之作業者 的能力而使半導體積體電路的性能有變異。 315584 8 1240354 X為必須顧慮將經成對指定的元件 製程造成的牯柯辦 ° ’並為了抑制因 使得以手動進此’而t須盡量將元件鄰接配置等， 負擔。 订^作業時’對佈局作業者造成很大的 【發明内容】 而提：：明之目的係有鐘於上述之習知佈局設計的問題， 應均決上述問題之至少-個，且容易進行-杜 成對指定和其佈局之佈 70之 設計程式。 十破置、佈局設計方法及佈局 之手段 以進料=述問題之本發明為具有藉由配置複數個元件 ==:Γ路之佈局的佈局設計機構，其特徵包 件所呈有之電極門：：含之複數個元件之元件型式以及元 ==件依序選擇為目標元件，並根據上述元 什1式及上述連接關係 元件，脾兮找出應和该目標元件鄰接配置之 群的元件和該應鄰接配置之元件指定為成對組 =對“機構；將指定為前述成對組群之諸元件鄰接 - 以進行佈局的佈局機構。 以進行：2問4之本發明為具有藉由配置複數個元件 义進仃丰導體積體電路之 可包括··取得含於佈月斟=的佈局…十裝置，其特徵也 …佈局對象内之複數個元件之元件型式以 及7G件所具有之電極間的 門的連接關係的電路資訊取得機構； 315584 9 1240354 將含於佈局璧+急& 述元件型式及上：：序選擇為目標元件，並根據上 同-島部内之元：Γ:係，找出應和該目標元件配置於 内之元件Μ“心“目標70件和該應配置於同—島部 述島部組群之諸元件 扎又為珂 局機構。…牛配置於同-島部内，以進行佈局的佈 =此，_路資訊取得機構宜再具有元件 :冓之在：關係的取得機構，而前述佈局機構則宜有下述機 =組群内之…件之懸置電二 有3於該島部組群内之元件的島部中，配 3於該島部組群内之元件數目還少的懸置電極。 可解決上述問題之本發明為具㈣由配 以進行半導體積體電路之佈局的佈局設計方法，其特= 包括.取得含於佈局對象内之複數個元件之元件型式以及 儿件所具有之電極間的連接關係的電路資訊取得步驟.蔣 含於佈局對象内之元件依序選擇為目標㈣，並根據上述 70件型式及上述連接關係'，#出應和該目標元件鄰接配置 之元件，將該目標元件和該應鄰接配置之元件指定 組群的成對指定步驟；將指定為前述成對組群之諸元件鄰 接配置’以進行佈局的佈局步驟。 可解決上述問題之本發明為具有藉由配置複數個元件 以進行半導體積體電路之佈局的佈局設計方法，其特徵也 可包括：含於佈局冑象内之複數個元件之A件型式以 及元件所具有之電極間的連接關係的電路資訊取得步驟； 315584 10 1240354 至步驟S1 〇8之製程。 佈局設計為滿足半導駚 對指定複數個元件，且電路之特性而必須進行成 而必須進行島部化。在=同：部内形成複數個元件 行有關佈局設計之成對二：處理之相關說明前，先進 關說明。作是，成對和 及可島部化條件的相 此，只要符合半導 了島術“牛並非僅限於 變更。 體積體電路之要求式樣等，也可做適宜 為實現有關半導體積體電路 件予以成對指定之停件以w 纟式樣，將後數個元 ,τ ^ χ 保件以如例如下述之方式分類。 】·诸ΝΡΝ電晶、$社 曰體的^ 電晶體、諸縱型ΡΝΡ電 日日體的情況 屯 ⑴在各個同一端子上連接諸基極 諸集熇φ k u u居射極電極以及 、情況。例如，大輸出用 (2) 在各個同一端子上 電日日體專。 的产7 . •土 11電極以及諸射極電極 、月况。例如，電流鏡射電路等。 例如，電流H 例如，差動放 (3) 在同一端子上連接諸基極電極的情況 射電路等。 (4) 在同一端子上連接諸射極電極的情況 大輸入電路等。 ()在同立而子上連接諸集極電極的情況。 -2 ·諸電阻的情況 ⑴連接至經成對#定之各電 J 電極的諸電 315584 13 1240354 的情況。 (2) 具有同一串聯連接、並聯連接或其組合之連接構成的 諸電阻的情況。 (3) 其他特殊情況。 31直部化倏件 其次，為盡量縮小形成半導體晶片，將複數個元件可 於同一島部内予以島部化之條件如下分類。 2_1·諸NPN電晶體的情況：為使島部電位和集極電位相 等，連接諸集極電極的情況 2-2.諸橫型PNP電晶體的情況：為使島部電位和基極電位 相等，連接諸基極電極的情況 2-3.諸縱型PNP電晶體的情況：複數個元件中，在集極區 域和分離層間的島部上所施加的懸置電位為相等的諸 電晶體 2-4.諸電阻的情況：施加於島部之懸置電位為相等的諸電 阻 2-5·縱型PNP電晶體和電阻的情況：滿足上述2〇以及 之條件，且，縱型ΡΝΡ電晶體和電阻之島部的懸置電 位為相等之電晶體和電阻 2-6·其他，滿足2-1至2-5之條件，且，島部電位具有同 一構成之諸元件 佈届言史計 315584 14 1240354 如第2圖所示，有闕本發明之佈局設計裳 由控制部3〇、輸入部32、輸出部34、記憶部％二匯产 排（BUS)38所構成。透過匯流# 38以連接控制部輸入 部32、輸出部34以及記憶部％，而可 \ 計裝置用一般之電腦硬體構成即可實現。、 局°又 此外，為了可與外部電腦進行資訊交換，宜包 面（Interface)部40。透過界面部4〇， ' 傳it眘猎由與外部網路之可 二二：之連接’而可由連接於網路上的外部裝置接收佈 局W必要資料’以及’可將由佈 出至外部裝置。 亍巧的、、、口果輸 —㈣部30相當於電腦的中央處理器（cpu)，其係 2於部36之操作系統（〇pemiGn加⑽，qs)，以及 二：進行與佈局設計裝置有關聯之各部的控制。此外，並 :據記憶於記憶部36之佈局設計程式進行佈局設計處 計震f Μ係為了將積體電路之相關資訊輸入佈局設 電路Ml，其中該積體電路係藉由以系統設計所決定之 電路的要求式樣或電 透過界面部4。，由這些f訊也可 匯一送至控制處:經:::#訊再透過 36 u抑六 捉仏慝理，以及轉送至記憶部 32〇 保持。可使用例如鍵盤、滑鼠等作為輸入部 使用=”4係用以顯示當輪入部32輸入各種資訊時之 ；，⑴如—‘Μ)晝面，以及顯示有關佈局設計 315584 15 1240354 之中間結果或最終佈局圖之確 ^ 卜 隹w息面。可使用例如顯示 為、印表機等作為輸出部34。 ” 記憶部36可將〇s、佑 < 士 佈局，又计程式、經輸入之各種資 〇凡、由處理而得到的么士要望> 、 果寻水久或暫時地予以儲存及保 持。記憶於記憶部之資_ & 貝针或私式可透過匯流排38由栌 制部30做適當的參胛。可 由徑 ^ 了使用例如半導體記憶體、硬碟、 权體、光磁碟、磁帶等作為記憶部36。 ” 以下參照第3圖之流葙n i 4 驟* I 轾圖砰細說明佈局設計之各步 驟。其中，以下所示之凡 谷/ % m ψ r bh r Λ -vf 。又。各步驟係可編碼為可用 £ -丄 ^私式儲存及保持於記憶部36中， 再精由控制部3〇實行以進行處理。 中 在以下的說明中，將忐 可由控制部30參照之方气曰疋條件或可島部化條件以 庫化。 …，在記憶部％中預先進行資料 在步驟S10中，取得依據電路設計決定之電路円 關資訊。電路圖之相關資訊包含表示路圖的相 以及表示it件之連接關係之連接 "7 ^件資訊 相關資訊中，元件資訊且 ：°。戶斤取得的電路圖 /、W有兀件型式、元侔 件之佈局圖樣形狀等，而 i 干尺寸、各元 g /XT . 連接負矾則具備有元件雷衫； 點（Node)、懸置電極之筋 電極之節 訊和連接資訊記憶在記憶：：。：第4圖所示’將元件資 可對照分配給各元件之元 其中忒圯憶部％係為 <疋件唬碼之電路資料庫。 在步驟S 1 2中，你剩_ & L 一从 ，、子為成對指定以及島部化 兀件進行組群化處理。在 丨化對象的諸 在步驟如中，在將經成對指 315584 16 1240354 諸元件組群化後，再進行經島部化之諸元件的組群化。該 步驟S12係經次常式（Subroutine)化，並依據帛5圖之流程 圖實行。 百先，參照電路資料庫，選擇目標元件之元件號碼序， 而取侍該tl件之型式(S 12-1)。於此，確定目標元件之元件 型式是否符合NPN電晶體、橫型pNp電晶體、縱型pNp 電晶體、電阻、電容或其他特殊㈣型式中之任何—者。 其次，參照電路資料庫，檢索是否有其他元件其電極 和目標元件之各電極連接於同_節點。在該結果中若婉 檢索之元件和目標元件間的電極連接關係滿；i成對指定: 件時，則將這些的諸元件組群化（S12_2)。此時，宜赤 =型式的優先順序’再依據該優先順序決^成 例如，由第4圖所示之電路資 “ 件號碼Q 1之NPN電晶f 卜 ^ §將兀 玉日日體選擇為目標元件時，先確定屮八 別連接端子1(集極電極）、端 出刀 電極)之節點。，再=(基極電極)、端子3(射極

再對其電極連接至該節點1、6、 ^的其他元件進行檢索。此結果中，選出元件 及Q3的NPN電晶體。铐々A ^ U 的連接關係。因為本情：符目標元件與被選擇元件 亦即諸NPN電晶體之諸二;上述之成對指定條件I]， 電極分別連接::一:子t 目標元件和元件"5 Q ’、 此將疋件唬碼Q1之 I Q3之卿電晶體纽群化。 樣地，由電路資料庫依序選擇元件作為目標元件， 315584 17 !24〇354 反覆進行滿足成對指 於此，將表示該成化(S12-3)。 經成對指定之元件上，如# 有之成對組群名稱附在 錄於電路資料庫之各元件#圖所示，將成對組群名稱登 當作成對型式予以登：。：。另夕卜’宜將成對組群的屬性 36新做成組群資料庫：並：：成=7圖所示’在記憶部 該成對組群名稱之《且 〜、、且群名％，將含於對應 (叫此時，成對組的元件號碼予以登錄 稱。 冑名稱且為可分類各元件型式之名 其次，自電路資料廑- 5)。判斷哕目；p Am 、凡牛選擇為目標元件（S12- N斷川“件和同 足島部化條件，對滿足铬彼"3兀件之電極是否滿 叫此時，參二群！之諸元件進行島部化指定

、群貝料庫，若登錄有可對雁日俨-件之成對組群名稱的話 MM S 所含全部元件之電極調該成對組群名稱之組群 含全部元件滿足島部化條部在組群所 島部化指定。 }這二諸元件進行 將登錄於電路資料庫中 並對於該目標元件，調查是否有擇為目標元件， 件存在⑻2·7)。 有滿足島4化條件之其他元 於此，將經島部化指定之元件附上代表# 島部組群名稱，並如第8圖所示名 ^ =資料庫之各元件上。此外，㈣9圖所== 指定之元件若屬於任一成 、、二島邛化 成對組群時，則將對應該成對組群 315584 18 !24〇354 之島部化的有無、島部組群名稱以 登錄於組群資料庫中(S12_8)。 之即‘.··占 :上述’結束有關步驟S12之 進至步驟S14。 ” 刖 在/驟Sl4中，根據登錄有成對以及島部化指定資訊 之電路資料庫以及組群資枓廑佟τ + 扣疋貝。孔 路图，丄…、、、群貝枓庫如正電路圖。該經修正之電 回，可稱為經佈局考慮做成之電路圖。 、、二修正之電路圖你- 產生元件意謂對各元件尺：：以及產生組群元件。 或電極等之構成要辛… 狀、摻雜(D°ping)區域 了〜傅风要素的尺寸、形^ _ 組群元件則意謂，才攄 〜· 订处理。產生 接並朝同方& &之有無’冑複數個元件鄰 並朝门-方向配置’並根據島 個元件配置於同_ 將複數 w 島π内，以及根據島部節點的有盔，將 懸置電極配置於經島部化之島内。 有… 有關該產生；^杜、7 + I# Λ r , y 產生組群元件，以下以NPN電晶 =:…說明。對於元件號碼Q1、 成對指定以及#与^〜 ’又另 定各元… 的情況下，如第10⑷圖所示，決 杜之摻雜區域或電極尺寸、形狀以及配置，將各元 ::=:r广 第剛圖所：，雖::指件定.，僅 上之鄰接區域中m"1—方向配置於半導體晶片 成對以及pm 置於各自獨立的島部48内。在 二：島：化兩者都被指定的情況下，如 不，將各7L件配署认&1 V體晶片上之鄰接區域中，同時其 315584 19 1240354 係配置於共通分離領域46所圍起之同一島部48内。 有關橫型PNP電晶體也同樣地，沒有成對以及島部化 指定之情況如第11 (a)圖所示，有成對指定但沒有島部化指 定的情況如第11(b)圖所示，有成對以及島部化指定的情況 如第11(c)圖所示配置元件。 縱型PNP電晶體中，沒有成對以及島部化指定之情況 如第12(a)圖所示，有成對指定但沒有島部化指定的情況如 第12(b)圖所示配置元件。此時，將懸置電極5〇獨立配置 於各元件之各島部中。在有成對以及島部化指定的情況 下依據懸置電極5 0是否共通而有不同的處理。當懸置電 極共通時，如帛12(c)、⑷圖所示，對於配置於同一島部 48内之全部元件，配置共通之懸置電極5〇。當懸置電極 50非共通時，％第12⑷圖所示，對應配置於同—島部48 内之各元件配置懸置電極5〇。 有關電阻也同樣地，沒有成對以及島部化指定之情況 如第η⑷圖所示，有成對指定但沒有島部化指定的情況如 第13(b)圖所示配置元件。此外’有成對以及島部化指定的 情況，當懸置電極共通時如第13(e)、⑷圖所*配置元件， 而懸置電極非共通時如第13(d)圖所示配置元件。 其次’步驟S16中’根據產生元件以及產生組群元件 的結果，貫行區塊佈局（BlGek LayGut)處理，其中該區塊佈 局處理係m行半導體積體電路之全體佈局。可依據如 第14圖所示之流程圖實行區塊佈局處理。 次常式之步驟S16-1中 藉由市售之自動配置工具依 315584 20 1240354 據電路圖配置、、工產生之元件或組群元件。但是，設計者也 可以使用-般之電腦輔助緣圖（CAD)系統等，以手動進行 配置，以取代自動配置工具之使用。 要二t!::2中，以滿足半導體晶片之尺寸、形狀等 要求式樣的條件判斷是否可配置元件或組群元件。當元件 或組群兀件的配置滿足要求式樣時，移轉至步驟^㈡之 處理。當無法滿足要求式樣時，則於步驟si“中，佈局 :計：以了動修正電路資料庫以及組群資料庫的登錄内 谷，並回到主常式之步驟S14以產生元件以及產生组群元 件，直制足要求式樣為止重複上述之處理。 在I產生之兀件以及組群元件的配置作業結 對於除了縱型PNP電曰 ^ 古 t日日體以及電阻以外之元件型式而 _ 、t 4結束。但是’對縱型ΡΝΡ電晶體以及電阻 :二L為還可再將懸置電位相同之諸元件或諸組群元件 件I:-::進行島部化，故於步驟Μ…將滿足條 件之堵凡件或諸組群元件於同—島部内進行配置處理。 說明有關進行半自動化處理的情況。佈局設計 等將懸置電位相等且進行島部化之元件以及 (Di=r複數指定。例如，如第15圖所示，在顯示器 P ”專之顯示畫面中’顯示由區塊佈局處 1或組广元件的配置’使用滑氣等之指向裝置OWing 吟指定可確認多邊形52(長方形）之2點⑽中a點 …點)，其中該多邊形52可圍起懸置電位相等且可島 耗之兀件以及組群元件。#指定多邊形㈣，選擇該多 315584 21 1240354 邊形52之至少其一部所含之元 ^ 咨祖虑 立 及、"且群元件，來昭雷攸 貝枓庫以及組群資料庫，由被選 ’、、、電路 中，求出懸置電極僅圍住共通之元件以^以及組群元件 54(第16ΡΜ -ΐΑ. 1及組群元件的區域 叫弟16圖）。於此，在已進行成對 匕域 成對組群内所含全部元件含於多 ，僅在該 組群所含兀件進行選擇。其次 ^亥 處理。此時，佈局設計者係以根據預 設定之縮小寬度(例如，等)，將區域54 == &域54内側移動。由此處自，例如如帛 可削除不需要之凸部58。最後，如 °°或56’ 乐18圖所示，以圖〆 :縮小處理之區域56之方式設置分離… 域内配置必要之懸置電極62，而 隹刀離£ 叻進仃7G件以及組群元 島部化。當在半導體晶片内之必要島 荄馬。Μ匕全部完成後， 回到主常式之步驟s 1 8之處理。 藉由指定包含半導體晶片所含全部元件以及組群元件 之區域的方式，也可以自動方式實行以上的處理。 “在步驟S18中’根據電路資料庫以及組群資料庫的連 接資訊，進行配置在半導體晶片中的元件以及組群元件間 的配線處理。#中，可使用既有之自動配線卫具進行該配 線。 在步驟S20中，進行驗證作業。驗證作業係根據設計 準則檢查（DRC，Design Rule Check)或佈局對應圖式（LVs Layout Versus Schematic) ’以自動或以佈局作業者之目視 進行。此時，可在確認電路資料庫或組群資料庫之内容時， 315584 22 l24〇354 同時進行驗證作業。於此，若佈局結果中有問題，則回到 少驟s 12，再度進行佈局設計。 依照本發明可達下述之效果。 i •藉由以自動方式進行成對或島部化的指定，可防止誤指 定或遺漏指定（忘記指定），而可抑制因元件特性差異等 所造成的電路特性不良之發生。 2. 在指定成對或島部化的情況下，因為已決定各元件型式 之配置規則，而可自動進行將元件之配置方向統一、盡 量將諸元件鄰接配置等考慮納入其中之佈局處理。现 3. 經自動成對指^的元件原則上係以組群單位配置，而僅 在最佳化區塊佈局時發生不良而欲解除成對指定的情況 下’才需要佈局作業者的手動作#。從而，作業變得容 易，而可降低作業失誤。 4. 因為可在確認電路f料庫或組群f料庫中的登錄内容 時，同時驗證佈局設計結果，故不須依賴佈局作業者的 技術力，而可容易地進行驗證作業。 【圖式簡單說明】 第1圖係顯示半導體積體裝置之設計以及製造的流程 圖。 第2圖係顯示本發明之實施型態中之佈局設 成之區塊圖。 、ϊ Μ 。第3圖係顯示本發明之實施型態中之佈局設計方法的 流程圖。 315584 23 1240354 第4圖係為電路資料庫登錄内容之示意圖。 第5圖係顯示進行成對以及島部化指定之次常式的流 程圖。 第6圖係為電路資料庫登錄内容之示意圖。 第7圖係為組群資料庫登錄内容之示意圖。 第8圖係為電路資料庫登錄内容之示意圖。 第9圖係為組群資料庫登錄内容之示意圖。 第10(a)圖至第10(c)圖係為NPN電晶體之元件以及組 群元件之作成例的示意圖。 第1 1(a)圖至第11(c)圖係為橫型PNP電晶體之元件以 及組群元件之作成例的示意圖。 第12(a)圖至第12(d)圖係為縱型PNP電晶體之元件以 及組群元件之作成例的示意圖。 第13(a)圖至第13(d)圖係為電阻之元件以及組群元件 之作成例的示意圖。 第1 4圖係顯示進行區塊佈局之次常式的流程圖。 第1 5圖係為區塊佈局中島部化之說明圖。 第1 6圖係為區塊佈局中島部化之說明圖。 第1 7圖係為區塊佈局中島部化之說明圖。 第1 8圖係為區塊佈局中島部化之說明圖。 第19(a)圖至第19(c)圖係顯示各種電晶體之構造例的 平面圖以及剖面圖。 第20圖係顯示電阻之構造例的平面圖以及剖面圖。 元件符號說明 24 315584 1240354 10 半導體基板 14 島部 18 集極區域 22 射極區域 25 懸置電極 32 輸入部 36 記憶部 40 界面部 48 島部 52 多邊形 58 區域之凸部 62 懸置電極 R1、 R2、R3 電阻 分離層 埋入區域 基極區域 電阻層（p型埋入區域） 控制部 輸出部 匯流排 分離區域 懸置電極 、5 6區域 分離區域 、Q2、Q3 電晶體 25 315584

Claims (1)

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第93 1 05050號專利申請案 申凊專利範圍修正本 】·一種你片机士+壯 年3月8日） 元件以進行半導雕又。十3置&猎由配置複數個 牛¥肢積體電路的佈局，其中包枯· 電路資訊取得機構，其係· 數個元件之元件型式，以及_广方、佈局對象中之複 關係； Λ J"及凡件戶斤具有之電極間之連接 成對指定機構，其係將 選擇為目標元件，並…“、佈局對象中之元件依序 1根據该元株刑。R 出應和該目標元件㈣^ 〜連接關係找 該應鄰接配置之元 7"件，且將該目標元件和 _ 千才曰疋為成對組群； 佈局機構，其係將a & 配置，而進行佈局’、。日（為該成對組群之諸元4牛鄰接 2 . —種佈局設計裝， 元件以進行半導〜1佈局設計裝置係藉由配置複數個 電路資^積體電路的佈局，其中包括： 貝Λ取得機構，政 數個元件之元件型 /、;取侍含表佈局對象中之複 關係； 、及元件所具有之電極間之連接 島部化指定機構，其係 序選擇為目標元m ^方' 佈局對象中之元件依 找出應和該目# _ 、、忒兀件型式以及該連接關係 目7L件配置於 目標元件和該應配置於 r内之兀件，且將該 組群； 島4内之元件指定為島部 3] 5584(修正版） 1 1240354

局機構，其係將指定為該島部組群之噹_ & 於同—島部内，而進行佈局。、群之6者兀件配置 3’如申請：利範圍第2項之佈局設計裳置，其中： / I路貝矾取得機構復為取得元件之rf w + 連接關係之機構； 于兀件之懸置電位的 亥佈局機構在該島部組群中所入 置電位相等的愔 之王口P兀件之懸 之島部内，係s& w ^ 〜σ、，、 _中所含元件 的懸置電極之機構。 斤3之兀件數目為少 4 · 一種佈局設钟古、1 ^ 々又4方法’該佈局 元件以進行半導俨_ Μ + T万法係糟由配置複數個 亍绎奴積體電路的佈 1 電路資訊取得步驟甘〆 /、中包括· 數個元件之元 ^絲得含於佈局對象中之複 關係； 式m件所具有之電極間之連接 成對指定步驟，其係 選擇為目標元件，m 方、佈局對象中之元件依序 1干亚根據該元件创4 R _ 出應和該目標元件鄰接 J及该連接關係找 該應鄰接配置之元杜 、兀件，且將該目標元件和 日疋為成對組群； 佈局步驟，其係將指定為該成對 配置，而進行佈局。 /夢之諸元件鄰接 5. -種佈局設計方法，該佈 元件以進行半導體積卜係錯由配置複數個 带路次4 、且电路的佈局，其中包括· 电路貝矾取得步驟， T吆括· 數個元件之元件型 〃係取得含於佈局對象令之複 汁尘式，以及 兀件所具有之電極間之連接 3155^4(修正版) 1240354

關係； 島部化指定步驟，其係將含於佈局對象中之元件依 序選擇為目標元件，並根據該元件型式以及該連接關係 找出應和該目標元件配置於同一島部内之元件，且將該 目標元件和該應配置於同一島部内之元件指定為島部 組群； 佈局步驟，其係將指定為該島部組群之諸元件配置 於同一島部内，而進行佈局。 6.如申請專利範圍第5項之佈局設計方法，其中： 該電路資訊取得步驟復為取得元件之懸置電位的 連接關係之步驟； 該佈局步驟在該島部組群中所含之全部元件之懸 置電位相等的情況下，在配置有該島部組群中所含元件 之島部内，係配置較該島部組群中所含之元件數目為少 的懸置電極之步驟。 3]5584(修正版)