JP2018152498A - 半導体装置及び全波整流回路 - Google Patents

半導体装置及び全波整流回路 Download PDF

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Abstract

【課題】入力信号の周波数に拘わらず優れた整流特性を得ることができる半導体装置及び全波整流回路を提供する。
【解決手段】半導体装置の一態様には、複数の第１の構造１０５が含まれ、第１の構造１０５のそれぞれに、第１のＮ型領域１１１、１１２及び１１３と、第１のＮ型領域１１１、１１２及び１１３に取り囲まれたＰ型領域１２２、１２３ａ及び１０１ａと、Ｐ型領域１２２、１２３ａ及び１０１ａに取り囲まれた第２のＮ型領域１１５ｃと、が含まれる。第１のＮ型領域１１１、１１２及び１１３とＰ型領域１２２、１２３ａ及び１０１ａとが結線され、複数の第１の構造１０５が並列に接続されて１個のダイオードが構成されている。
【選択図】図５

Description

本発明は、半導体装置及び全波整流回路に関する。
非接触ＩＣカードは、電源を内蔵せず、外部からの電波により電力供給を受けて内蔵回路を動作させる。かかる非接触ＩＣカードでは、一般に１３．５６ＭＨｚの交流磁界を外部から供給し、内蔵する全波整流回路によりＤＣ電源に整流して内部電源とする。全波整流回路は、通常、４個のダイオードによるブリッジ回路を含み、コイルなどのインダクタンス素子からなるアンテナに供給された磁界に対して、インダクタンス素子が誘導電流を発生し、その誘導電流がブリッジ回路に供給される。誘導電流の極性は磁界の極性反転に伴って反転するＡＣ電流であるので、ブリッジ回路からなる整流回路によりＤＣ電流に整流する。
全波整流回路を構成するダイオードは、Ｐ型基板内に形成されたＰウェル内のＰＮ接合により構成される。このＰウェルは、Ｐ型基板と電気的に分離する目的でＮウェル内に形成される。つまり、ダイオードが形成されるＰウェルはＰ型基板内に形成したＮウェル内に形成されたトリプルウェル構造になる。トリプルウェル構造のダイオードに関し、基板電流の発生を抑制することを目的とした技術が提案されている。
しかしながら、基板電流の発生を抑制することを目的としたダイオードを含め、従来のダイオードで構成されたブリッジ回路を備えた全波整流回路では、入力信号の周波数が大きいほど、整流特性が低下しやすい。
特開２０１２−４４１６４号公報 特開２００５−４４９５６号公報 特開２００５−２３６０８４号公報 特開２００５−１９１２６３号公報 特開平１１−１２１４５９号公報 特開平６−２２４２１４号公報 特開２００１−２６７３２７号公報 特開２０１５−１０３６０５号公報 特開２００６−１００３０８号公報 特開２００６−３３９３９３号公報
本発明の目的は、入力信号の周波数に拘わらず優れた整流特性を得ることができる半導体装置及び全波整流回路を提供することにある。
半導体装置の一態様には、複数の第１の構造が含まれ、前記第１の構造のそれぞれに、第１のＮ型領域と、前記第１のＮ型領域に取り囲まれたＰ型領域と、前記Ｐ型領域に取り囲まれた第２のＮ型領域と、が含まれる。前記第１のＮ型領域と前記Ｐ型領域とが結線され、前記複数の第１の構造が並列に接続されて１個のダイオードが構成されている。
全波整流回路の一態様には、ブリッジ型に接続された４個のダイオードが含まれる。前記４個のダイオードのうちの少なくとも１個に複数の第１の構造が含まれ、前記第１の構造のそれぞれに、第１のＮ型領域と、前記第１のＮ型領域に取り囲まれたＰ型領域と、前記Ｐ型領域に取り囲まれた第２のＮ型領域と、が含まれる。前記第１のＮ型領域と前記Ｐ型領域とが結線され、前記複数の第１の構造が並列に接続されて１個のダイオードが構成されている。
上記の半導体装置等によれば、適切な複数の第１の構造が並列に接続されて１個のダイオードが構成されているため、入力信号の周波数に拘わらず優れた整流特性を得ることができる。
参考例における不純物拡散層及びウェルのレイアウトを示す図である。 参考例の構成を示す断面図である。 全波整流回路を示す図及び参考例に関するシミュレーションの結果を示す図である。 第１の実施形態に係る半導体装置における不純物拡散層及びウェルのレイアウトを示す図である。 第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置に含まれる第１の構造を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図７Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図７Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図７Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図７Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る半導体装置における不純物拡散層及びウェルのレイアウトを示す図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第２の実施形態に係る半導体装置に含まれる第１の構造を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図１１Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図１１Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図１１Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図１１Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態及び参考例に関するシミュレーションの結果を示す図である。 第２の実施形態及び参考例に関する他のシミュレーションの結果を示す図である。
（参考例）
先ず、基板電流の発生を抑制することが可能なトリプルウェル構造のダイオードの参考例について説明する。この参考例では、Ｐウェル内のＰ型不純物拡散層及びＮ型不純物拡散層の最大寸法を小さく抑える観点から、フィンガー構造が採用されている。つまり、Ｐ型基板の表面に複数のＮ型不純物拡散層が互いに平行に形成され、これらが共通に接続されてカソードとして用いられる。図１は、参考例における不純物拡散層及びウェルのレイアウトを示す図である。図２は、参考例の構成を示す断面図である。図２は、図１中のＩ−Ｉ線に沿った断面図に相当する。
図１及び図２に示すように、参考例のダイオード９００には、Ｐ型基板９０１に形成された、Ｎウェル９１１、Ｎウェル９１２、Ｎウェル９１３、Ｐウェル９２２及びＰウェル９２３ａが含まれる。Ｎウェル９１２は平面形状が略矩形のＮウェル９１１の外周部上に環状に形成され、Ｎウェル９１３はＮウェル９１２上に形成されている。Ｎ型不純物拡散層９１５ａがＮウェル９１３上に形成されている。Ｐウェル９２２はＮウェル９１１上に平面視でＮウェル９１２の内側に形成され、Ｐウェル９２３ａは、Ｐウェル９２２の外周部上に環状に形成された周縁部、及びこの周縁部を二分する中央部を含む。Ｐ型不純物拡散層９２５ａがＰウェル９２３ａ上に形成されている。Ｐウェル９２２上の平面視でＰウェル９２３ａの内側にＰ型基板９０１の一部分９０１ａがあり、Ｎ型不純物拡散層９１５ｃがこの一部分９０１ａ上に形成されている。
Ｐ型基板９０１の表面には、平面視でＮウェル９１１から離間してＰウェル９２３ｓ及びＰ型不純物拡散層９２５ｓが形成されている。Ｐウェル９２３ｓはＰウェル９２３ａと同じ深さに形成され、Ｐ型不純物拡散層９２５ｓはＰウェル９２３ｓ上に形成されている。
導電型が異なる隣り合う不純物拡散層の間に素子分離領域９０２が形成されている。Ｎ型不純物拡散層９１５ｃ上にシリサイド層９１６ｃが形成され、Ｎ型不純物拡散層９１５ａ上にシリサイド層９１６ａが形成され、Ｐ型不純物拡散層９２５ａ上にシリサイド層９２６ａが形成され、Ｐ型不純物拡散層９２５ｓ上にシリサイド層９２６ｓが形成されている。シリサイド層９１６ａ、９１６ｃ、９２６ａ及び９２６ｓ並びに素子分離領域９０２上にシリコン窒化膜９３１及びシリコン酸化膜９３２が形成され、シリコン窒化膜９３１及びシリコン酸化膜９３２内に導電プラグ９４１ａ、９４１ｃ、９５１ａ及び９５１ｓが形成されている。導電プラグ９４１ａはシリサイド層９１６ａに繋がり、導電プラグ９４１ｃはシリサイド層９１６ｃに繋がり、導電プラグ９５１ａはシリサイド層９２６ａに繋がり、導電プラグ９５１ｓはシリサイド層９２６ｓに繋がっている。シリコン酸化膜９３２上にシリコン酸化膜９３３が形成され、シリコン酸化膜９３３内に配線９４２ｃ、９５２ａ及び９５２ｓが形成されている。配線９４２ｃは導電プラグ９４１ｃに繋がり、配線９５２ａは導電プラグ９４１ａ及び９５１ａに繋がり、配線９５２ｓは導電プラグ９５１ｓに繋がっている。つまり、Ｎ型不純物拡散層９１５ａとＰ型不純物拡散層９２５ａとが配線９５２ａを通じて結線されている。
このようなダイオード９００を全波整流回路に用いることで基板電流を抑制することができる。
しかしながら、ダイオード９００を用いた全波整流回路の特性について本発明者が検討したところ、入力信号の周波数が１０ＭＨｚを超えるような高周波数であると、フィンガー数が多くなるほど、入力ロスが顕著に大きくなることが明らかになった。
ここで、全波整流回路について説明する。図３は、全波整流回路を示す図及び参考例に関するシミュレーションの結果を示す図である。図３（ａ）は全波整流回路の構成を示す回路図であり、図３（ｂ）は参考例におけるフィンガー数と入力ロスとの関係を示す図である。
図３（ａ）に示すように、全波整流回路は、例えば４個のダイオードＤ１、Ｄ２、Ｄ３及びＤ４からなるブリッジ回路１１を含む。ダイオードＤ４のカソードとダイオードＤ１のアノードとの間に入力端子ＩＮ１が接続され、ダイオードＤ３のカソードとダイオードＤ２のアノードとの間に入力端子ＩＮ２が接続されている。ダイオードＤ３のアノード及びダイオードＤ４のアノードは接地され、ダイオードＤ１のカソード及びダイオードＤ２のカソードは出力端子ＯＵＴに接続されている。出力端子ＯＵＴと接地との間に抵抗素子Ｒ及び容量素子Ｃが互いに並列に接続されている。
ダイオードに印加するバイアスを順バイアスから逆バイアスに切り替えると、切り替え直後に負の電流が一定時間流れる。このような負の電流が流れる過程は逆方向回復過程（リカバリ過程）とよばれる。逆方向回復過程においては、空乏層が大きく広がり、空乏化に伴ってキャリアが引き出されて、負の電流が流れる。従って、逆方向回復過程の時間は順バイアスが印加されている間の蓄積電荷量に依存し、順方向電流が大きくなるほど増加する。全波整流回路では、各ダイオードにおいて、順バイアスから逆バイアスに切り替わった直後に負の電流が流れる。例えば、図３（ａ）の全波整流回路では、ダイオードＤ１及びＤ２を流れる電流が半周期ずれており、どちらにも逆方向回復過程による負の電流が流れるため、これらの和である出力信号の波形がなまり、入力ロスが生じる。
図３（ａ）の全波整流回路のダイオードＤ１〜Ｄ４に参考例のようなレイアウトのダイオードを用いた場合の入力ロスのシミュレーション結果を図３（ｂ）に示す。参考例のダイオード９００では、フィンガー数、すなわちＮ型不純物拡散層９１５ｃの数が２であるが、図３（ｂ）にはフィンガー数が１、５又は１１の場合の結果を示してある。このシミュレーションでは、抵抗素子Ｒの抵抗を５３９Ω、容量素子Ｃの容量を２００ｐＦとし、入力端子ＩＮ１及びＩＮ２間に周波数が１３．５６ＭＨｚ、最大値が７０ｍＡの交流電流を印加した。入力ロスは、入力端子ＩＮ１及びＩＮ２間の交流電源を流れる電流の１周期分の積分値をＩ0、抵抗素子Ｒを流れる電流の１周期分の積分値をＩ1とすると、「（Ｉ0−Ｉ1）／Ｉ0」で表される。
図３（ｂ）に示すように、フィンガー数の増加に伴って入力ロスが大幅に増加する。特に、入力信号の周波数が１０ＭＨｚを超えるような高周波域での入力ロスの増加が顕著である。
本発明者は、この原因を究明すべく検討を行った。この結果、フィンガー構造のダイオード９００には、Ｎ型不純物拡散層９１５ｃをエミッタ、Ｐウェル９２２をベース、Ｎウェル９１１をコレクタとするＮＰＮバイポーラトランジスタが存在し、Ｎ型不純物拡散層９１５ｃの総面積が一定の場合、フィンガー数が多いほど、コレクタ抵抗が増加することが明らかになった。Ｐ型不純物拡散層９２５ａとＮ型不純物拡散層９１５ａとが配線９５２ａを通じて電気的に接続され、ベースとコレクタとが電気的に接続されている。このため、複数のＮ型不純物拡散層９１５ｃのうちで中心に近いものを含むＮＰＮバイポーラトランジスタほど、コレクタ抵抗の電圧降下によりベース−コレクタ間が順方向となって電流が流れにくくなる。従って、エミッタ−ベース間の電圧が等しければ、中央に近いＮＰＮバイポーラトランジスタほど電流が小さくなる。エミッタ−ベース間の電圧を大きくすれば、中央部と周縁部との間で同程度の電流を流すことが可能であるが、それでは、ベース中の蓄積電荷量が増えるため、逆方向回復過程で流れる電流が増えてしまう。本発明者は、このようなメカニズムにより、従来のフィンガー構造のダイオードでは、Ｎ型不純物拡散層の総面積が同一の場合、フィンガー数の増加に伴って入力ロスが大幅に増加することを見出した。また、入力信号の周波数が高いほど、単位時間当たりの入力電流は一定のままで逆方向回復過程の頻度が増加するため、入力ロスが増大してしまう。
本発明者は、このような参考例を改良すべく鋭意検討を行った結果、下記の諸態様に想到した。
（第１の実施形態）
次に、第１の実施形態について説明する。第１の実施形態は、ダイオードを含む半導体装置に関する。図４は、第１の実施形態に係る半導体装置における不純物拡散層及びウェルのレイアウトを示す図である。図５は、第１の実施形態に係る半導体装置の構成を示す断面図である。図５は、図４中のＩ−Ｉ線に沿った断面図に相当する。図６は、第１の実施形態に係る半導体装置に含まれる第１の構造を示す断面図である。
図４及び図５に示すように、第１の実施形態に係る半導体装置には、Ｐ型基板１０１に形成された複数の第１の構造１０５が含まれる。図６に示すように、第１の構造１０５には、それぞれ、第１のＮ型領域１１０、第１のＮ型領域１１０に取り囲まれたＰ型領域１２０、及びＰ型領域１２０に取り囲まれたＮ型不純物拡散層１１５ｃが含まれる。Ｎ型領域１１０に、Ｎウェル１１１、Ｎウェル１１２、Ｎウェル１１３及びＮ型不純物拡散層１１５ａが含まれ、Ｐ型領域１２０に、Ｐウェル１２２、Ｐウェル１２３ａ及びＰ型不純物拡散層１２５ａが含まれ、Ｐ型基板１０１の一部分１０１ａもＰ型領域１２０に含まれる。第１の構造１０５毎に、Ｎウェル１１２は平面形状が略矩形のＮウェル１１１の外周部上に環状に形成され、Ｎウェル１１３はＮウェル１１２上に形成され、Ｎ型不純物拡散層１１５ａはＮウェル１１３上に形成されている。Ｐウェル１２２はＮウェル１１１上に平面視でＮウェル１１２の内側に形成され、Ｐウェル１２３ａはＰウェル１２２の外周部上に環状に形成され、Ｐ型不純物拡散層１２５ａはＰウェル１２３ａ上に形成されている。Ｐウェル１２２上の平面視でＰウェル１２３ａの内側にＰ型基板１０１の一部分１０１ａがある。Ｎ型不純物拡散層１１５ｃはＰ型基板１０１の一部分１０１ａ上に形成されている。Ｎ型不純物拡散層１１５ｃは第２のＮ型領域の一例である。
Ｐ型基板１０１の表面には、第１の構造１０５から離間して、Ｐウェル１２３ｓ及びＰ型不純物拡散層１２５ｓが形成されている。Ｐウェル１２３ｓはＰウェル１２３ａと同じ深さに形成され、Ｐ型不純物拡散層１２５ｓはＰウェル１２３ｓ上に形成されている。
導電型が異なる隣り合う不純物拡散層の間に素子分離領域１０２が形成されている。Ｎ型不純物拡散層１１５ｃ上にシリサイド層１１６ｃが形成され、Ｎ型不純物拡散層１１５ａ上にシリサイド層１１６ａが形成され、Ｐ型不純物拡散層１２５ａ上にシリサイド層１２６ａが形成され、Ｐ型不純物拡散層１２５ｓ上にシリサイド層１２６ｓが形成されている。シリサイド層１１６ａ、１１６ｃ、１２６ａ及び１２６ｓ並びに素子分離領域１０２上にシリコン窒化膜１３１及びシリコン酸化膜１３２が形成され、シリコン窒化膜１３１及びシリコン酸化膜１３２内に導電プラグ１４１ａ、１４１ｃ、１５１ａ及び１５１ｓが形成されている。導電プラグ１４１ａはシリサイド層１１６ａに繋がり、導電プラグ１４１ｃはシリサイド層１１６ｃに繋がり、導電プラグ１５１ａはシリサイド層１２６ａに繋がり、導電プラグ１５１ｓはシリサイド層１２６ｓに繋がっている。シリコン酸化膜１３２上にシリコン酸化膜１３３が形成され、シリコン酸化膜１３３内に配線１４２ｃ、１５２ａ及び１５２ｓが形成されている。配線１４２ｃは導電プラグ１４１ｃに繋がり、配線１５２ａは導電プラグ１４１ａ及び１５１ａに繋がり、配線１５２ｓは導電プラグ１５１ｓに繋がっている。つまり、第１の構造１０５のそれぞれにおいて、Ｎ型領域１１０とＰ型領域１２０とが配線１５２ａを通じて結線されている。
複数の第１の構造１０５の間で、配線１４２ｃが共通に接続され、配線１５２ａが共通に接続されている。つまり、複数の第１の構造１０５の間で、Ｎ型領域１１０及びＰ型領域１２０の対同士が共通に接続され、Ｎ型不純物拡散層１１５ｃ同士が共通に接続されている。このように、複数の第１の構造１０５が並列に接続されて１個のダイオード１００が構成されている。
第１の実施形態に係る半導体装置では、第１の構造１０５の各々においてＰ型領域１２０が第１のＮ型領域１１０に取り囲まれているため、ダイオード１００のコレクタ抵抗は第１の構造１０５の数の影響を受けない。従って、エミッタ−ベース間の電圧を大きくせずとも十分な電流が流れ、エミッタ−ベース間の電圧の上昇に伴うベース中の蓄積電荷量の増加を抑制でき、入力ロスを抑制することができる。
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図７Ａ乃至図７Ｆは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図７Ａ（ａ）に示すように、基板１０１の表面に素子分離領域１０２を形成する。基板１０１は、例えばＰ型シリコン基板である。素子分離領域１０２は、例えばシャロートレンチアイソレーション（shallow trench isolation：ＳＴＩ）により形成することができる。
次いで、図７Ａ（ｂ）に示すように、基板１０１内にＮウェル１１１を形成する。Ｎウェル１１１の形成では、例えば、２ＭｅＶ〜４ＭｅＶの注入エネルギー、１．５×１０13ｃｍ-2〜２．５×１０13ｃｍ-2のドーズ量でリン（Ｐ）のイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＮウェル１１１の上端は基板１０１の表面から１．３７μｍ〜２．４６μｍの深さにあり、Ｎウェル１１１の下端は基板１０１の表面から４．１５μｍ〜５．８０μｍの深さにある。
その後、図７Ｂ（ｃ）に示すように、Ｎウェル１１１上にＰウェル１２２を形成する。Ｐウェル１２２の形成では、例えば、８００ｋｅＶ〜１０００ｋｅＶの注入エネルギー、０．５×１０13ｃｍ-2〜１．５×１０13ｃｍ-2のドーズ量でホウ素（Ｂ）のイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＰウェル１２２の上端は基板１０１の表面から１．０６μｍ〜１．４７μｍの深さにあり、Ｐウェル１２２の下端は基板１０１の表面から２．０５μｍ〜２．３１μｍの深さにある。
続いて、図７Ｂ（ｄ）に示すように、Ｎウェル１１１上にＮウェル１１２を形成する。Ｎウェル１１２の形成では、例えば、６００ｋｅＶ〜８００ｋｅＶの注入エネルギー、１．０×１０13ｃｍ-2〜２．０×１０13ｃｍ-2のドーズ量でＰのイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＮウェル１１２の上端は基板１０１の表面から０．２５μｍ〜０．５１μｍの深さにあり、Ｎウェル１１２の下端は基板１０１の表面から２．０５μｍ〜２．４３μｍの深さにある。
次いで、図７Ｃ（ｅ）に示すように、Ｎウェル１１２上にＮウェル１１３を形成する。Ｎウェル１１３の形成では、例えば、３００ｋｅＶ〜４００ｋｅＶの注入エネルギー、２．０×１０13ｃｍ-2〜４．０×１０13ｃｍ-2のドーズ量でＰのイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＮウェル１１３の上端は基板１０１の表面から０．００μｍの深さにあり、Ｎウェル１１３の下端は基板１０１の表面から０．８４μｍ〜１．０７μｍの深さにある。
その後、図７Ｃ（ｆ）に示すように、Ｐウェル１２２上にＰウェル１２３ａを形成し、Ｐウェル１２３ａと同じ深さでＰウェル１２３ｓを形成する。Ｐウェル１２３ａ及び１２３ｓの形成では、例えば、１００ｋｅＶ〜２００ｋｅＶの注入エネルギー、２．０×１０13ｃｍ-2〜４．０×１０13ｃｍ-2のドーズ量でＢのイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＰウェル１２３ａ及び１２３ｓの上端は基板１０１の表面から０．００μｍ〜０．１３μｍの深さにあり、Ｐウェル１２３ａ及び１２３ｓの下端は基板１０１の表面から０．６８μｍ〜１．０５μｍの深さにある。基板１０１に不純物をイオン注入した後、ウェルアニールと呼ばれるアニールを行う。ウェルアニールは、イオン注入された不純物を熱拡散させることにより、所定の不純物濃度プロファイルを得る目的で行われ、例えば１０００℃程度の高温で１０秒程度、行う。なお、例えば注入直後の深さ方向でウェル同士の領域が重なり合わない場合であっても、不純物の熱拡散によって領域が重なるように制御することができる。
続いて、図７Ｄ（ｇ）に示すように、Ｎウェル１１３上にＮ型不純物拡散層１１５ａを形成し、基板１０１の一部分１０１ａ上にＮ型不純物拡散層１１５ｃを形成し、Ｐウェル１２３ａ上にＰ型不純物拡散層１２５ａを形成し、Ｐウェル１２３ｓ上にＰ型不純物拡散層１２５ｓを形成する。Ｎ型不純物拡散層１１５ａ及び１１５ｃの形成では、例えば、６ｋｅＶ〜１０ｋｅＶの注入エネルギー、１．０×１０16ｃｍ-2〜１．５×１０16ｃｍ-2のドーズ量でＰのイオン注入を行う。Ｐ型不純物拡散層１２５ａ及び１２５ｓの形成では、例えば、６ｋｅＶ〜１０ｋｅＶの注入エネルギー、０．８×１０13ｃｍ-2〜１．２×１０13ｃｍ-2のドーズ量でＢのイオン注入を行い、１５ｋｅＶ〜２５ｋｅＶの注入エネルギー、３．０×１０14ｃｍ-2〜７．０×１０14ｃｍ-2のドーズ量でゲルマニウム（Ｇｅ）のイオン注入を行い、２ｋｅＶ〜６ｋｅＶの注入エネルギー、４．０×１０15ｃｍ-2〜８．０×１０15ｃｍ-2のドーズ量でＢのイオン注入を行い、５ｋｅＶ〜９ｋｅＶの注入エネルギー、３．０×１０14ｃｍ-2〜７．０×１０14ｃｍ-2のドーズ量でフッ素（Ｆ）のイオン注入を行う。さらに、スパイクアニールと呼ばれる急速熱処理を行うことにより、全ての不純物拡散領域を活性化する。スパイクアニールは、例えば１０００℃程度の温度で、高温待機時間０秒程度の急速昇温、かつ、急速降温の短時間で行う。
次いで、図７Ｄ（ｈ）に示すように、Ｎ型不純物拡散層１１５ａ上にシリサイド層１１６ａを形成し、Ｎ型不純物拡散層１１５ｃ上にシリサイド層１１６ｃを形成し、Ｐ型不純物拡散層１２５ａ上にシリサイド層１２６ａを形成し、Ｐ型不純物拡散層１２５ｓ上にシリサイド層１２６ｓを形成する。シリサイド層１１６ａ、１１６ｃ、１２６ａ及び１２６ｓとしては、例えば、モリブテン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）又はニッケル（Ｎｉ）のシリサイド層を形成する。
その後、図７Ｅ（ｉ）に示すように、シリサイド層１１６ａ、１１６ｃ、１２６ａ及び１２６ｓ並びに素子分離領域１０２上にシリコン窒化膜１３１及びシリコン酸化膜１３２を形成し、シリコン酸化膜１３２の表面を化学的機械的研磨（chemical mechanical polishing：ＣＭＰ）により平坦化する。
続いて、図７Ｅ（ｊ）に示すように、シリコン酸化膜１３２及びシリコン窒化膜１３１内に導電プラグ１４１ａ、１４１ｃ、１５１ａ及び１５１ｓを形成する。導電プラグ１４１ａはシリサイド層１１６ａに繋がり、導電プラグ１４１ｃはシリサイド層１１６ｃに繋がり、導電プラグ１５１ａはシリサイド層１２６ａに繋がり、導電プラグ１５１ｓはシリサイド層１２６ｓに繋がる。導電プラグ１４１ａ、１４１ｃ、１５１ａ及び１５１ｓとしては、例えばタングステン（Ｗ）プラグを形成する。
次いで、図７Ｆ（ｋ）に示すように、シリコン酸化膜１３２上にシリコン酸化膜１３３を形成する。
その後、図７Ｆ（ｌ）に示すように、シリコン酸化膜１３３内に配線１４２ｃ、１５２ａ及び１５２ｓを形成する。配線１４２ｃは導電プラグ１４１ｃに繋がり、配線１５２ａは導電プラグ１４１ａ及び１５１ａに繋がり、配線１５２ｓは導電プラグ１５１ｓに繋がる。このとき、複数の第１の構造１０５の間で、配線１４２ｃ同士を共通に接続し、配線１５２ａ同士を共通に接続する。配線１４２ｃ、１５２ａ及び１５２ｓとしては、例えば銅（Ｃｕ）配線を形成する。
このようにして、第１の実施形態に係る半導体装置を製造することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ダイオードを含む半導体装置に関する。図８は、第２の実施形態に係る半導体装置における不純物拡散層及びウェルのレイアウトを示す図である。図９は、第２の実施形態に係る半導体装置の構成を示す断面図である。図９は、図８中のＩ−Ｉ線に沿った断面図に相当する。図１０は、第２の実施形態に係る半導体装置に含まれる第１の構造を示す断面図である。
図８及び図９に示すように、第２の実施形態に係る半導体装置には、Ｐ型基板２０１に形成された複数の第１の構造２０５が含まれる。図１０に示すように、第１の構造２０５には、それぞれ、第１のＮ型領域２１０、第１のＮ型領域２１０に取り囲まれたＰ型領域２２０、及びＰ型領域２２０に取り囲まれたＮ型不純物拡散層２１５ｃが含まれる。Ｎ型領域２１０に、Ｎウェル２１１、Ｎウェル２１２、Ｎウェル２１３及びＮ型不純物拡散層２１５ａが含まれ、Ｐ型領域２２０に、Ｐウェル２２２、Ｐウェル２２３ａ及びＰ型不純物拡散層２２５ａが含まれ、Ｐ型基板２０１の一部分２０１ａもＰ型領域２２０に含まれる。第１の実施形態では、Ｎウェル１１１が第１の構造１０５毎に独立して設けられているのに対し、第２の実施形態では、第１の構造２０５間でＮウェル２１１が一体化されている。Ｎウェル２１１の一体化に伴い、Ｎウェル２１２の一部が隣り合う第１の構造２０５間で共有されている。第１の構造２０５毎に、Ｎウェル２１２は平面形状が略矩形のＮウェル２１１の外周部上に環状に形成され、Ｎウェル２１３はＮウェル２１２上に形成され、Ｎ型不純物拡散層２１５ａはＮウェル２１３上に形成されている。Ｐウェル２２２はＮウェル２１１上に平面視でＮウェル２１２の内側に形成され、Ｐウェル２２３ａはＰウェル２２２の外周部上に環状に形成され、Ｐ型不純物拡散層２２５ａはＰウェル２２３ａ上に形成されている。Ｐウェル２２２上の平面視でＰウェル２２３ａの内側にＰ型基板２０１の一部分２０１ａがある。Ｎ型不純物拡散層２１５ｃはＰ型基板２０１の一部分２０１ａ上に形成されている。Ｎ型不純物拡散層２１５ｃは第２のＮ型領域の一例である。
導電型が異なる隣り合う不純物拡散層の間に素子分離領域２０２が形成されている。Ｎ型不純物拡散層２１５ｃ上にシリサイド層２１６ｃが形成され、Ｎ型不純物拡散層２１５ａ上にシリサイド層２１６ａが形成され、Ｐ型不純物拡散層２２５ａ上にシリサイド層２２６ａが形成され、Ｐ型不純物拡散層２２５ｓ上にシリサイド層２２６ｓが形成されている。シリサイド層２１６ａ、２１６ｃ、２２６ａ及び２２６ｓ並びに素子分離領域２０２上にシリコン窒化膜２３１及びシリコン酸化膜２３２が形成され、シリコン窒化膜２３１及びシリコン酸化膜２３２内に導電プラグ２４１ａ、２４１ｃ、２５１ａ及び２５１ｓが形成されている。導電プラグ２４１ａはシリサイド層２１６ａに繋がり、導電プラグ２４１ｃはシリサイド層２１６ｃに繋がり、導電プラグ２５１ａはシリサイド層２２６ａに繋がり、導電プラグ２５１ｓはシリサイド層２２６ｓに繋がっている。シリコン酸化膜２３２上にシリコン酸化膜２３３が形成され、シリコン酸化膜２３３内に配線２４２ｃ、２５２ａ及び２５２ｓが形成されている。配線２４２ｃは導電プラグ２４１ｃに繋がり、配線２５２ａは導電プラグ２４１ａ及び２５１ａに繋がり、配線２５２ｓは導電プラグ２５１ｓに繋がっている。つまり、第１の構造２０５のそれぞれにおいて、Ｎ型領域２１０とＰ型領域２２０とが配線２５２ａを通じて結線されている。
複数の第１の構造２０５の間で、配線２４２ｃが共通に接続され、配線２５２ａが共通に接続されている。つまり、複数の第１の構造２０５の間で、Ｎ型領域２１０及びＰ型領域２２０の対同士が共通に接続され、Ｎ型不純物拡散層２１５ｃ同士が共通に接続されている。このように、複数の第１の構造２０５が並列に接続されて１個のダイオード２００が構成されている。
第２の実施形態に係る半導体装置では、第１の構造２０５の各々においてＰ型領域２２０が第１のＮ型領域２１０に取り囲まれているため、ダイオード２００のコレクタ抵抗は第１の構造２０５の数の影響を受けない。従って、第１の実施形態と同様に、入力ロスを抑制することができる。第２の実施形態では、第１のＮ型領域２１０の一部が隣り合う第１の構造２０５の間で共有されているため、第１の実施形態よりも高集積化に適している。
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図１１Ａ乃至図１１Ｆは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図１１Ａ（ａ）に示すように、基板２０１の表面に素子分離領域２０２を形成する。基板２０１は、例えばＰ型シリコン基板である。素子分離領域２０２は、例えばＳＴＩにより形成することができる。
次いで、図１１Ａ（ｂ）に示すように、基板２０１内にＮウェル２１１を形成する。Ｎウェル２１１の形成では、例えば、２ＭｅＶ〜４ＭｅＶの注入エネルギー、１．５×１０13ｃｍ-2〜２．５×１０13ｃｍ-2のドーズ量でＰのイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＮウェル２１１の上端は基板２０１の表面から１．３７μｍ〜２．４６μｍの深さにあり、Ｎウェル２１１の下端は基板２０１の表面から４．１５μｍ〜５．８０μｍの深さにある。
その後、図１１Ｂ（ｃ）に示すように、Ｎウェル２１１上にＰウェル２２２を形成する。Ｐウェル２２２の形成では、例えば、８００ｋｅＶ〜１０００ｋｅＶの注入エネルギー、０．５×１０13ｃｍ-2〜１．５×１０13ｃｍ-2のドーズ量でＢのイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＰウェル２２２の上端は基板２０１の表面から１．０６μｍ〜１．４７μｍの深さにあり、Ｐウェル２２２の下端は基板２０１の表面から２．０５μｍ〜２．３１μｍの深さにある。
続いて、図１１Ｂ（ｄ）に示すように、Ｎウェル２１１上にＮウェル２１２を形成する。Ｎウェル２１２の形成では、例えば、６００ｋｅＶ〜８００ｋｅＶの注入エネルギー、１．０×１０13ｃｍ-2〜２．０×１０13ｃｍ-2のドーズ量でＰのイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＮウェル２１２の上端は基板２０１の表面から０．２５μｍ〜０．５１μｍの深さにあり、Ｎウェル２１２の下端は基板２０１の表面から２．０５μｍ〜２．４３μｍの深さにある。
次いで、図１１Ｃ（ｅ）に示すように、Ｎウェル２１２上にＮウェル２１３を形成する。Ｎウェル２１３の形成では、例えば、３００ｋｅＶ〜４００ｋｅＶの注入エネルギー、２．０×１０13ｃｍ-2〜４．０×１０13ｃｍ-2のドーズ量でＰのイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＮウェル２１３の上端は基板２０１の表面から０．００μｍの深さにあり、Ｎウェル２１３の下端は基板２０１の表面から０．８４μｍ〜１．０７μｍの深さにある。
その後、図１１Ｃ（ｆ）に示すように、Ｐウェル２２２上にＰウェル２２３ａを形成し、Ｐウェル２２３ａと同じ深さでＰウェル２２３ｓを形成する。Ｐウェル２２３ａ及び２２３ｓの形成では、例えば、１００ｋｅＶ〜２００ｋｅＶの注入エネルギー、２．０×１０13ｃｍ-2〜４．０×１０13ｃｍ-2のドーズ量でＢのイオン注入を行う。不純物濃度で１×１０16ｃｍ-3以上となるＰウェル２２３ａ及び２２３ｓの上端は基板２０１の表面から０．００μｍ〜０．１３μｍの深さにあり、Ｐウェル２２３ａ及び２２３ｓの下端は基板２０１の表面から０．６８μｍ〜１．０５μｍの深さにある。基板２０１に不純物をイオン注入した後には、ウェルアニールと呼ばれるアニールを行う。ウェルアニールは、イオン注入された不純物を熱拡散させることにより、所定の不純物濃度プロファイルを得る目的で行われ、例えば１０００℃程度の高温で１０秒程度、行う。なお、例えば注入直後の深さ方向でウェル同士の領域が重なり合わない場合であっても、不純物の熱拡散によって領域が重なるように制御することができる。
続いて、図１１Ｄ（ｇ）に示すように、Ｎウェル２１３上にＮ型不純物拡散層２１５ａを形成し、基板２０１の一部分２０１ａ上にＮ型不純物拡散層２１５ｃを形成し、Ｐウェル２２３ａ上にＰ型不純物拡散層２２５ａを形成し、Ｐウェル２２３ｓ上にＰ型不純物拡散層２２５ｓを形成する。Ｎ型不純物拡散層２１５ａ及び２１５ｃの形成では、例えば、６ｋｅＶ〜１０ｋｅＶの注入エネルギー、１．０×１０16ｃｍ-2〜１．５×１０16ｃｍ-2のドーズ量でＰのイオン注入を行う。Ｐ型不純物拡散層２２５ａ及び２２５ｓの形成では、例えば、６ｋｅＶ〜１０ｋｅＶの注入エネルギー、０．８×１０13ｃｍ-2〜１．２×１０13ｃｍ-2のドーズ量でＢのイオン注入を行い、１５ｋｅＶ〜２５ｋｅＶの注入エネルギー、３．０×１０14ｃｍ-2〜７．０×１０14ｃｍ-2のドーズ量でＧｅのイオン注入を行い、２ｋｅＶ〜６ｋｅＶの注入エネルギー、４．０×１０15ｃｍ-2〜８．０×１０15ｃｍ-2のドーズ量でＢのイオン注入を行い、５ｋｅＶ〜９ｋｅＶの注入エネルギー、３．０×１０14ｃｍ-2〜７．０×１０14ｃｍ-2のドーズ量でＦのイオン注入を行う。さらに、スパイクアニールと呼ばれる急速熱処理を行うことにより、全ての不純物拡散領域を活性化する。スパイクアニールは、例えば１０００℃程度の温度で、高温待機時間０秒程度の急速昇温、かつ、急速降温の短時間で行う。
次いで、図１１Ｄ（ｈ）に示すように、Ｎ型不純物拡散層２１５ａ上にシリサイド層２１６ａを形成し、Ｎ型不純物拡散層２１５ｃ上にシリサイド層２１６ｃを形成し、Ｐ型不純物拡散層２２５ａ上にシリサイド層２２６ａを形成し、Ｐ型不純物拡散層２２５ｓ上にシリサイド層２２６ｓを形成する。シリサイド層２１６ａ、２１６ｃ、２２６ａ及び２２６ｓとしては、例えば、Ｍｏ、Ｗ、Ｔｉ、Ｃｏ又はＮｉのシリサイド層を形成する。
その後、図１１Ｅ（ｉ）に示すように、シリサイド層２１６ａ、２１６ｃ、２２６ａ及び２２６ｓ並びに素子分離領域２０２上にシリコン窒化膜２３１及びシリコン酸化膜２３２を形成し、シリコン酸化膜２３２の表面をＣＭＰにより平坦化する。
続いて、図１１Ｅ（ｊ）に示すように、シリコン酸化膜２３２及びシリコン窒化膜２３１内に導電プラグ２４１ａ、２４１ｃ、２５１ａ及び２５１ｓを形成する。導電プラグ２４１ａはシリサイド層２１６ａに繋がり、導電プラグ２４１ｃはシリサイド層２１６ｃに繋がり、導電プラグ２５１ａはシリサイド層２２６ａに繋がり、導電プラグ２５１ｓはシリサイド層２２６ｓに繋がる。導電プラグ２４１ａ、２４１ｃ、２５１ａ及び２５１ｓとしては、例えばＷプラグを形成する。
次いで、図１１Ｆ（ｋ）に示すように、シリコン酸化膜２３２上にシリコン酸化膜２３３を形成する。
その後、図１１Ｆ（ｌ）に示すように、シリコン酸化膜２３３内に配線２４２ｃ、２５２ａ及び２５２ｓを形成する。配線２４２ｃは導電プラグ２４１ｃに繋がり、配線２５２ａは導電プラグ２４１ａ及び２５１ａに繋がり、配線２５２ｓは導電プラグ２５１ｓに繋がる。このとき、複数の第１の構造２０５の間で、配線２４２ｃ同士を共通に接続し、配線２５２ａ同士を共通に接続する。
このようにして、第２の実施形態に係る半導体装置を製造することができる。
次に、第２の実施形態に関するシミュレーションについて説明する。図１２及び図１３は、第２の実施形態（実施例）及び参考例に関するシミュレーションの結果を示す図である。図１２（ａ）はフィンガー数と入力ロスとの関係を示す図であり、図１２（ｂ）は周波数と入力ロスとの関係を示す図である。図１３（ａ）はカソード電圧が一定の場合のフィンガー数と電流との関係を示す図であり、図１３（ｂ）は入力電流が一定の場合のフィンガー数と電流との関係を示す図である。第２の実施形態のダイオード２００では、フィンガー数、すなわちＮ型不純物拡散層２１５ｃの数が２であるが、図１２（ａ）並びに図１３（ａ）及び（ｂ）にはフィンガー数が１、３又は１０の場合の結果を示してある。また、図１２（ｂ）には、第２の実施形態についてはフィンガー数が１０の場合の結果を示し、参考例についてはフィンガー数が１１の場合の結果を示してある。
図１２に示すシミュレーションでは、図３（ａ）の全波整流回路のダイオードＤ１〜Ｄ４に第２の実施形態又は参考例のようなレイアウトのダイオードを用いることとした。図１２（ａ）に示すシミュレーションでは、ダイオード１個あたりの総面積を３０００μｍ2、抵抗素子Ｒの抵抗を５３９Ω、容量素子Ｃの容量を２００ｐＦとし、入力端子ＩＮ１及びＩＮ２間に周波数が１３．５６ＭＨｚ、最大値が７０ｍＡの交流電流を印加した。図１２（ｂ）に示すシミュレーションでは、ダイオード１個あたりの総面積を３０００μｍ2、抵抗素子Ｒの抵抗を５３９Ω、容量素子Ｃの容量を２００ｐＦとし、入力端子ＩＮ１及びＩＮ２間に最大値が７０ｍＡの交流電流を印加し、交流電流の周波数を変化させた。
図１２（ａ）に示すように、参考例では、フィンガー数の増加に伴って入力ロスが大幅に増加するのに対し、第２の実施形態では、フィンガー数の増加に伴って入力ロスが減少する。図１２（ｂ）に示すように、参考例では、周波数の増加に伴って入力ロスが大幅に増加するのに対し、第２の実施形態では、周波数が増加しても入力ロスはほとんど変化しない。このように、第２の実施形態によれば、フィンガー数が増加しても、周波数が増加しても、入力ロスの増加を回避することができる。
図１３（ａ）に示すシミュレーションでは、カソード電圧を−０．９２Ｖ、アノード電圧を０Ｖ、基板電圧を−３０Ｖとし、ＰウェルからＮ型不純物拡散層に流れる電流及びＮＰＮバイポーラトランジスタによるＮウェルからＮ型不純物拡散層に流れる電流を計算した。図１３（ｂ）に示すシミュレーションでは、アノード電圧を０Ｖ、基板電圧を−３０Ｖとし、入力電流の実効値が７０ｍＡとなるように、カソード電圧を調整し、ＰウェルからＮ型不純物拡散層に流れる電流及びＮウェルからＮ型不純物拡散層に流れる電流を計算した。図１３（ｂ）中の数値はカソード電圧である。
図１３（ａ）及び（ｂ）に示すように、参考例では、フィンガー数の増加に伴ってＮウェルから流れる電流が大幅に低下するのに対し、第２の実施形態では、Ｎウェルから流れる電流の変動は小さい。これは、参考例では、コレクタ抵抗が大幅に増加するのに対し、第２の実施形態では、コレクタ抵抗がほとんど変化しないことに起因する。さらに、参考例では、入力電流が７０ｍＡとなるのに必要なカソード電圧は、フィンガー数増加に伴って増えるため、入力ロス増大の原因となる。
第１の実施形態及び第２の実施形態では第１のＮ型領域とＰ型領域とが配線を通じて結線されているが、第１のＮ型領域とＰ型領域とが不純物拡散層を通じて結線されていてもよい。例えば、ダイオード素子を構成する層数を減らすことで、ダイオード素子のために配線の層に領域を確保する必要が無いため、他の用途などに配線の層の領域を使用することもできる。半導体装置の設計の自由度を高められる点でダイオード素子を構成する層数を減らすことは有用である。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
複数の第１の構造を有し、
前記第１の構造のそれぞれが、
第１のＮ型領域と、
前記第１のＮ型領域に取り囲まれたＰ型領域と、
前記Ｐ型領域に取り囲まれた第２のＮ型領域と、
を有し、
前記第１のＮ型領域と前記Ｐ型領域とが結線され、
前記複数の第１の構造が並列に接続されて１個のダイオードが構成されていることを特徴とする半導体装置。
（付記２）
前記複数の第１の構造の間で、
前記第１のＮ型領域及び前記Ｐ型領域の対同士が共通に接続され、
前記第２のＮ型領域同士が共通に接続されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記複数の第１の構造のうち隣り合う第１の構造の間で前記第１のＮ型領域の一部が共有されていることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記第１のＮ型領域と前記Ｐ型領域とを結線する配線を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
ブリッジ型に接続された４個のダイオードを有し、
前記４個のダイオードのうちの少なくとも１個が複数の第１の構造を有し、
前記第１の構造のそれぞれが、
第１のＮ型領域と、
前記第１のＮ型領域に取り囲まれたＰ型領域と、
前記Ｐ型領域に取り囲まれた第２のＮ型領域と、
を有し、
前記第１のＮ型領域と前記Ｐ型領域とが結線され、
前記複数の第１の構造が並列に接続されて１個のダイオードが構成されていることを特徴とする全波整流回路。
（付記６）
前記４個のダイオードが前記複数の第１の構造を有し、
前記４個のダイオードの各々において、
前記第１のＮ型領域と前記Ｐ型領域とが結線され、
前記複数の第１の構造が並列に接続されて１個のダイオードが構成されていることを特徴とする付記５に記載の全波整流回路。
（付記７）
入力信号の周波数が１０ＭＨｚ以上であることを特徴とする付記５又は６に記載の全波整流回路。
（付記８）
前記複数の第１の構造の間で、
前記第１のＮ型領域及び前記Ｐ型領域の対同士が共通に接続され、
前記第２のＮ型領域同士が共通に接続されていることを特徴とする付記５乃至７のいずれか１項に記載の全波整流回路。
（付記９）
前記複数の第１の構造のうち隣り合う第１の構造の間で前記第１のＮ型領域の一部が共有されていることを特徴とする付記５乃至８のいずれか１項に記載の全波整流回路。
（付記１０）
前記第１のＮ型領域と前記Ｐ型領域とを結線する配線を有することを特徴とする付記５乃至９のいずれか１項に記載の全波整流回路。
１００、２００：ダイオード
１０５、２０５：第１の構造
１１０、２１０：Ｎ型領域
１１５ｃ、２１５ｃ：Ｎ型不純物拡散層
１２０、２２０：Ｐ型領域
１４２ｃ、１５２ａ、２４２ｃ、２５２ａ：配線

Claims (6)

  1. 複数の第１の構造を有し、
    前記第１の構造のそれぞれが、
    第１のＮ型領域と、
    前記第１のＮ型領域に取り囲まれたＰ型領域と、
    前記Ｐ型領域に取り囲まれた第２のＮ型領域と、
    を有し、
    前記第１のＮ型領域と前記Ｐ型領域とが結線され、
    前記複数の第１の構造が並列に接続されて１個のダイオードが構成されていることを特徴とする半導体装置。
  2. 前記複数の第１の構造の間で、
    前記第１のＮ型領域及び前記Ｐ型領域の対同士が共通に接続され、
    前記第２のＮ型領域同士が共通に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の第１の構造のうち隣り合う第１の構造の間で前記第１のＮ型領域の一部が共有されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. ブリッジ型に接続された４個のダイオードを有し、
    前記４個のダイオードのうちの少なくとも１個が複数の第１の構造を有し、
    前記第１の構造のそれぞれが、
    第１のＮ型領域と、
    前記第１のＮ型領域に取り囲まれたＰ型領域と、
    前記Ｐ型領域に取り囲まれた第２のＮ型領域と、
    を有し、
    前記第１のＮ型領域と前記Ｐ型領域とが結線され、
    前記複数の第１の構造が並列に接続されて１個のダイオードが構成されていることを特徴とする全波整流回路。
  5. 前記４個のダイオードが前記複数の第１の構造を有し、
    前記４個のダイオードの各々において、
    前記第１のＮ型領域と前記Ｐ型領域とが結線され、
    前記複数の第１の構造が並列に接続されて１個のダイオードが構成されていることを特徴とする請求項４に記載の全波整流回路。
  6. 入力信号の周波数が１０ＭＨｚ以上であることを特徴とする請求項４又は５に記載の全波整流回路。
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