TW202416511A

TW202416511A - 積體電路元件及其製造方法

Info

Publication number: TW202416511A
Application number: TW112123205A
Authority: TW
Inventors: 許嘉麟; 蘇郁迪
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-09-30
Filing date: 2023-06-20
Publication date: 2024-04-16

Abstract

IC元件包括位於基底的n型摻雜區中的第一CMOS結構和第二CMOS結構，第一CMOS結構包括共同閘極端子、第一NMOS體觸點和第一NMOS源極觸點，以及第一PMOS體觸點和第一PMOS源極觸點，第二CMOS結構包括共同汲極端子，第二NMOS體觸點和第二NMOS源極觸點，以及第二PMOS體觸點和第二PMOS源極觸點。IC元件包括從共同汲極端子到共同閘極端子的第一電連接器，箝位元件包括二極體，從二極體的陰極到第一PMOS體觸點和第一PMOS源極觸點的第二電連接器，從二極體的陽極到第一NMOS體觸點和第一NMOS源極觸點的第三電連接器，以及第二電連接器和第三電連接器中的每一個的整體位於IC元件的基底和第三金屬層之間。

Description

積體電路元件及其製造方法

積體電路（IC）小型化的持續趨勢導致元件體積越來越小，功耗越來越低，但與早期技術相比，它能以更高的速度提供更多功能。這種小型化是通過與日益嚴格的規範相關的設計和製造創新實現的。各種電子設計自動化（EDA）工具用於生成、修改和驗證半導體元件的設計，同時確保滿足IC結構設計和製造規範。

以下揭露內容提供用於實施所提供的主題的不同特徵的諸多不同實施例或實例。以下描述組件及配置的具體實例是為了簡化本公開。當然，此等組件及配置僅僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含在第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本公開可在各種實例中重複附圖標號及/或字母。此重複是為了簡單及清楚起見，且本身並不指示所論述的各種實施例及/或組態之間的關係。

另外，為易於描述，本文中可能使用諸如「在...之下（beneath）」、「在…下方（below）」、「下部（lower）」、「在…之上（above）」、「上部（upper）」的空間相對術語來描述如圖式中所示出的一個部件或特徵與另一（些）部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。元件可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞同樣可對應地作出解釋。

在各種實施例中，積體電路（IC）元件包括第一互補金屬氧化物半導體（CMOS）結構和第二互補金屬氧化物半導體結構，其位於基底的第一n型摻雜區和第二n型摻雜區、位於第一CMOS結構的共同閘極端子和第二CMOS結構的共同汲極端子之間的第一電連接器，箝位元件包括位於第三n型摻雜區中的二極體，位於二極體的陰極到第一CMOS結構的PMOS體觸點和第一CMOS結構的源極觸點之間的第二電連接器，以及位於二極體的陽極到第二CMOS結構的NMOS體觸點和第二CMOS結構的源極觸點的第三電連接器。通過將第二電連接器和第三電連接器中的每一個的整體位於IC元件的基底和第三或更低的金屬層之間，建立了二極體漏電路徑，從而在用於在第二電連接器和第三電連接器的金屬層上方形成金屬層的製造操作期間減少了潛在的破壞性電荷積累，從而降低了CMOS結構上的過程引起的損壞（process-induced-damage，PID）的風險，特別是第一CMOS元件的閘極電介質。

如下文所討論，根據各種實施例，圖1是IC元件的示意圖，圖2-圖5中的每一個是IC元件的一部分的示意圖，且圖6是製造的方法的流程圖一個IC元件。

出於說明的目的，簡化了本文中的每個圖，例如圖1-圖5。這些圖是IC結構和元件的視圖，包括和排除了各種特徵，以促進下面的討論。在各種實施例中，IC結構和/或元件包括對應於配電結構、金屬互連、觸點、通孔、閘極結構、源極/汲極（S/D）結構、體連接（bulk connection）或其他電晶體元件的一個或多個特徵，除了圖1-圖5中描述的特徵之外，隔離結構等。

圖1是根據一些實施例的IC元件100的示意圖。除了IC元件100（在一些實施例中也稱為電路100）之外，圖1還描繪了對應於以下討論的IC元件100的互補金屬氧化物半導體（CMOS）結構元件的截面圖的X方向和Z方向。

IC元件100包括基底100B，其中放置了n型區NR1和n型區NR2。如下所述，n型區NR1包括p井PW1和n井NW1並且對應於CMOS結構100C1，並且n型區NR2包括p井PW2和n井NW2並且對應於CMOS結構100C2。IC元件100還包括金屬互連元件（為了清楚起見未單獨標記），這些金屬互連元件被佈置成使得CMOS結構100C1電連接到耦合到觸發電路TR1的箝位電路CL1，和/或CMOS結構100C2電連接到耦合到觸發電路TR2的箝位電路CL2，如下所述。

在圖1所示的實施例中，n型區NR1和n型區NR2彼此相鄰位於基底100B中。在一些實施例中，一個或多個特徵，例如一個或多個額外的n型區，位於n型區NR1和n型區NR2之間的基底100B中。

基底100B包括p型半導體材料，例如矽，包括一種或多種p型摻雜劑，例如硼，被配置為支持各種IC特徵的構造，例如，如下面所討論的。在一些實施例中，基底100B是半導體晶圓的氧化矽（silicon-on-oxide，SOI）配置的一部分。

n型區，例如n型區NR1或n型區NR2，是基底100B內的體積，包括一種或多種n型摻雜劑，例如磷或砷，具有足夠大的摻雜濃度以與基底100B的周圍部分形成PN接面。在一些實施例中，n型區被稱為n+埋層（buried layer）或深n井。

p井，例如p井PW1或p井PW2，是n型區內的體積，包括一種或多種p型摻雜劑，其摻雜濃度足夠大以與n型區的周圍部分形成PN接面並且足夠小包括具有可由施加的電場控制的電導率的通道區。

n井，例如n井NW1或n井NW2，是n型區內的體積，包括一種或多種n型摻雜劑，其摻雜濃度足夠小以包括具有可由施加的電場控制的導電率的通道區。

p井PW1和p井PW2以及n井NW1和n井NW2中的每一個包括如下配置的一個或多個p型區P+和一個或多個n型區N+。區P+或區N+是在對應的p井或n井內具有顯著高於對應的p井或n井的摻雜濃度的體積。位於p井中的區P+或位於n井中的區N+由此被配置為體觸點區（body contact region），並且位於p井中的區N+或位於n井中的區P+由此被配置為源極區或汲極區。

p井PW1和p井PW2中的每一個包括位於上覆閘極結構G的第一側的體觸點區P+和源極區N+，以及位於上覆閘極結構G的第二側的汲極區N+，並且是從而配置為對應的CMOS結構100C1或CMOS結構100C2的n型MOS（NMOS）晶體管。

n井NW1和n井NW2中的每一個都包括位於上覆閘極結構G的第一側的體觸點區N+和源極區P+，以及位於上覆閘極結構G的第二側的汲極區P+，從而被配置為對應CMOS結構100C1或CMOS結構100C2的p型MOS（PMOS）電晶體。

在圖1所示的實施例中，區P+和區N+位於p井PW1和p井PW2以及n井NW1和n井NW2中作為對應於基底100B的上表面100S的平面電晶體。在一些實施例中，區P+和區N+以其他方式位於p井PW1和p井PW2以及n井NW1和n井NW2中，例如作為對應於上表面100S的鰭式場效應電晶體（FinFET）。

閘極結構，例如閘極結構G的實例，是部分或全部位於上表面100S之上的體積，並且包括一個或多個導電段，例如，閘極電極，包括一種或多種導電材料，例如多晶矽、銅（Cu）、鋁（Al）、鎢（W）、鈷（Co）、釕（Ru）或一種或多種其他金屬或其他合適的材料，實質上被一種或多種絕緣材料包圍，一個或多個導電段從而被配置為控制提供給相鄰閘極介電層的電壓。

介電層，例如閘極介電層，是包括一種或多種絕緣材料例如二氧化矽、氮化矽（Si ₃N ₄）和/或一種或多種其他合適材料例如具有k值小於3.8的低k材料的或k值大於3.8或7.0的高k材料，例如氧化鋁（Al ₂O ₃）、氧化鉿（HfO ₂）、五氧化二鉭（Ta ₂O ₅）或氧化鈦（TiO ₂），適用於提供高IC結構元件之間的電阻，即對應於基於電阻對電路性能的影響的一個或多個公差水準的高於預定閾值的電阻水準。

區P+和區N+的實例以及CMOS結構100C1和CMOS結構100C2的閘極結構G的閘極電極相互電連接並通過IC元件100的覆蓋金屬互連元件電連接到其他IC元件，如圖1所示。

金屬互連元件包括沿Z方向位於金屬層M0到金屬層MN中的金屬段，以及位於相鄰的底層通孔層V0到通孔層VN中的通孔結構。

金屬段是包括一種或多種導電材料的體積，例如多晶矽、銅（Cu）、鋁（Al）、鎢（W）、鈷（Co）、釕（Ru）或一種或多種其他金屬或其他合適的材料，在給定的製造過程的金屬層中用於構造IC元件100。在一些實施例中，位於金屬層M0中的金屬段對應於第一金屬層，在一些實施例中也稱為金屬零層，位於金屬層M1中的金屬段對應於第二金屬層，在一些實施例中也稱為金屬一層，位於金屬層M2的金屬段對應於第三金屬層，在一些實施例中也稱為金屬二層。在一些實施例中，給定的金屬層M0-金屬層MN之一稱為金屬層Mn。

金屬層M0-金屬層MN的總數N是製造過程的函數。隨著總數N增加，用於形成IC元件100的基於電漿的製造製程的數量增加，並且電漿引起的對閘極結構G實例的介電層的電荷損壞的風險增加。在一些實施例中，總數N的範圍從七到十。在一些實施例中，總數N具有大於十的值，例如範圍從十一到十五。

在一些實施例中，給定的金屬層，例如金屬層MN，對應於IC元件100的配電層（power distribution layer），位於給定金屬層中的金屬段對應於內連線結構，例如，包括一個或多個電源軌，配置為供電電壓準位和參考電壓準位。在一些實施例中，內連線結構VDDN，也稱為電源節點VDDN，用於分配供電電壓準位VDD；內連線結構VSSN，也稱為參考節點VSSN，用於分配參考電壓準位VSS。

通孔結構，在一些實施例中也稱為通孔，是包括一種或多種導電材料的體積，其被配置為在上覆導電結構（例如，給定金屬層Mn的金屬段）和下層導電結構之間提供電連接器例如下層金屬層Mn-1的金屬段、閘極結構G的閘極電極、或區P+或區N+。

在一些實施例中，通孔結構被配置為通過與區P+或區N+的直接接觸向下面的區P+或區N+提供電連接器。在一些實施例中，IC元件100包括一個或多個類金屬限定（metal-like defined，MD）段，覆蓋並接觸給定的區P+或區N+，並且覆蓋的通孔結構被配置為通過直接接觸對應的MD段對下面的區P+或區N+提供電連結器。

MD段是基底100B中和/或基底100B上的導線或跡線，包括一種或多種導電材料和/或半導體基底的一部分和/或具有摻雜濃度的磊晶層，例如，基於植入製程，足以使MD段的電阻水準低於指定水準。

在一些實施例中，覆蓋並電連接到閘極結構G、區P+或區N+或MD區段的閘極電極的通孔結構被稱為觸點、觸點結構或端子。

在圖1所示的實施例中，CMOS結構100C1的NMOS電晶體和PMOS電晶體的閘極結構G在金屬層M1處電連接為共同閘極端子GT，CMOS結構100C2的NMOS電晶體和PMOS電晶體各自的汲極區N+和汲極區P+在金屬層M1電連接為共同汲極端子DT。在一些實施例中，共同閘極端子GT和/或共同汲極端子DT包括位於金屬層M1之外的層（例如金屬層M2）的電連接器。

IC元件100包括一個或多個金屬互連元件作為電連接器C1電連接到共同閘極端子GT，一個或多個金屬互連元件電連接到共同汲極端子DT作為電連接器C2，以及一個或多個金屬互連元件（為清楚起見未示出）電連接電連接器C1和電連接器C2中的每一個，使得IC元件100被配置為包括從共同汲極端子DT到共同閘極端子GT的電連接器C1/電連接器C2。在一些實施例中，電連接器C1/電連接器C2對應於從共同汲極端子DT到共同閘極端子GT的信號路徑。

在圖1所示的實施例中，電連接器C1/電連接器C2包括位於從上表面100S直至並包括金屬層M3的金屬層和通孔層中的金屬互連元件。在一些實施例中，電連接器C1/電連接器C2包括位於金屬層和通孔層中的金屬互連元件，從上表面100S直到並且包括除金屬層M3之外的金屬層，例如金屬層M4或金屬層MN。

在圖1所示的實施例中，CMOS結構100C1的NMOS電晶體包括通過金屬層M1段彼此電連接的體觸點區P+和源極區N+，CMOS結構100C1的PMOS電晶體包括通過金屬層M1段彼此電連接的體觸點區N+和源極區P+，CMOS結構100C2的NMOS電晶體包括通過金屬層M1段彼此電連接的體觸點區P+和源極區N+，CMOS結構100C2的PMOS電晶體包括通過金屬層M0段彼此電連接的體觸點區N+和源極區P+。在一些實施例中，CMOS結構100C1或CMOS結構100C2中的一者或兩者包括在不同於圖1中描繪的那些的一個或多個金屬層處的對應體觸點和源極區之間的一個或多個電連接器，例如，對應體觸點和源極之間的電連接器的整體在金屬層M0。

IC元件100包括作為電連接器C3的一個或多個金屬互連元件，其電連接到CMOS結構100C1的NMOS體觸點和CMOS結構100C1的NMOS源極區的公共連接，作為電連接器C4的一個或多個金屬互連元件，其電連接到CMOS結構100C1的PMOS體觸點和CMOS結構100C1的PMOS源極區的公共連接，作為電連接器C5的一個或多個金屬互連元件，其電連接到CMOS結構100C2的NMOS體觸點和CMOS結構100C2的NMOS源極區的公共連接，作為電連接器C6的一個或多個金屬互連元件，其電連接到CMOS結構100C2的PMOS體觸點和CMOS結構100C2的PMOS源極區的公共連接。

電連接器C3、電連接器C4分別與箝位電路CL1的輸入端電連接，電連接器C5、電連接器C6分別與箝位電路CL2的輸入端電連接。

在圖1所示的實施例中，電連接器C3-電連接器C6中的每一個的整體包括位於從上表面100S直至並包括金屬層M1的金屬層與通孔層中的金屬互連元件。在一些實施例中，電連接器C3-電連接器C6中的一個或多個的整體包括位於從上表面100S直到並且包括除金屬層M1之外的金屬層，例如金屬層M0或金屬層M2的金屬層和通孔層中的金屬互連元件。

電連接器C3和電連接器C5中的每一個進一步電連接到一個或多個被配置為分配參考電壓準位的覆蓋金屬內連線結構，例如被配置為分配參考電壓準位VSS的參考電壓節點VSSN，並且電連接器C4和電連接器C6中的每一個進一步被電連接到一個或多個覆蓋金屬內連線結構配置為分配供電電壓準位，例如電源電壓節點VDDN配置為分配供電電壓準位VDD。

箝位電路CL1是包括一個或多個開關元件（圖1中未描繪）的電子電路，其被配置為回應於從一個信號路徑TSN1上的觸發電路TR1接收到的信號TS1選擇性地提供從電源電壓節點VDDN和電連接器C4到參考電壓節點VSSN和電連接器C3的低電阻電流路徑。

箝位電路CL2是包括一個或多個開關元件（圖1中未描繪）的電子電路，其被配置為回應於從一個信號路徑TSN2上的觸發電路TR2接收到的信號TS2選擇性地提供從電源電壓節點VDDN和電連接器C6到參考電壓節點VSSN和電連接器C5的低電阻電流路徑。

觸發電路TR1和觸發電路TR2中的每一個都是電子電路，被配置為檢測電源電壓節點VDDN或參考電壓節點VSSN中的一個或兩個上的過壓（overvoltage）事件，例如電氣過載（electrical overstress，EOS）或靜電放電（electrostatic discharge，ESD）事件，並在信號路徑TSN1或信號路徑TSN2上生成對應的信號TS1或信號TS2以回應檢測到的過壓事件。

因此觸發電路TR1和箝位電路CL1被配置成使箝位電路CL1的開關元件回應於檢測到過壓事件而被接通，否則被關斷，並且觸發電路TR2和箝位電路CL2被配置成使得箝位電路CL2的開關元件回應於檢測到過電壓事件而被接通，否則將被關斷。

如圖1所示，箝位電路CL1的開關元件包括標記為二極體D1的PN接面，而箝位電路CL2的開關元件包括標記為二極體D2的PN接面。二極體D1的陽極與電連接器C3耦合，二極體D1的陰極與電連接器C4耦合，二極體D2的陽極與電連接器C5耦合，二極體D2的陰極與電連接器C6耦合。

在各種實施例中，陽極或陰極通過直接電連接器或通過對應箝位電路的附加特徵（例如，另一開關元件和/或對應開關元件的另一PN接面）耦合到對應電連接器。

箝位電路CL1和箝位電路CL2各自的開關元件位於與n型區NR1和n型區NR2分開的基底100B的n型區（圖1中未示出）中。在各種實施例中，n型區位於與n型區NR1或n型區NR2中的一者相鄰，或者一個或多個IC特徵位於n型區與n型區NR1或n型區NR2中的一者或兩者之間。

在一些實施例中，箝位電路CL1或箝位電路CL2的開關元件包括下面關於圖2討論的NMOS電晶體N1、下面關於圖3討論的PMOS電晶體P1、下面關於圖4A討論的雙極接面電晶體（bipolar-junction transistor，BJT）PNP1，或下面關於圖4B討論的BJT NPN1。

在圖1所示的實施例中，IC元件100包括電連接到電連接器C3和電連接器C4的箝位電路CL1的單個實例和電連接到電連接器C5和電連接器C6的箝位電路CL2的單個實例。在一些實施例中，IC元件100不包括箝位電路CL1或箝位電路CL2之一，包括電連接到電連接器C3和電連接器C4的箝位電路CL1的一個或多個附加實例，和/或包括電連接到電連接器C5和電連接器C6的箝位電路CL2的一個或多個附加實例。

IC元件100由此被配置為包括箝位電路開關元件的至少一個實例，該箝位電路開關元件包括具有電連接到電連接器C3或電連接器C5的陽極和電連接到電連接器C4或電連接器C6的陰極的二極體D1或二極體D2。對應的CMOS結構100C1或CMOS結構100C2由此包括從PMOS體觸點區N+通過對應的電連接器C4或電連接器C6、對應的二極體D1或二極體D2和對應的電連接器C3或電連接器C5到NMOS體觸點區P+的漏電路徑。

因為電連接器C3-電連接器C6的整體位於基底100B的上表面100S和金屬層M3（或在一些實施例中的金屬層M2）之間，所以在執行用於形成上覆金屬層（例如，金屬層M3-金屬層MN或金屬層M2-金屬層MN）的基於電漿的製造製程之前構造漏電路徑。在一些實施例中，用於形成上覆金屬層的基於電漿的製造製程的執行對應於金屬段的形成，例如，包括在電連接器C1/電連接器C2的金屬層M3中。

在一些實施例中，漏電路徑的總長度因此小於電連接器C1/電連接器C2的長度。

通過包括在金屬層M1、金屬層M2或金屬層M3處或之上形成金屬段之前構建的至少一個二極體漏電路徑，例如電連接器C1/電連接器C2中包含的那些電連接，IC元件100能夠在對應的PMOS體觸點區與NMOS體觸點區之間提供放電路徑，由此在用於形成上覆金屬層的製造操作期間減少了潛在的破壞性電荷累積，從而降低了CMOS結構上的PID風險，特別是CMOS元件100C1中的閘極結構G實例的電介質。

根據一些實施例，圖2-圖4B中的每一個都是IC元件100的一部分的圖。圖2-圖4B中的每一個描繪了觸發電路TR1和觸發電路TR2、信號路徑TSN1和信號路徑TSN2、箝位電路CL1和箝位電路CL2，箝位電路CL1和箝位電路CL2包括二極體D1和二極體D2、電連接器C3和電連接器C5以及電連接器C4和電連接器C6，每個都在上面關於圖1進行了討論。圖2進一步描繪了NMOS電晶體N1的X方向和Z方向的截面圖，圖3進一步描繪了PMOS電晶體P1的X方向和Z方向的截面圖。

如下所述，圖2中描繪的NMOS電晶體N1、圖3中描繪的PMOS電晶體P1、圖4A中描繪的BJT PNP1和圖4B中描繪的BJT NPN1中的每一個都可用作箝位電路CL1或箝位電路CL2中的一個或兩個的開關元件。

如圖2所示，NMOS電晶體N1包括位於基底100B的n型區NR3和位於n型區NR3的p井PW3。體觸點區P+和源極區N+位於閘極結構G的第一側的p井PW3中並且彼此電連接並與電連接器C3或電連接器C5中的對應一個電連接。汲極區N+位於閘極結構G的第二側的p井PW3中，與電連接器C4或電連接器C6中的對應一個電連接。閘極結構G的閘極電極電連接到信號路徑TSN1或信號路徑TSN2，從而被配置為接收對應的信號TS1或信號TS2。

NMOS電晶體N1的體觸點區P+由此對應於對應的二極體D1或二極體D2的陽極，並且NMOS電晶體N1的汲極區N+從而對應於對應的二極體D1或二極體D2的陰極。

如圖3所示，PMOS電晶體P1包括位於基底100B的n型區NR4和位於n型區NR4的n井NW3。體觸點區N+和源極區P+位於閘極結構G實例的第一側上的n井NW3中並且彼此電連接並與電連接器C4或電連接器C6中的對應一個電連接。汲極區P+位於閘極結構G實例的第二側的n井NW3中，與電連接器C3或電連接器C5中的對應一個電連接。閘極結構G實例的閘極電極電連接到信號路徑TSN1或信號路徑TSN2，從而被配置為接收對應的信號TS1或信號TS2。

PMOS電晶體P1的汲極區P+由此對應於對應的二極體D1或二極體D2的陽極，並且PMOS電晶體P1的體觸點區N+從而對應於對應的二極體D1或二極體D2的陰極。

如圖4A所示，BJT PNP1包括與電連接器C4或電連接器C6中對應的一個電連接的射極，與電連接器C3或電連接器C5中對應的一個電連接的集極，以及與信號路徑TSN1或信號路徑TSN2電連接的基極，從而被配置為接收對應的信號TS1或信號TS2。因此，BJT PNP1的射極對應於對應的二極體D1或二極體D2的陽極，而BJT PNP1的基極則對應於對應的二極體D1或二極體D2的陰極。

如圖4B所示，BJT NPN1包括與電連接器C4或電連接器C6中對應的一個電連接的集極，與電連接器C3或電連接器C5中對應的一個電連接的射極，以及與信號路徑TSN1或信號路徑TSN2電連接的基極，從而被配置為接收對應的信號TS1或信號TS2。BJT NPN1的基極對應於對應的二極體D1或二極體D2的陽極，BJT NPN1的集極對應於對應的二極體D1或二極體D2的陰極。

圖2中描繪的NMOS電晶體N1、圖3中描繪的PMOS電晶體P1、圖4A中描繪的BJT PNP1和圖4B中描繪的BJT NPN1中的每一個由此被配置為可用作箝位電路CL1或箝位電路CL2的開關元件，且包括NMOS電晶體N1、PMOS電晶體P1、BJT PNP1或BJT NPN1中的一個或多個的IC元件100由此能夠實現上述益處。

圖5是根據一些實施例的IC元件100的一部分的圖。圖5描繪了對應於電源節點VDDN和參考節點VSSN的金屬內連線結構的X方向、Y方向和對應的平面圖，每個都在上文中關於圖1進行了討論。

電源節點VDDN和參考節點VSSN中的每一個包括在金屬層Mn（未標記）中沿Y方向延伸的金屬段MSn的實例、在上覆金屬層Mn+1（未標記）中沿X方向延伸的金屬段MSn+1的實例（未標記），以及通孔Vn+1的實例被配置為將金屬段MSn電連接到對應的金屬段MSn+1。

金屬段MSn對應於作為金屬層M0-金屬層M2之一的金屬層Mn，金屬段MSn的第一實例對應於電連接器C3或電連接器C5之一，金屬段MSn的第二實例對應於電連接器C4或電連接器C6之一。

在一些實施例中，金屬段MSn+1、通孔Vn+1以及額外的覆蓋金屬段和通孔被配置為將電連接器C3或電連接器C5之一電連接到參考節點VSSN，該參考節點VSSN被配置為分配參考電壓準位VSS，並且將電連接器C4或電連接器C6之一電連接到電源供電節點VDDN配置為分配供電電壓準位VDD。

金屬段MSn和金屬段MSn+1和通孔Vn+1從而被配置為包括電連接器C3-電連接器C6的一些或全部，並且進一步將電連接器C3和電連接器C5電連接到參考節點VSSN以及將電連接器C4和電連接器C6電連接到電源節點VDDN，使得包括金屬段MSn和金屬段MSn+1和通孔Vn+1的IC元件100能夠實現上面討論的好處。

圖6是根據一些實施例的製造IC元件的方法600的流程圖。方法600可操作以形成以上關於圖1-圖5所討論的IC元件100。

在一些實施例中，方法600的操作以圖6中描繪的順序執行。在一些實施例中，方法600的操作以不同於圖6中描繪的順序執行。在一些實施例中，一個或多個額外的操作在方法600的操作之前、期間和/或之後進行。

在操作610處，在一些實施例中，在基底的對應的第一n型摻雜區和第二n型摻雜區中構造IC元件的第一CMOS結構和第二CMOS結構。在一些實施例中，構造第一CMOS結構和第二CMOS結構包括形成CMOS結構100C1和CMOS結構100C2，例如，包括上面關於圖1-圖5討論的閘極結構G的實例。

在各種實施例中，形成第一CMOS結構和第二CMOS結構包括執行多個製造操作，例如，光刻、擴散、沉積、蝕刻、平面化或適合形成n型區和p型區和閘極結構的其他操作中的一個或多個，如上面關於圖1-圖5所討論的。

在操作620、在基底的對應的第三n型摻雜區和第四n型摻雜區中構造第一箝位元件和/或第二箝位元件，每個箝位元件包括二極體。構造箝位元件包括形成包括陽極和陰極的二極體。

在一些實施例中，構造第一箝位元件和/或第二箝位元件包括構造包括形成上面關於圖1-圖5討論的對應的二極體D1和/或二極體D2箝位元件CL1和/或箝位元件CL2。在一些實施例中，構造第一箝位元件和/或第二箝位元件包括構造上面關於圖1-圖5討論的對應的觸發電路TR1和/或觸發電路TR2。

在一些實施例中，構建第一箝位元件和/或第二箝位元件包括構建上文關於圖2討論的NMOS電晶體N1的一個或多個實例、上文關於圖3討論的PMOS電晶體P1的一個或多個實例、上文關於圖4A討論的BJT PNP1的一個或多個實例，和/或上文關於圖4B討論的BJT NPN1的一個或多個實例。

在各種實施例中，形成第一箝位元件和/或第二箝位元件包括執行多個製造操作，例如，光刻、擴散、沉積、蝕刻、平面化或適合形成n型區和p型區和閘極結構的其他操作中的一個或多個，如上文關於圖1-圖5所討論的。

在操作630處，從基底的表面通過IC元件的第二金屬層形成覆蓋在基底上的第一多個金屬段，第一多個金屬段包括CMOS結構和對應箝位元件的二極體之間的電連接。

形成第一多個金屬段包括形成從第一二極體的陰極到第一CMOS結構的第一PMOS體觸點區和第一CMOS結構的第一PMOS源極區中的每一個的第一電連接器，以及從第一二極體的陽極到第一CMOS結構的NMOS體觸點區和第一CMOS結構的NMOS源極區的每一個的第二電連接器，和/或形成從第二二極體的陰極到第二CMOS結構的第二PMOS體觸點區和第二CMOS結構的PMOS源極區的每一個的第三電連結器，和從第二二極體的陽極到第二CMOS結構的第二NMOS體觸點區和第二CMOS結構的第二NMOS源極區中的每一個的第四電連接器。

在一些實施例中，形成第一個多個金屬段包括形成如上文關於圖1-圖5所討論的金屬互連元件。

在各種實施例中，形成多個金屬段第一包括執行多個製造操作，例如光刻、擴散、沉積、蝕刻、平面化或適合於構造金屬段和通孔中的其他操作的一個或多個，如上文關於圖1-圖5所討論的配置。

在操作640處，在一些實施例中，形成覆蓋第一多個金屬段的第二多個金屬段，第二多個金屬段包括連接到到配置成分配供電電壓準位和參考電壓準位的金屬互連結構的電連接器。在一些實施例中，形成第二個多個金屬段包括形成如上文關於圖1-圖5所討論的金屬互連元件。

在一些實施例中，形成多個第二金屬段包括從第一和第三電連接器中的每一個到第一金屬內連線結構形成配置為分配供電電壓準位（例如電源電壓VDD）的電連接器，以及從第二和第四電連接器中的每一個到第二金屬內連線結構形成配置為分配參考電壓準位（例如參考電壓準位VSS）的電連接器，如上文關於圖1-圖5所討論的。

在一些實施例中，形成多個第二金屬段包括形成從第二CMOS結構的共同汲極端子到第一CMOS結構的共同閘極端子的電連接器的一部分，例如上面關於圖1-圖5討論的電連接器C1/電連接器C2。

在各種實施例中，形成第二多個金屬段包括執行多個製造操作，例如光刻、擴散、沉積、蝕刻、平面化或其他適合於構造金屬段和通孔的其他操作中的一個或多個，如上文關於圖1-圖5所討論的。

通過執行方法600中的操作中的一些或全部，形成了包括上面關於IC元件100討論的特徵的IC元件，並且由此能夠實現上面關於IC元件100討論的好處。

在一些實施例中，IC元件包括位於基底的第一n型摻雜區中的第一CMOS結構，第一CMOS結構包括共同閘極端子、第一NMOS體觸點、第一NMOS源極觸點、第一PMOS體觸點，以及第一PMOS源極觸點，第二CMOS結構位於基底的第二n型摻雜區，第二CMOS結構包括共同汲極端子，第二NMOS體觸點，第二NMOS源極觸點，第二PMOS體觸點，以及第二PMOS源極觸點，第一電連接器從共同汲極端子到共同閘極端子，第一箝位元件包括第一二極體，第二電連接器從第一二極體的陰極到第一PMOS體觸點和第一PMOS源極觸點中的每一個，以及第三電連接器從第一二極體的陽極到第一NMOS體觸點和第一NMOS源極觸點中的每一個，其中第二電連接器和第三電連接器中的每一個的整體位於IC元件的基底和第三金屬層之間。在一些實施例中，IC元件包括第二箝位元件，包括第二二極體、從第二二極體的陰極到第二PMOS體觸點和第二PMOS源極觸點中的每一個的第四電連接器、以及從第二二極體的陽極到第二NMOS體觸點和第二NMOS源極觸點中的每一個的第五電連接器，並且第四電連接器和第五電連接器中的每一個的整體位於IC元件的基底和第三金屬層之間。在一些實施例中，第二電連接器進一步連接到配置成分佈供電電壓準位的覆蓋金屬內連線結構。在一些實施例中，第三電連接器進一步連接到配置成分佈參考電壓準位的覆蓋金屬內連線結構。在一些實施例中，第一箝位電路包括NMOS電晶體，第一二極體的陽極包括NMOS電晶體的體觸點，第一二極體的陰極包括NMOS電晶體的汲極觸點。在一些實施例中，第一箝位電路包括PMOS電晶體，第一二極體的陽極包括PMOS電晶體的汲極觸點，第一二極體的陰極包括PMOS電晶體的體觸點。在一些實施例中，第一箝位電路包括雙極電晶體，第一二極體對應於雙極電晶體的PN接面。在一些實施例中，IC元件包括耦合到箝位電路並被配置為回應於ESD事件輸出信號的觸發電路，並且箝位電路被配置為回應於信號將第二電連接器和第三電連接器彼此電耦合。在一些實施例中，第一電連接器的長度大於第二電連接器的長度、第三電連接器的長度以及第一二極體的陰極和陽極之間的距離之和。在一些實施例中，第二和第三電連接器中的每一個的整體位於IC元件的基底和第二金屬層之間。

在一些實施例中，IC元件包括位於基底的第一n型摻雜區中的第一CMOS結構，第一CMOS結構包括共同閘極端子、第一NMOS體觸點、第一NMOS源極觸點、第一PMOS體觸點，以及第一PMOS源極觸點，第二CMOS結構位於基底的第二n型摻雜區，第二CMOS結構包括共同汲極端子，第二NMOS體觸點，第二NMOS源極觸點，第二PMOS體觸點，以及第二PMOS源極觸點，從共同汲極端子到共同閘極端子的第一電連接器，以及包括第一二極體的第一箝位元件，其中第一電連接器的長度大於第一電流路徑的長度，第一電流路徑包括從第一PMOS體觸點和第一PMOS源極觸點的每一個到第一二極體的陰極的第二電連接器、第一二極體和從第一二極體的陽極到每個第一NMOS的體觸點和第一NMOS的源極觸點的每一個的第三電連接器。在一些實施例中，整個第一電流路徑位於IC元件的基底中以及基底和第二金屬層之間。在一些實施例中，IC元件包括包含第二二極體的第二箝位元件，其中第一電連接器的長度大於第二電流路徑的長度，第二電流路徑包括從第二PMOS體觸點和第二PMOS源極觸點中的每一個到第二二極體的陰極的的第四電連接器、第二二極體和從第二二極體的陽極到第二NMOS體觸點和第二NMOS源極觸點的每一個的第五電連接器。在一些實施例中，第一箝位電路和第二箝位電路分別包括位於基底的對應n型摻雜區中的第一NMOS電晶體和第二NMOS電晶體，第一二極體的陽極包括第一NMOS電晶體的體觸點，第一二極體的陰極包括第一NMOS電晶體的汲極觸點，第二二極體的陽極包括第二NMOS電晶體的體觸點，第二二極體的陰極包括第二NMOS電晶體的汲極觸點。在一些實施例中，第一箝位電路和第二箝位電路分別包括位於基底的對應n型摻雜區中的第一PMOS電晶體和第二PMOS電晶體，第一二極體的陽極包括第一PMOS電晶體的汲極觸點，第一二極體的陰極包括第一PMOS電晶體的體觸點，第二二極體的陽極包括第二PMOS電晶體的汲極觸點，第二二極體的陰極包括第二PMOS電晶體的體觸點。在一些實施例中，第二電連接器被配置為將第一PMOS體觸點和第一PMOS源極觸點電連接到被配置為分配供電電壓準位的第一金屬內連線結構，第三電連接器被配置為將第一NMOS體觸點和第一NMOS源極觸點電連接到第二金屬內連線結構，該金屬內連線結構被配置為分配參考電壓準位，而第一箝位電路被配置為回應於從觸發電路接收到的信號將第一金屬內連線結構和第二金屬內連線結構彼此耦合。

在一些實施例中，製造IC元件的方法包括在基底的第一n型摻雜區中構建第一CMOS結構，構建第一CMOS結構包括形成第一NMOS體觸點區、第一NMOS源極區、第一PMOS體觸點區，和第一PMOS源極區，在基底的第二n型摻雜區中構建第二CMOS結構，構建第二CMOS結構包括形成第二NMOS體觸點區，第二NMOS源極區、第二PMOS體觸點區和第二PMOS源極區，在基底的第三n型區中構建第一箝位元件，構建第一箝位元件包括形成包括第一陰極和第一陽極的第一二極體，在基底的第四n型區中構造第二箝位元件，構造第二箝位元件包括形成包括第二陰極和第二陽極的第二二極體，以及形成從基底的表面到IC元件的第二金屬層的覆蓋基底的多個第一金屬段，其中形成第一多個金屬段包括形成從第一陰極到第一PMOS體觸點區和第一PMOS源極區中的每一個的第一電連接器，形成從第一陽極到第一NMOS體觸點區和第一NMOS源極區中的每一個的第二電連接器，形成從第二陰極到第二PMOS體觸點區和第二PMOS源極區中的每一個的第三電連接器，並且形成從第二陽極到第二NMOS體觸點區和第二NMOS源極觸點區的每一個的第四電連接器。在一些實施例中，構造每個第一箝位元件和第二箝位元件包括形成NMOS電晶體，並且形成第一二極體和第二二極體的每一個包括形成包括NMOS電晶體的汲極區的對應的第一陰極或第二陰極，和形成包括NMOS電晶體的體觸點區的對應的第一陽極或第二陽極。在一些實施例中，構造每個第一箝位元件和第二箝位元件包括形成PMOS電晶體，並且形成第一二極體和第二二極體的每一個，包括形成包括PMOS電晶體的體觸點區的對應的第一陰極或第二陰極，和形成包括PMOS電晶體區的汲極區的對應的第一陽極或第二陽極。在一些實施例中，方法包括形成覆蓋第一多個金屬區段的第二多個金屬區段，其中形成多個第二金屬區段包括形成從所述第一電連接器和所述第三電連接器中的每一個到配置為分配供電電壓準位的第一金屬內連線結構的第五電連接器，形成從所述第二電連接器和所述第四電連接器中的每一個到配置為分配參考電壓準位的第二金屬內連線結構的第六電連接器，並且形成從所述第二CMOS結構的共同汲極端子到所述第一CMOS結構的共同閘極端子的第七電連接器的一部分。

本領域的普通技術人員將很容易看出所公開的一個或多個實施例實現了上述的一個或多個優點。在閱讀前述說明書之後，普通技術人員將能夠影響本文廣泛公開的各種變化、等同物的替換和各種其他實施例。因此，此處授予的保護旨在僅受所附權利要求及其等同物中包含的定義的限制。

100:IC元件 100B:基底 100C1、100C2:CMOS結構 100S:上表面 600:方法 610、620、630、640:操作 BJT、P1:PMOS電晶體 C1、C2、C3、C4、C5、C6:電連接器 CL1、CL2:箝位電路 D1、D2:二極體 DT:共同汲極端子 G:閘極結構 GT:共同閘極端子 M0、M1、M2、M3、M4、Mn、MN:金屬層 MSn+1:金屬段 Mn+1:上覆金屬層 Mn-1:下層金屬層 N+、P+:區 N1:NMOS電晶體 NPN1、PNP1:BJT NR1、NR2、NR3、NR4:n型區 NW1、NW2、NW3:n井 PW1、PW2、PW3:p井 TR1、TR2:觸發電路 TS1、TS2:信號 TSN1、TSN2:信號路徑 V0、V1、V2、V3、VN:通孔層 VDD:供電電壓準位 VDDN、VSSN:內連線結構 VSS:參考電壓準位 Vn+1:通孔 X、Y、Z:方向

當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的方面。值得注意的是，根據業界的標準做法，各特徵並未按比例繪製。事實上，為了討論的清楚起見，可以任意增加或減少各種特徵的尺寸。圖1是根據一些實施例的IC元件的圖。圖2是根據一些實施例的IC元件的一部分的圖。圖3是根據一些實施例的IC元件的一部分的圖。圖4A和4B是根據一些實施例的IC元件的部分的示意圖。圖5是根據一些實施例的IC元件的一部分的圖。圖6是根據一些實施例的製造IC元件的方法的流程圖。

100:IC元件

100B:基底

100C1、100C2:CMOS結構

100S:上表面

C1、C2、C3、C4、C5、C6:電連接器

CL1、CL2:箝位電路

D1、D2:二極體

DT:共同汲極端子

G:閘極結構

GT:共同閘極端子

M0、M1、M2、M3、MN:金屬層

N+、P+:區

NR1、NR2:n型區

NW1、NW2:n井

PW1、PW2:p井

TR1、TR2:觸發電路

TS1、TS2:信號

TSN1、TSN2:信號路徑

V0、V1、V2、V3、VN:通孔層

VDD:供電電壓準位

VDDN、VSSN:內連線結構

VSS:參考電壓準位

X、Z:方向

Claims

一種積體電路（IC）元件，包括：第一互補金屬氧化物半導體（CMOS）結構，位於基底的第一n型摻雜區，所述第一CMOS結構包括共同閘極端子、第一n型MOS（NMOS）體觸點、第一NMOS源極觸點，第一p型MOS（PMOS）體觸點，和第一PMOS源極觸點；第二CMOS結構，位於所述基底的第二n型摻雜區，所述第二CMOS結構包括共同汲極端子、第二NMOS體觸點、第二NMOS源極觸點、第二PMOS體觸點和第二PMOS源極觸點；從所述共同汲極端子到所述共同閘極端子的第一電連接器；第一箝位元件包括第一二極體；從所述第一二極體的陰極到所述第一PMOS體觸點和所述第一PMOS源極觸點中的每一個的第二電連接器；和從所述第一二極體的陽極到所述第一NMOS體觸點和所述第一NMOS源極觸點中的每一個的第三電連接器，其中所述第二電連接器和第三電連接器中的每一個的整體位於所述IC元件的所述基底和第三金屬層之間。
如請求項1所述的IC元件，還包括：第二箝位元件包括第二二極體；從所述第二二極體的陰極到所述第二PMOS體觸點和所述第二PMOS源極觸點中的每一個的第四電連接器；和從所述第二二極體的陽極到所述第二NMOS體觸點和所述第二NMOS源極觸點中的每一個的第五電連接器，其中所述第四電連接器和所述第五電連接器中的每一個的整體位於所述IC元件的所述基底和所述第三金屬層之間。
如請求項1所述的IC元件，其中所述第二電連接器進一步連接到經配置以分佈供電電壓準位的覆蓋金屬內連線結構。
如請求項1所述的IC元件，其中所述第三電連接器進一步連接到經配置以分佈參考電壓準位的覆蓋金屬內連線結構。
如請求項1所述的IC元件，其中所述第一箝位電路包括NMOS電晶體，所述第一二極體的所述陽極包括所述NMOS電晶體的體觸點，以及所述第一二極體的所述陰極包括所述NMOS電晶體的汲極觸點。
如請求項1所述的IC元件，其中所述第一箝位電路包括PMOS電晶體，所述第一二極體的所述陽極包括所述PMOS電晶體的汲極觸點，並且所述第一二極體的所述陰極包括所述PMOS電晶體的體觸點。
如請求項1所述的IC元件，其中所述第一箝位電路包括雙極電晶體，和所述第一二極體對應所述雙極電晶體的PN接面。
如請求項1所述的IC元件，還包括：觸發電路耦合到所述箝位電路並配置為回應於靜電放電（ESD）事件輸出信號，其中所述箝位電路被配置為回應於所述信號將所述第二電連接器和第三電連接器彼此電耦合。
如請求項1所述的IC元件，其中所述第一電連接器的長度大於所述第二電連接器的長度、所述第三電連接器的長度以及所述第一二極體的所述陰極和陽極之間的距離之和。
如請求項1所述的IC，其中所述第二電連接器和第三電連接器中的每一個的所述整體位於所述IC元件的所述基底和第二金屬層之間。
一種積體電路（IC）元件，包括：第一互補金屬氧化物半導體（CMOS）結構，位於基底的第一n型摻雜區，所述第一CMOS結構包括共同閘極端子、第一n型MOS（NMOS）體觸點、第一NMOS源極觸點，第一p型MOS（PMOS）體觸點，和第一PMOS源極觸點；第二CMOS結構，位於所述基底的第二n型摻雜區、所述第二CMOS結構包括共同汲極端子、第二NMOS體觸點、第二NMOS源極觸點、第二PMOS體觸點和第二PMOS源極觸點；從所述共同汲極端子到所述共同閘極端子的第一電連接器；和第一箝位元件，包括第一二極體，其中所述第一電連接器的長度大於第一電流路徑的長度，所述第一電流路徑包括：從每個所述第一PMOS體觸點和第一PMOS源極觸點到所述第一二極體的陰極的第二電連接器；所述第一二極體；和從所述第一二極體的陽極到所述第一NMOS體觸點和所述第一NMOS源極觸點中的每一個的第三電連接器。
如請求項11所述的IC元件，其中整個所述第一電流路徑位於所述基底和所述IC元件的所述基底與第二金屬層之間。
如請求項11所述的IC元件，還包括：第二箝位元件，包括第二二極體，其中所述第一電連接器的所述長度大於第二電流路徑的長度，所述第二電流路徑包括：從所述第二PMOS體觸點和所述第二PMOS源極觸點的每一個到所述第二二極體的陰極的第四電連接器；所述第二二極體；和從所述第二二極體的陽極到所述第二NMOS體觸點和所述第二NMOS源極觸點的每一個的第五電連接器。
如請求項13所述的IC元件，其中所述第一箝位電路和第二箝位電路分別包括位於所述基底的對應n型摻雜區中的第一NMOS電晶體和第二NMOS電晶體，所述第一二極體的所述陽極包括所述第一NMOS電晶體的體觸點，所述第一二極體的所述陰極包括所述第一NMOS電晶體的汲極觸點，所述第二二極體的所述陽極包括所述第二NMOS電晶體的體觸點，以及所述第二二極體的所述陰極包括所述第二NMOS電晶體的汲極觸點。
如請求項13所述的IC元件，其中所述第一箝位電路和所述第二箝位電路分別包括位於所述基底的對應n型摻雜區中的第一PMOS電晶體和第二PMOS電晶體，所述第一二極體的所述陽極包括所述第一PMOS電晶體的汲極觸點，所述第一二極體的所述陰極包括所述第一PMOS電晶體的體觸點，所述第二二極體的所述陽極包括所述第二PMOS電晶體的汲極觸點，以及所述第二二極體的所述陰極包括所述第二PMOS電晶體的體觸點。
如請求項11所述的IC元件，其中所述第二電連接器被配置為將所述第一PMOS體觸點和第一PMOS源極觸點電連接到被配置為分佈供電電壓準位的第一金屬內連線結構，所述第三電連接器被配置為將所述第一NMOS體觸點和所述第一NMOS源極觸點電連接到被配置為分佈參考電壓準位的第二金屬內連線結構，並且所述第一箝位電路被配置為回應於從觸發電路接收到的信號將所述第一金屬內連線結構和所述第二金屬內連線結構相互耦合。
一種製造積體電路（IC）元件的方法，所述方法包括：在基底的第一n型摻雜區中構建第一互補金屬氧化物半導體（CMOS）結構，所述構建所述第一CMOS結構包括形成第一n型MOS（NMOS）體觸點區、第一NMOS源極區、第一p型MOS（PMOS）體觸點區、第一PMOS源極區；在所述基底的第二n型摻雜區中構建第二CMOS結構，所述構建所述第二CMOS結構包括形成第二NMOS體觸點區、第二NMOS源極區、第二PMOS體觸點區和第二PMOS源極區；在所述基底的第三n型區中構建第一箝位元件，所述構建所述第一箝位元件包括形成包括第一陰極和第一陽極的第一二極體；在所述基底的第四n型區中構建第二箝位元件，所述構建所述第二箝位元件包括形成包括第二陰極和第二陽極的第二二極體；和從所述基底的表面通過所述IC元件的第二金屬層形成覆蓋所述基底的第一多個金屬段，其中所述形成所述第一多個金屬段包括：形成從所述第一陰極到所述第一PMOS體觸點區和所述第一PMOS源極區的每一個的第一電連接器；形成從所述第一陽極到所述第一NMOS體觸點區和所述第一NMOS源極區的每一個的第二電連接器；形成從所述第二陰極到所述第二PMOS體觸點區和所述第二PMOS源極區的每一個的第三電連接器；和形成從所述第二陽極到所述第二NMOS體觸點區和所述第二NMOS源極區中的每一個的第四電連接器。
如請求項17所述的方法，其中所述構造所述第一箝位元件和所述第二箝位元件中的每一個包括形成NMOS電晶體，並且形成所述第一二極體和所述第二二極體中的每一個包括形成包括所述NMOS電晶體的汲極區的對應的所述第一陰極或所述第二陰極，和形成包括所述NMOS電晶體的體觸點區的對應的所述第一陽極或所述第二陽極。
如請求項17所述的方法，其中所述構造所述第一箝位元件和第二箝位元件中的每一個包括形成PMOS電晶體，並且形成所述第一二極體和所述第二二極體中的每一個包括形成包括所述PMOS電晶體的體觸點區的對應的所述第一陰極或所述第二陰極，和形成包括所述PMOS電晶體的汲極區的對應的所述第一陽極或所述第二陽極。
如請求項17所述的方法，還包括：形成覆蓋所述第一多個金屬段的第二多個金屬段，其中所述形成所述第二多個金屬段包括：形成從所述第一電連接器和所述第三電連接器中的每一個到配置為分配供電電壓準位的第一金屬內連線結構的第五電連接器；形成從所述第二電連接器和所述第四電連接器中的每一個到配置為分配參考電壓準位的第二金屬內連線結構的第六電連接器；和形成從所述第二CMOS結構的共同汲極端子到所述第一CMOS結構的共同閘極端子的第七電連接器的一部分。