JP4167413B2 - 半導体装置のレイアウト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路情報に基づいて半導体装置のレイアウトを行う半導体装置のレイアウト方法に関する。
【０００２】
【従来の技術】
従来、この種の分野の技術としては、例えば図１２に示すようなものがあった。
【０００３】
図１２は、従来のレイアウト手法を示すフローチャートである。また、図１３は、オペアンプの一例を示す回路図であり、図１４（ａ）〜（ｄ）は、このオペアンプの回路を用いて図１２の従来レイアウト手法を実現した場合のレイアウト・パターン・イメージ例を示す図である。これらの図を参照しつつ、従来のレイアウト方法を説明する。
【０００４】
まず、回路情報として、例えば図１３に示すオペアンプの回路情報を入手した後（ステップＳ１０１）、レイアウト行程として、この回路情報に沿ったディメンションサイズを有するトランジスタ２１１〜２１３，２２１〜２２４を任意の場所に作成する（ステップＳ１０２、図１４（ａ））。
【０００５】
次に、そのトランジスタ２１１〜２１３，２２１〜２２４近辺にトランジスタに電源を供給するための主電源配線２３０，２３１を作成し、その主電源配線２３０，２３１からトランジスタ２１１〜２１３，２２３，２２４に電源配線を接続する（ステップＳ１０３、図１４（ｂ））。そして、トランジスタ間の信号配線２４０，２４１を接続する（ステップＳ１０４、図１４（ｃ））。
【０００６】
この状態では、レイアウトに余裕がありチップサイズが大きくなるため、レイアウト面積の縮小化（最適化）を行うため、まず設計基準を満たして空きエリアを埋めるように、トランジスタの移動を行い（ステップＳ１０５）、それに伴い、トランジスタに接続されている電源配線の移動と（ステップＳ１０６）、トランジスタ間に接続されている信号配線の移動を行う（ステップＳ１０７、図１４（ｄ））。
【０００７】
その後の作成されたレイアウトの検証行程を行う。検証行程は、主に設計基準の検証、電源配線のショート検証、及び配線経路の検証を行う。まずは、設計基準の検証を行う（ステップＳ１０８）。設計基準の検証を行い、基準違反が見つかれば、トランジスタに接続されている電源配線の変更と（ステップＳ１０９）、トランジスタ間に接続されている信号配線の変更を行い（ステップＳ１１０）、基準違反を修正する。
【０００８】
設計基準の基準違反が無ければ、次に電源配線のショート検証を行う（ステップＳ１１１）。電源配線のショート検証を行って違反が見つかれば、再度トランジスタに接続されている電源配線の変更と（ステップＳ１０９）、トランジスタ間に接続されている信号配線の変更を行い（ステップＳ１１０）、違反の修正を行う。
【０００９】
電源配線のショートが無ければ、次に配線経路の検証を行う（ステップＳ１１２）。回路情報と同じ配線経路でレイアウトされているかを確認する。配線経路の接続ミスが見つかれば、トランジスタサイズの変更と（ステップＳ１１３）、トランジスタに接続されている電源配線の変更と（ステップＳ１０９）、トランジスタ間に接続されている信号配線の変更を行い（ステップＳ１１０）、配線経路の接続ミスを修正する。配線経路が回路と同じであればレイアウトが完了する。
【００１０】
図１５は、従来の大規模セルのレイアウト手法を示すフローチャートである。
【００１１】
大規模セルのレイアウトを行う場合は、まず回路情報を入手した後（ステップＳ１０１）、小さな単位セルごとに、上記ステップＳ１０２〜ステップＳ１０７のレイアウト手法を利用しつつレイアウト行程を実行する（ステップＳ２０１）。
【００１２】
次に、単位セル合成行程として、各単位セル間の電源配線を接続し（ステップＳ２０２）、各単位セル間の信号配線を接続し（ステップＳ２０３）、さらに、単位セルの移動を行い（ステップＳ２０４）、単位セル間の電源配線の移動を行い（ステップＳ２０５）、単位セル間の信号配線の移動を行う（ステップＳ２０６）。
【００１３】
その後、検証行程として、上記ステップＳ１０８〜ステップＳ１１３と同様の処理を行うことにより、大規模セルのレイアウトが完成する。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記の従来のレイアウト手法では、レイアウト完了までの期間が長いという問題点があった。
【００１５】
具体的に説明すると、上記従来のレイアウト手法を行った場合の時間的な比率として、図１６（ａ）に、レイアウト行程と検証行程の比率を示す。同図から明らかなように、従来では、レイアウト行程に約９０％、検証行程に約１０％となり、レイアウト行程に最も多くの時間を費やす。これは、検証行程でそれぞれ１回違反があった場合の例を載せているが、違反回数が多くなると更に期間が延びることになる。
【００１６】
なお、図１６（ｂ）は、レイアウト行程内おけるステップ単位の期間の内訳を示し、図１６（ｃ）は、検証行程内おけるステップ単位の期間の内訳を示す。
【００１７】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、レイアウト完了までの期間を短縮することができる半導体装置のレイアウト方法を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、第１の発明に係る半導体装置のレイアウト方法では、半導体装置の回路情報に基づいて、該半導体装置のレイアウトを行うレイアウト行程と、前記レイアウト行程で行ったレイアウトを検証する検証行程とを有する半導体装置のレイアウト方法において、前記レイアウト行程は、レイアウトツールが、前記回路情報に沿ったディメンションサイズを有するトランジスタを任意の場所に作成するトランジスタ作成ステップと、前記トランジスタに電源配線を接続するための電源配線接続情報である電源接続用ビア・コンタクトデータを前記回路情報から抽出して前記トランジスタに接続するビア・コンタクト作成ステップと、前記半導体装置の設計基準を満たすように前記トランジスタを所定の位置に配置するトランジスタ移動ステップと、前記設計基準を満たすように前記トランジスタ間の信号配線を接続する信号配線接続ステップを有し、前記検証行程は、コンピュータが、前記トランジスタ作成ステップから前記信号配線接続ステップまでを経て作成されたレイアウトデータから、トランジスタ情報とトランジスタに接続される信号配線情報を抽出したものをレイアウト回路情報とし、前記回路情報と前記レイアウト回路情報とをおなじ配線経路でレイアウトされているか否かを比較判定する配線経路検証ステップを有し、前記レイアウトツールが、前記配線経路検証ステップで配線経路に誤りがあると判定されたときは、前記回路情報に沿うように、前記トランジスタのサイズを変更するステップと前記信号配線を変更するステップとを、前記配線経路検証ステップで配線経路に誤りがないと判定されるまで繰り返し実行するようにし、前記配線経路検証ステップで配線経路に誤りがないと判定されたときは、前記電源配線接続用ビア・コンタクトデータに電源配線を自動的に接続する電源配線自動発生ステップを実行することを特徴とする。
【００１９】
第２の発明に係る半導体装置のレイアウト方法では、前記ビア・コンタクト作成ステップは、前記レイアウトツールが、前記回路情報から前記電源接続用ビア・コンタクトデータを抽出する処理と、前記トランジスタ作成ステップで作成されたトランジスタ領域全体のコンパクションを実行するコンパクション処理と、前記抽出処理で抽出された電源接続用のビア・コンタクトデータを前記トランジスタに接続する接続処理とを有することを特徴とする。
【００２０】
第３の発明に係る半導体装置のレイアウト方法では、上記半導体装置のレイアウト方法において、前記ビア・コンタクト作成ステップで作成される前記電源接続用ビア・コンタクトデータは、各電源ごとにそれぞれ専用に作成されることを特徴とする。
【００２１】
第４の発明に係る半導体装置のレイアウト方法では、前記電源配線自動発生ステップで発生する電源配線の発生エリアを各電源ごとに区分するための区分データを用いることを特徴とする。
【００２２】
第５の発明に係る半導体装置のレイアウト方法では、上記半導体装置のレイアウト方法において、３層以上の多層配線が使用可能なプロセスを用い、各電源ごとに配される各電源配線と前記信号配線をそれぞれ異なる配線層において構成することを特徴とする。
【００２３】
第６の発明に係る半導体装置のレイアウト方法では、請求項１から請求項５記載の前記レイアウト行程を用いて、複数のトランジスタを有する単位セルごとにレイアウトした後、前記レイアウトツールが、前記単位セル間を信号配線で接続する単位セル合成ステップを行い、前記単位セル合成ステップで得られた結果に対して、請求項１から請求項５記載の前記検証行程及び前記電源配線自動発生ステップを実行することを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２５】
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置のレイアウト方法を示すフローチャートである。また、図２は、図１に示すビア・コンタクト（ｖｉａｃｏｎ：回路接続情報）作成行程の詳細を示すフローチャートであり、図３は、オペアンプの一例を示す回路図であり、図４（ａ）〜（ｄ）は、このオペアンプの回路を用いて図１の本実施形態に係るレイアウト手法を実現した場合のレイアウト・パターン・イメージ例を示す図である。これらの図を参照しつつ、本実施形態のレイアウト方法を説明する。なお、この半導体装置のレイアウト方法は、この分野で一般的に行なわれているようにコンピュータのレイアウトツールを用いて行われる。
【００２６】
まず、回路情報を入手する（ステップＳ１１）。この回路情報は、設計された回路を所定の構造記述言語に基づいて記述したもので、トランジスタ等の素子や各端子の接続関係が１本ずつ記述され、静的な回路ネットワークがトランジスタレベルで表現されているものである。本実施形態では、例えば図３に示すようなオペアンプの回路情報を用いることにする。
【００２７】
回路情報を入手した後、レイアウト行程として、まず前記回路情報からトランジスタ情報を抽出し、該トランジスタ情報に沿ったディメンジョンサイズを有するトランジスタを任意の場所に作成する（トランジスタ作成ステップ：ステップＳ１２）。図４（ａ）に示す例では、トランジスタ１１〜１３がＮ−Ｗｅｌｌパターン１０上に、トランジスタ２１〜２４がＰ−Ｗｅｌｌパターン２０上にそれぞれ作成されている。
【００２８】
次に、作成されたトランジスタに電源配線を接続するための電源配線接続情報（以下、電源接続用ビア・コンタクトと記す）を接続する（ビア・コンタクト作成ステップ：ステップＳ１３，図４（ｂ））。
【００２９】
このビア・コンタクト作成ステップを図２によって詳細に説明すると、始めに、前記回路情報から前記電源接続用ビア・コンタクトを抽出する（ステップＳ２１）。次いで、前記トランジスタ作成ステップで作成されたトランジスタ領域全体のコンパクションを実行する（ステップＳ２２）。このコンパクションは、設計基準を満たしながらレイアウトパターンの冗長部分を圧縮する処理であり、これによって、トランジスタのドレインあるいはソース領域の共通化も行われる。図４（ｂ）に示す例では、トランジスタ１１，１２のソース領域、及びトランジスタ２１，２２のソース領域の共通化が行われている。
【００３０】
そして、抽出された電源接続用ビア・コンタクトをトランジスタに接続する（ステップＳ２３）。図４（ｂ）に示す例では、トランジスタ１１，１２、トランジスタ１３、及びトランジスタ２３，２４の各ソースに、それぞれ電源接続用ビア・コンタクト３１が接続されている。
【００３１】
このようにして各トランジスタのソースデータが予め作成される。
【００３２】
図１に戻り、上記ビア・コンタクト作成ステップに続いては、設計基準を満たして空きエリアを埋めるように、トランジスタを移動し（トランジスタ移動ステップ：ステップＳ１４）、さらに、設計基準を満たして空きエリアを埋めるようにトランジスタ間の信号配線を接続する（信号配線接続ステップ：ステップＳ１５）。図４（ｃ）に示す例では、トランジスタ間に信号配線４１，４２が接続されている。
【００３３】
次に、レイアウトの検証行程を行う。この検証行程は、配線経路の検証を行う（配線経路検証ステップ：ステップＳ１６）。このステップでは、回路情報と同じ配線経路でレイアウトされているかを確認する。
【００３４】
配線経路の接続ミスが見つかれば、トランジスタサイズの変更（トランジスタ変更ステップ：ステップＳ１７）と、トランジスタ間に接続されている信号配線の変更（信号配線変更ステップ：ステップＳ１８）を行い、配線経路の接続ミスを修正する。
【００３５】
配線経路が回路と同じであれば、主電源配線を上記電源接続用ビア・コンタクトに自動的に接続する自動発生行程を行う。すなわち、この行程では、上記電源接続用ビア・コンタクトを認識して、この電源接続用ビア・コンタクトに主電源配線が自動的に接続される（電源配線接続ステップ：ステップＳ１９）。図４（ｄ）の例では、Ｎ−Ｗｅｌｌパターン１０上の電源配線用ビア・コンタクト３１がＶＤＤ電源配線５１に、Ｐ−Ｗｅｌｌパターン２０上の電源配線用ビア・コンタクト３１がＧＮＤ電源配線５２にそれぞれ接続される。このように自動発生行程を経てレイアウトが終了する。
【００３６】
上記の本実施形態のレイアウト方法でレイアウトを行う時の最も重要な特徴は、レイアウト行程において、トランジスタを主電源配線に接続する代わりに、電源接続専用のビア・コンタクトを接続するレイアウト手法にある。そして、レイアウト行程と検証行程の後に自動的に電源配線を発生させるようにしている。
【００３７】
これにより、電源配線をレイアウト完成直前に行うことができるため、従来の電源配線移動ステップを省略でき、またトランジスタ間隔や配線間隔なども予め設計基準を満たした状態でレイアウトを行うため、従来の電源配線移動ステップ及び信号配線移動ステップを省略することができ、最も時間の掛かるレイアウト行程の期間短縮が可能になる。さらに、レイアウト行程においては、電源配線が無いため、シンプル且つスピーディーなレイアウトを行うことができる。また、検証行程後に自動的に電源配線の接続を行うため、電源配線のショートや設計基準違反はあり得ず、従って従来の電源配線ショート検証ステップも不要になる。
【００３８】
図５（ａ），（ｂ）は、従来のレイアウト手法と本実施形態のレイアウト手法との時間的な比率の比較を示す図であり、同図（ａ）が従来手法、同図（ｂ）が本実施形態の手法を示している。
【００３９】
同図で明らかなように、本実施形態の手法を行うことで従来手法に対して約７１％の期間でレイアウトを終了させることが可能となる。詳細として、図６（ａ），（ｂ）には、レイアウト行程内におけるステップ単位の期間の内訳を、図７（ａ），（ｂ）には、検証行程内におけるステップ単位の期間の内訳を、それぞれ従来の手法と本実施形態の手法を対比して示す。
【００４０】
［第２実施形態］
第１実施形態のトランジスタに電源接続用ビア・コンタクトを接続するステップでは、トランジスタに電源を接続するためのビア・コンタクトは一種類にて作成し、自動発生行程にてＮ−Ｗｅｌｌパターン上のビア・コンタクトをＶＤＤ電源用、それ以外をＧＮＤ電源用にしているが、本第２実施形態では、そのビア・コンタクトをＶＤＤ配線接続用のビア・コンタクトとＧＮＤ配線接続用のビア・コンタクトとに予め分けるようにしたものである。
【００４１】
図８（ａ），（ｂ）は、本発明の第２実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【００４２】
図８（ａ）には、上記図１に示す信号配線接続ステップ（ステップＳ１５）の段階の状態が示され、Ｎ−Ｗｅｌｌパターン６０上にはトランジスタ６２が作成され、Ｐ−Ｗｅｌｌパターン６１上にはトランジスタ６３が作成されている。そして、トランジスタ６２，６３の各々の信号配線用ビア・コンタクト６５間には信号配線６９が接続されている。さらに、トランジスタ６２にはＶＤＤ配線接続用のビア・コンタクト６６が接続され、トランジスタ６３にはＧＮＤ配線接続用のビア・コンタクト６８が接続されている。
【００４３】
図８（ｂ）には、図８（ａ）に示した信号配線接続ステップ後の電源配線接続ステップ（ステップＳ１９）の状態が示され、ＶＤＤパッドのビア・コンタクト７１とトランジスタ６２のＶＤＤ配線接続用ビア・コンタクト６６との間にＶＤＤ配線７３が接続されている。さらに、ＧＮＤパッドのビア・コンタクト７２とトランジスタ６３のＧＮＤ配線接続用ビア・コンタクト６８との間にＧＮＤ配線７４が接続されている。
【００４４】
本実施形態では、トランジスタに電源を接続するためのビア・コンタクトを、ＶＤＤ配線接続用のビア・コンタクトとＧＮＤ配線接続用のビア・コンタクトとに分けるようにしたので、上記トランジスタ作成ステップ（ステップＳ１２）、ビア・コンタクト作成ステップ（ステップＳ１３）、及びトランジスタ移動ステップ（ステップＳ１４）において、電源配線の経路を考慮したレイアウトをヴィジュアル的にイメージしながら行うことができる。また複数の電源を用いる場合も、その電源の数だけビア・コンタクトの種類を分けることで、容易に多電源配線のレイアウトを行うことができる。
【００４５】
［第３実施形態］
第１実施形態の電源の自動発生行程においては、Ｎ−Ｗｅｌｌパターン上の電源配線用ビア・コンタクトをＶＤＤ電源用、それ以外をＧＮＤ電源用にしているが、本第３実施形態は、電源配線を発生するエリアを分けるための区分線（区分パターン）を用いるようにしたものである。
【００４６】
図９（ａ），（ｂ）は、本発明の第３実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【００４７】
図９（ａ）には、上記図１に示す信号配線接続ステップ（ステップＳ１５）の段階の状態が示され、電源エリア区分線８０によって、電源配線が発生するエリアがＶＤＤ電源側とＧＮＤ電源側に分かれている。
【００４８】
ＶＤＤ電源側にはＮ−Ｗｅｌｌパターン８１，８３が作成され、Ｎ−Ｗｅｌｌパターン８１上にはトランジスタ８５，８６，８７が作成され、Ｎ−Ｗｅｌｌパターン８３上にはトランジスタ９５，９６，９７が作成されている。一方、ＧＮＤ電源側にはＰ−Ｗｅｌｌパターン８２，８４が作成され、Ｐ−Ｗｅｌｌパターン８２上にはトランジスタ８８，８９，９０が作成され、Ｐ−Ｗｅｌｌパターン８４上にはトランジスタ９８，９９，１００が作成されている。
【００４９】
上記各トランジスタは同一の構成を成し、例えばトランジスタ８５，８８の各々の信号配線用ビア・コンタクト８５ａ間には信号配線９１が接続されている。さらに、トランジスタ８５，８８にはそれぞれ電源接続用のビア・コンタクト８５ｂが接続されている。
【００５０】
図９（ｂ）には、図９（ａ）に示した信号配線接続ステップ後の電源配線接続ステップ（ステップＳ１９）の状態が示され、ＶＤＤ電源側において、ＶＤＤパッドのビア・コンタクト１１１とトランジスタ８５，８６，８７，９５，９６，９７の各電源配線接続用ビア・コンタクト８５ｂとの間にはＶＤＤ配線１２０が接続されている。さらに、ＧＮＤ電源側において、ＧＮＤパッドのビア・コンタクト１１２とトランジスタ８８，８９，９０，９８，９９，１００の各電源配線接続用ビア・コンタクト８５ｂとの間にはＧＮＤ配線１３０が接続されている。
【００５１】
本実施形態では、電源配線を発生するエリアを分けるための区分線を用いるようにしたので、ビア・コンタクトの種類を電源に応じて分けることなく、且つより理想的な電源経路を自動発生することができる。また、複数の電源を用いる場合も、その電源を分けることができる数だけ区分線（区分パターン）を使うことで、容易に多電源配線のレイアウトを行うことができる。
【００５２】
［第４実施形態］
第４実施形態では、上記第２実施形態で説明したＶＤＤ配線接続用のビア・コンタクトとＧＮＤ配線接続用のビア・コンタクトとに予め分ける手法を前提として、さらに、３層以上のＡｌ多層配線が使用可能なプロセスを用いた場合は、ＶＤＤ配線、ＧＮＤ配線及び信号配線をそれぞれ異なるＡｌ層で構成するようにしたものである。
【００５３】
図１０（ａ）〜（ｅ）は、本発明の第４実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【００５４】
図１０（ａ）には、上記図１に示すビア・コンタクト作成ステップ（ステップＳ１３）の段階のレイアウト状態が示され、Ｎ−Ｗｅｌｌパターン１２１上にはトランジスタ１２３，１２４，１２５が作成され、Ｐ−Ｗｅｌｌパターン１２２上にはトランジスタ１２６，１２７，１２８が作成されている。そして、トランジスタ１２３，１２４，１２５は、ドレインに各々の信号配線用ビア・コンタクト１２１ａが接続され、さらに、ソースにはＶＤＤ配線接続用のビア・コンタクト１２１ｂが接続されている。
【００５５】
一方、トランジスタ１２６，１２７，１２８は、ドレインに各々の信号配線用ビア・コンタクト１２１ａが接続され、さらに、ソースにはＧＮＤ配線接続用のビア・コンタクト１２２ｂが接続されている。
【００５６】
そして、この状態のレイアウトパターン上に、図１０（ｂ），（ｃ），（ｄ）に示すように、ＶＤＤ配線１４０、ＧＮＤ配線１４１及び信号配線１４２，１４３をそれぞれ異なるＡｌ層で構成すると、図１０（ｅ）に示すようにレイアウトが完成する。
【００５７】
本実施形態では、３層以上のＡｌ多層配線が使用可能なプロセスを用いた場合は、ＶＤＤ配線、ＧＮＤ配線及び信号配線をそれぞれ異なるＡｌ層で構成するようにしたので、電源配線間や、電源配線から信号配線間の設計基準を満たす必要がなくなるため、よりレイアウトの縮小が可能となり、さらに、電源配線の寄生容量にてノイズを抑える効果も得られる。
【００５８】
［第５実施形態］
図１１は、本発明の第５実施形態に係る大規模セルのレイアウト方法を示すフローチャートである。
【００５９】
大規模セルのレイアウトを行う場合は、まず回路情報を入手した後（ステップＳ１１）、小さな単位セルごとに、上記ステップＳ１２〜ステップＳ１５のレイアウト手法を利用しつつレイアウト行程を実行する（ステップＳ３１）。
【００６０】
次に、単位セル合成行程として、各単位セル間の信号配線を接続する（ステップＳ３２）。その後、検証行程として、上記ステップＳ１６〜ステップＳ１８と同様の処理を行い、自動発生行程として、上記ステップＳ１９と同様の処理を行うことにより、大規模セルのレイアウトが完成する。
【００６１】
これにより、図１５に示した従来の大規模セルのレイアウト手法と比べて、レイアウト行程と検証行程において上述したような各ステップの省略化が実現されるのに加え、単位セル合成行程において、各単位セル間の電源配線の接続（ステップＳ２０２）、単位セルの移動（ステップＳ２０４）、単位セル間の電源配線の移動（ステップＳ２０５）、及び単位セル間の信号配線の移動（ステップＳ２０６）の従来の各ステップが省略されるので、大規模セルのレイアウトにおいて、容易なレイアウトを行うことができ、レイアウト期間を大幅に短縮することが可能になる。
【００６２】
【発明の効果】
以上詳細に説明したように、請求項１及び請求項２の発明によれば、電源配線をレイアウト完成直前に行うため、電源配線の移動等の処理が不要となり、シンプル且つスピーディーなレイアウトを行うことができる。さらに、検証行程後、自動的に電源配線を行うため、電源配線のショートや設計基準の違反がなく、高品質なレイアウトが可能になる。また、予め設計基準を満たした状態でレイアウトされているため、設計基準検証も必要なく、且つ電源配線を自動発生させるため電源配線のショート検証も不要となるので、検証行程の期間も短縮できる。これにより、本発明のレイアウト方法を実行することで従来のレイアウト方法に比べて期間を大幅に短縮してレイアウトを終了させることが可能となる。
【００６３】
請求項３の発明によれば、電源接続用ビア・コンタクトデータを、各電源ごとにそれぞれ専用に作成したので、トランジスタ作成ステップ、ビア・コンタクト作成ステップ、及びトランジスタ移動ステップにおいて、電源配線の経路を考慮したレイアウトをヴィジュアル的にイメージしながら行うことができる。また複数の電源を用いる場合も、その電源の数だけビア・コンタクトの種類を分けることで、容易に多電源配線のレイアウトを行うことができる。
【００６４】
請求項４の発明によれば、電源配線自動発生ステップで発生する電源配線の発生エリアを各電源ごとに区分するための区分データを用いるようにしたので、ビア・コンタクトの種類を電源に応じて分けることなく、且つより理想的な電源経路を自動発生することができる。また、複数の電源を用いる場合も、その電源を分けることができる数だけ区分データを使うことで、容易に多電源配線のレイアウトを行うことができる。
【００６５】
請求項５の発明によれば、３層以上の多層配線が使用可能なプロセスを用い、各電源ごとに配される各電源配線と前記信号配線をそれぞれ異なる配線層において構成するようにしたので、電源配線間や、電源配線から信号配線間の設計基準を満たす必要がなくなるため、よりレイアウトの縮小が可能となり、また電源配線の寄生容量にてノイズを抑える効果も得られる。
【００６６】
請求項６の発明によれば、大規模セルのレイアウトを行う場合も、本発明のレイアウト方法を用いることで、容易なレイアウトを行うことが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体装置のレイアウト方法を示すフローチャートである。
【図２】 図１に示すビア・コンタクト作成行程の詳細を示すフローチャートである。
【図３】 オペアンプの一例を示す回路図である。
【図４】 オペアンプの回路を用いて図１のレイアウト手法を．実現した場合のレイアウト・パターン・イメージ例を示す図である。
【図５】 従来のレイアウト方法と本実施形態のレイアウト方法との時間的な比率の比較を示す図である。
【図６】 レイアウト行程内におけるステップ単位の期間の内訳を示す図である。
【図７】 検証行程内におけるステップ単位の期間の内訳を示す図である。
【図８】 本発明の第２実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【図９】 本発明の第３実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【図１０】 本発明の第４実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【図１１】 本発明の第５実施形態に係る大規模セルのレイアウト方法を示すフローチャートである。
【図１２】 従来のレイアウト手法を示すフローチャートである。
【図１３】 オペアンプの一例を示す回路図である。
【図１４】 オペアンプの回路を用いて図１２の従来のレイアウト手法を実現した場合のレイアウト・パターン・イメージ例を示す図である。
【図１５】 従来の大規模セルのレイアウト手法を示すフローチャートである。
【図１６】 従来のレイアウト方法の全体期間を示す図である。
【符号の説明】
１０ Ｎ−Ｗｅｌｌパターン
１１〜１３ トランジスタ
２０ Ｐ−Ｗｅｌｌパターン
２１〜２４ トランジスタ
３１ 電源接続用ビア・コンタクト
４１，４２ 信号配線
５１ ＶＤＤ電源配線
５２ ＧＮＤ電源配線
【発明の属する技術分野】
本発明は、回路情報に基づいて半導体装置のレイアウトを行う半導体装置のレイアウト方法に関する。
【０００２】
【従来の技術】
従来、この種の分野の技術としては、例えば図１２に示すようなものがあった。
【０００３】
図１２は、従来のレイアウト手法を示すフローチャートである。また、図１３は、オペアンプの一例を示す回路図であり、図１４（ａ）〜（ｄ）は、このオペアンプの回路を用いて図１２の従来レイアウト手法を実現した場合のレイアウト・パターン・イメージ例を示す図である。これらの図を参照しつつ、従来のレイアウト方法を説明する。
【０００４】
まず、回路情報として、例えば図１３に示すオペアンプの回路情報を入手した後（ステップＳ１０１）、レイアウト行程として、この回路情報に沿ったディメンションサイズを有するトランジスタ２１１〜２１３，２２１〜２２４を任意の場所に作成する（ステップＳ１０２、図１４（ａ））。
【０００５】
次に、そのトランジスタ２１１〜２１３，２２１〜２２４近辺にトランジスタに電源を供給するための主電源配線２３０，２３１を作成し、その主電源配線２３０，２３１からトランジスタ２１１〜２１３，２２３，２２４に電源配線を接続する（ステップＳ１０３、図１４（ｂ））。そして、トランジスタ間の信号配線２４０，２４１を接続する（ステップＳ１０４、図１４（ｃ））。
【０００６】
この状態では、レイアウトに余裕がありチップサイズが大きくなるため、レイアウト面積の縮小化（最適化）を行うため、まず設計基準を満たして空きエリアを埋めるように、トランジスタの移動を行い（ステップＳ１０５）、それに伴い、トランジスタに接続されている電源配線の移動と（ステップＳ１０６）、トランジスタ間に接続されている信号配線の移動を行う（ステップＳ１０７、図１４（ｄ））。
【０００７】
その後の作成されたレイアウトの検証行程を行う。検証行程は、主に設計基準の検証、電源配線のショート検証、及び配線経路の検証を行う。まずは、設計基準の検証を行う（ステップＳ１０８）。設計基準の検証を行い、基準違反が見つかれば、トランジスタに接続されている電源配線の変更と（ステップＳ１０９）、トランジスタ間に接続されている信号配線の変更を行い（ステップＳ１１０）、基準違反を修正する。
【０００８】
設計基準の基準違反が無ければ、次に電源配線のショート検証を行う（ステップＳ１１１）。電源配線のショート検証を行って違反が見つかれば、再度トランジスタに接続されている電源配線の変更と（ステップＳ１０９）、トランジスタ間に接続されている信号配線の変更を行い（ステップＳ１１０）、違反の修正を行う。
【０００９】
電源配線のショートが無ければ、次に配線経路の検証を行う（ステップＳ１１２）。回路情報と同じ配線経路でレイアウトされているかを確認する。配線経路の接続ミスが見つかれば、トランジスタサイズの変更と（ステップＳ１１３）、トランジスタに接続されている電源配線の変更と（ステップＳ１０９）、トランジスタ間に接続されている信号配線の変更を行い（ステップＳ１１０）、配線経路の接続ミスを修正する。配線経路が回路と同じであればレイアウトが完了する。
【００１０】
図１５は、従来の大規模セルのレイアウト手法を示すフローチャートである。
【００１１】
大規模セルのレイアウトを行う場合は、まず回路情報を入手した後（ステップＳ１０１）、小さな単位セルごとに、上記ステップＳ１０２〜ステップＳ１０７のレイアウト手法を利用しつつレイアウト行程を実行する（ステップＳ２０１）。
【００１２】
次に、単位セル合成行程として、各単位セル間の電源配線を接続し（ステップＳ２０２）、各単位セル間の信号配線を接続し（ステップＳ２０３）、さらに、単位セルの移動を行い（ステップＳ２０４）、単位セル間の電源配線の移動を行い（ステップＳ２０５）、単位セル間の信号配線の移動を行う（ステップＳ２０６）。
【００１３】
その後、検証行程として、上記ステップＳ１０８〜ステップＳ１１３と同様の処理を行うことにより、大規模セルのレイアウトが完成する。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記の従来のレイアウト手法では、レイアウト完了までの期間が長いという問題点があった。
【００１５】
具体的に説明すると、上記従来のレイアウト手法を行った場合の時間的な比率として、図１６（ａ）に、レイアウト行程と検証行程の比率を示す。同図から明らかなように、従来では、レイアウト行程に約９０％、検証行程に約１０％となり、レイアウト行程に最も多くの時間を費やす。これは、検証行程でそれぞれ１回違反があった場合の例を載せているが、違反回数が多くなると更に期間が延びることになる。
【００１６】
なお、図１６（ｂ）は、レイアウト行程内おけるステップ単位の期間の内訳を示し、図１６（ｃ）は、検証行程内おけるステップ単位の期間の内訳を示す。
【００１７】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、レイアウト完了までの期間を短縮することができる半導体装置のレイアウト方法を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、第１の発明に係る半導体装置のレイアウト方法では、半導体装置の回路情報に基づいて、該半導体装置のレイアウトを行うレイアウト行程と、前記レイアウト行程で行ったレイアウトを検証する検証行程とを有する半導体装置のレイアウト方法において、前記レイアウト行程は、レイアウトツールが、前記回路情報に沿ったディメンションサイズを有するトランジスタを任意の場所に作成するトランジスタ作成ステップと、前記トランジスタに電源配線を接続するための電源配線接続情報である電源接続用ビア・コンタクトデータを前記回路情報から抽出して前記トランジスタに接続するビア・コンタクト作成ステップと、前記半導体装置の設計基準を満たすように前記トランジスタを所定の位置に配置するトランジスタ移動ステップと、前記設計基準を満たすように前記トランジスタ間の信号配線を接続する信号配線接続ステップを有し、前記検証行程は、コンピュータが、前記トランジスタ作成ステップから前記信号配線接続ステップまでを経て作成されたレイアウトデータから、トランジスタ情報とトランジスタに接続される信号配線情報を抽出したものをレイアウト回路情報とし、前記回路情報と前記レイアウト回路情報とをおなじ配線経路でレイアウトされているか否かを比較判定する配線経路検証ステップを有し、前記レイアウトツールが、前記配線経路検証ステップで配線経路に誤りがあると判定されたときは、前記回路情報に沿うように、前記トランジスタのサイズを変更するステップと前記信号配線を変更するステップとを、前記配線経路検証ステップで配線経路に誤りがないと判定されるまで繰り返し実行するようにし、前記配線経路検証ステップで配線経路に誤りがないと判定されたときは、前記電源配線接続用ビア・コンタクトデータに電源配線を自動的に接続する電源配線自動発生ステップを実行することを特徴とする。
【００１９】
第２の発明に係る半導体装置のレイアウト方法では、前記ビア・コンタクト作成ステップは、前記レイアウトツールが、前記回路情報から前記電源接続用ビア・コンタクトデータを抽出する処理と、前記トランジスタ作成ステップで作成されたトランジスタ領域全体のコンパクションを実行するコンパクション処理と、前記抽出処理で抽出された電源接続用のビア・コンタクトデータを前記トランジスタに接続する接続処理とを有することを特徴とする。
【００２０】
第３の発明に係る半導体装置のレイアウト方法では、上記半導体装置のレイアウト方法において、前記ビア・コンタクト作成ステップで作成される前記電源接続用ビア・コンタクトデータは、各電源ごとにそれぞれ専用に作成されることを特徴とする。
【００２１】
第４の発明に係る半導体装置のレイアウト方法では、前記電源配線自動発生ステップで発生する電源配線の発生エリアを各電源ごとに区分するための区分データを用いることを特徴とする。
【００２２】
第５の発明に係る半導体装置のレイアウト方法では、上記半導体装置のレイアウト方法において、３層以上の多層配線が使用可能なプロセスを用い、各電源ごとに配される各電源配線と前記信号配線をそれぞれ異なる配線層において構成することを特徴とする。
【００２３】
第６の発明に係る半導体装置のレイアウト方法では、請求項１から請求項５記載の前記レイアウト行程を用いて、複数のトランジスタを有する単位セルごとにレイアウトした後、前記レイアウトツールが、前記単位セル間を信号配線で接続する単位セル合成ステップを行い、前記単位セル合成ステップで得られた結果に対して、請求項１から請求項５記載の前記検証行程及び前記電源配線自動発生ステップを実行することを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２５】
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置のレイアウト方法を示すフローチャートである。また、図２は、図１に示すビア・コンタクト（ｖｉａｃｏｎ：回路接続情報）作成行程の詳細を示すフローチャートであり、図３は、オペアンプの一例を示す回路図であり、図４（ａ）〜（ｄ）は、このオペアンプの回路を用いて図１の本実施形態に係るレイアウト手法を実現した場合のレイアウト・パターン・イメージ例を示す図である。これらの図を参照しつつ、本実施形態のレイアウト方法を説明する。なお、この半導体装置のレイアウト方法は、この分野で一般的に行なわれているようにコンピュータのレイアウトツールを用いて行われる。
【００２６】
まず、回路情報を入手する（ステップＳ１１）。この回路情報は、設計された回路を所定の構造記述言語に基づいて記述したもので、トランジスタ等の素子や各端子の接続関係が１本ずつ記述され、静的な回路ネットワークがトランジスタレベルで表現されているものである。本実施形態では、例えば図３に示すようなオペアンプの回路情報を用いることにする。
【００２７】
回路情報を入手した後、レイアウト行程として、まず前記回路情報からトランジスタ情報を抽出し、該トランジスタ情報に沿ったディメンジョンサイズを有するトランジスタを任意の場所に作成する（トランジスタ作成ステップ：ステップＳ１２）。図４（ａ）に示す例では、トランジスタ１１〜１３がＮ−Ｗｅｌｌパターン１０上に、トランジスタ２１〜２４がＰ−Ｗｅｌｌパターン２０上にそれぞれ作成されている。
【００２８】
次に、作成されたトランジスタに電源配線を接続するための電源配線接続情報（以下、電源接続用ビア・コンタクトと記す）を接続する（ビア・コンタクト作成ステップ：ステップＳ１３，図４（ｂ））。
【００２９】
このビア・コンタクト作成ステップを図２によって詳細に説明すると、始めに、前記回路情報から前記電源接続用ビア・コンタクトを抽出する（ステップＳ２１）。次いで、前記トランジスタ作成ステップで作成されたトランジスタ領域全体のコンパクションを実行する（ステップＳ２２）。このコンパクションは、設計基準を満たしながらレイアウトパターンの冗長部分を圧縮する処理であり、これによって、トランジスタのドレインあるいはソース領域の共通化も行われる。図４（ｂ）に示す例では、トランジスタ１１，１２のソース領域、及びトランジスタ２１，２２のソース領域の共通化が行われている。
【００３０】
そして、抽出された電源接続用ビア・コンタクトをトランジスタに接続する（ステップＳ２３）。図４（ｂ）に示す例では、トランジスタ１１，１２、トランジスタ１３、及びトランジスタ２３，２４の各ソースに、それぞれ電源接続用ビア・コンタクト３１が接続されている。
【００３１】
このようにして各トランジスタのソースデータが予め作成される。
【００３２】
図１に戻り、上記ビア・コンタクト作成ステップに続いては、設計基準を満たして空きエリアを埋めるように、トランジスタを移動し（トランジスタ移動ステップ：ステップＳ１４）、さらに、設計基準を満たして空きエリアを埋めるようにトランジスタ間の信号配線を接続する（信号配線接続ステップ：ステップＳ１５）。図４（ｃ）に示す例では、トランジスタ間に信号配線４１，４２が接続されている。
【００３３】
次に、レイアウトの検証行程を行う。この検証行程は、配線経路の検証を行う（配線経路検証ステップ：ステップＳ１６）。このステップでは、回路情報と同じ配線経路でレイアウトされているかを確認する。
【００３４】
配線経路の接続ミスが見つかれば、トランジスタサイズの変更（トランジスタ変更ステップ：ステップＳ１７）と、トランジスタ間に接続されている信号配線の変更（信号配線変更ステップ：ステップＳ１８）を行い、配線経路の接続ミスを修正する。
【００３５】
配線経路が回路と同じであれば、主電源配線を上記電源接続用ビア・コンタクトに自動的に接続する自動発生行程を行う。すなわち、この行程では、上記電源接続用ビア・コンタクトを認識して、この電源接続用ビア・コンタクトに主電源配線が自動的に接続される（電源配線接続ステップ：ステップＳ１９）。図４（ｄ）の例では、Ｎ−Ｗｅｌｌパターン１０上の電源配線用ビア・コンタクト３１がＶＤＤ電源配線５１に、Ｐ−Ｗｅｌｌパターン２０上の電源配線用ビア・コンタクト３１がＧＮＤ電源配線５２にそれぞれ接続される。このように自動発生行程を経てレイアウトが終了する。
【００３６】
上記の本実施形態のレイアウト方法でレイアウトを行う時の最も重要な特徴は、レイアウト行程において、トランジスタを主電源配線に接続する代わりに、電源接続専用のビア・コンタクトを接続するレイアウト手法にある。そして、レイアウト行程と検証行程の後に自動的に電源配線を発生させるようにしている。
【００３７】
これにより、電源配線をレイアウト完成直前に行うことができるため、従来の電源配線移動ステップを省略でき、またトランジスタ間隔や配線間隔なども予め設計基準を満たした状態でレイアウトを行うため、従来の電源配線移動ステップ及び信号配線移動ステップを省略することができ、最も時間の掛かるレイアウト行程の期間短縮が可能になる。さらに、レイアウト行程においては、電源配線が無いため、シンプル且つスピーディーなレイアウトを行うことができる。また、検証行程後に自動的に電源配線の接続を行うため、電源配線のショートや設計基準違反はあり得ず、従って従来の電源配線ショート検証ステップも不要になる。
【００３８】
図５（ａ），（ｂ）は、従来のレイアウト手法と本実施形態のレイアウト手法との時間的な比率の比較を示す図であり、同図（ａ）が従来手法、同図（ｂ）が本実施形態の手法を示している。
【００３９】
同図で明らかなように、本実施形態の手法を行うことで従来手法に対して約７１％の期間でレイアウトを終了させることが可能となる。詳細として、図６（ａ），（ｂ）には、レイアウト行程内におけるステップ単位の期間の内訳を、図７（ａ），（ｂ）には、検証行程内におけるステップ単位の期間の内訳を、それぞれ従来の手法と本実施形態の手法を対比して示す。
【００４０】
［第２実施形態］
第１実施形態のトランジスタに電源接続用ビア・コンタクトを接続するステップでは、トランジスタに電源を接続するためのビア・コンタクトは一種類にて作成し、自動発生行程にてＮ−Ｗｅｌｌパターン上のビア・コンタクトをＶＤＤ電源用、それ以外をＧＮＤ電源用にしているが、本第２実施形態では、そのビア・コンタクトをＶＤＤ配線接続用のビア・コンタクトとＧＮＤ配線接続用のビア・コンタクトとに予め分けるようにしたものである。
【００４１】
図８（ａ），（ｂ）は、本発明の第２実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【００４２】
図８（ａ）には、上記図１に示す信号配線接続ステップ（ステップＳ１５）の段階の状態が示され、Ｎ−Ｗｅｌｌパターン６０上にはトランジスタ６２が作成され、Ｐ−Ｗｅｌｌパターン６１上にはトランジスタ６３が作成されている。そして、トランジスタ６２，６３の各々の信号配線用ビア・コンタクト６５間には信号配線６９が接続されている。さらに、トランジスタ６２にはＶＤＤ配線接続用のビア・コンタクト６６が接続され、トランジスタ６３にはＧＮＤ配線接続用のビア・コンタクト６８が接続されている。
【００４３】
図８（ｂ）には、図８（ａ）に示した信号配線接続ステップ後の電源配線接続ステップ（ステップＳ１９）の状態が示され、ＶＤＤパッドのビア・コンタクト７１とトランジスタ６２のＶＤＤ配線接続用ビア・コンタクト６６との間にＶＤＤ配線７３が接続されている。さらに、ＧＮＤパッドのビア・コンタクト７２とトランジスタ６３のＧＮＤ配線接続用ビア・コンタクト６８との間にＧＮＤ配線７４が接続されている。
【００４４】
本実施形態では、トランジスタに電源を接続するためのビア・コンタクトを、ＶＤＤ配線接続用のビア・コンタクトとＧＮＤ配線接続用のビア・コンタクトとに分けるようにしたので、上記トランジスタ作成ステップ（ステップＳ１２）、ビア・コンタクト作成ステップ（ステップＳ１３）、及びトランジスタ移動ステップ（ステップＳ１４）において、電源配線の経路を考慮したレイアウトをヴィジュアル的にイメージしながら行うことができる。また複数の電源を用いる場合も、その電源の数だけビア・コンタクトの種類を分けることで、容易に多電源配線のレイアウトを行うことができる。
【００４５】
［第３実施形態］
第１実施形態の電源の自動発生行程においては、Ｎ−Ｗｅｌｌパターン上の電源配線用ビア・コンタクトをＶＤＤ電源用、それ以外をＧＮＤ電源用にしているが、本第３実施形態は、電源配線を発生するエリアを分けるための区分線（区分パターン）を用いるようにしたものである。
【００４６】
図９（ａ），（ｂ）は、本発明の第３実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【００４７】
図９（ａ）には、上記図１に示す信号配線接続ステップ（ステップＳ１５）の段階の状態が示され、電源エリア区分線８０によって、電源配線が発生するエリアがＶＤＤ電源側とＧＮＤ電源側に分かれている。
【００４８】
ＶＤＤ電源側にはＮ−Ｗｅｌｌパターン８１，８３が作成され、Ｎ−Ｗｅｌｌパターン８１上にはトランジスタ８５，８６，８７が作成され、Ｎ−Ｗｅｌｌパターン８３上にはトランジスタ９５，９６，９７が作成されている。一方、ＧＮＤ電源側にはＰ−Ｗｅｌｌパターン８２，８４が作成され、Ｐ−Ｗｅｌｌパターン８２上にはトランジスタ８８，８９，９０が作成され、Ｐ−Ｗｅｌｌパターン８４上にはトランジスタ９８，９９，１００が作成されている。
【００４９】
上記各トランジスタは同一の構成を成し、例えばトランジスタ８５，８８の各々の信号配線用ビア・コンタクト８５ａ間には信号配線９１が接続されている。さらに、トランジスタ８５，８８にはそれぞれ電源接続用のビア・コンタクト８５ｂが接続されている。
【００５０】
図９（ｂ）には、図９（ａ）に示した信号配線接続ステップ後の電源配線接続ステップ（ステップＳ１９）の状態が示され、ＶＤＤ電源側において、ＶＤＤパッドのビア・コンタクト１１１とトランジスタ８５，８６，８７，９５，９６，９７の各電源配線接続用ビア・コンタクト８５ｂとの間にはＶＤＤ配線１２０が接続されている。さらに、ＧＮＤ電源側において、ＧＮＤパッドのビア・コンタクト１１２とトランジスタ８８，８９，９０，９８，９９，１００の各電源配線接続用ビア・コンタクト８５ｂとの間にはＧＮＤ配線１３０が接続されている。
【００５１】
本実施形態では、電源配線を発生するエリアを分けるための区分線を用いるようにしたので、ビア・コンタクトの種類を電源に応じて分けることなく、且つより理想的な電源経路を自動発生することができる。また、複数の電源を用いる場合も、その電源を分けることができる数だけ区分線（区分パターン）を使うことで、容易に多電源配線のレイアウトを行うことができる。
【００５２】
［第４実施形態］
第４実施形態では、上記第２実施形態で説明したＶＤＤ配線接続用のビア・コンタクトとＧＮＤ配線接続用のビア・コンタクトとに予め分ける手法を前提として、さらに、３層以上のＡｌ多層配線が使用可能なプロセスを用いた場合は、ＶＤＤ配線、ＧＮＤ配線及び信号配線をそれぞれ異なるＡｌ層で構成するようにしたものである。
【００５３】
図１０（ａ）〜（ｅ）は、本発明の第４実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【００５４】
図１０（ａ）には、上記図１に示すビア・コンタクト作成ステップ（ステップＳ１３）の段階のレイアウト状態が示され、Ｎ−Ｗｅｌｌパターン１２１上にはトランジスタ１２３，１２４，１２５が作成され、Ｐ−Ｗｅｌｌパターン１２２上にはトランジスタ１２６，１２７，１２８が作成されている。そして、トランジスタ１２３，１２４，１２５は、ドレインに各々の信号配線用ビア・コンタクト１２１ａが接続され、さらに、ソースにはＶＤＤ配線接続用のビア・コンタクト１２１ｂが接続されている。
【００５５】
一方、トランジスタ１２６，１２７，１２８は、ドレインに各々の信号配線用ビア・コンタクト１２１ａが接続され、さらに、ソースにはＧＮＤ配線接続用のビア・コンタクト１２２ｂが接続されている。
【００５６】
そして、この状態のレイアウトパターン上に、図１０（ｂ），（ｃ），（ｄ）に示すように、ＶＤＤ配線１４０、ＧＮＤ配線１４１及び信号配線１４２，１４３をそれぞれ異なるＡｌ層で構成すると、図１０（ｅ）に示すようにレイアウトが完成する。
【００５７】
本実施形態では、３層以上のＡｌ多層配線が使用可能なプロセスを用いた場合は、ＶＤＤ配線、ＧＮＤ配線及び信号配線をそれぞれ異なるＡｌ層で構成するようにしたので、電源配線間や、電源配線から信号配線間の設計基準を満たす必要がなくなるため、よりレイアウトの縮小が可能となり、さらに、電源配線の寄生容量にてノイズを抑える効果も得られる。
【００５８】
［第５実施形態］
図１１は、本発明の第５実施形態に係る大規模セルのレイアウト方法を示すフローチャートである。
【００５９】
大規模セルのレイアウトを行う場合は、まず回路情報を入手した後（ステップＳ１１）、小さな単位セルごとに、上記ステップＳ１２〜ステップＳ１５のレイアウト手法を利用しつつレイアウト行程を実行する（ステップＳ３１）。
【００６０】
次に、単位セル合成行程として、各単位セル間の信号配線を接続する（ステップＳ３２）。その後、検証行程として、上記ステップＳ１６〜ステップＳ１８と同様の処理を行い、自動発生行程として、上記ステップＳ１９と同様の処理を行うことにより、大規模セルのレイアウトが完成する。
【００６１】
これにより、図１５に示した従来の大規模セルのレイアウト手法と比べて、レイアウト行程と検証行程において上述したような各ステップの省略化が実現されるのに加え、単位セル合成行程において、各単位セル間の電源配線の接続（ステップＳ２０２）、単位セルの移動（ステップＳ２０４）、単位セル間の電源配線の移動（ステップＳ２０５）、及び単位セル間の信号配線の移動（ステップＳ２０６）の従来の各ステップが省略されるので、大規模セルのレイアウトにおいて、容易なレイアウトを行うことができ、レイアウト期間を大幅に短縮することが可能になる。
【００６２】
【発明の効果】
以上詳細に説明したように、請求項１及び請求項２の発明によれば、電源配線をレイアウト完成直前に行うため、電源配線の移動等の処理が不要となり、シンプル且つスピーディーなレイアウトを行うことができる。さらに、検証行程後、自動的に電源配線を行うため、電源配線のショートや設計基準の違反がなく、高品質なレイアウトが可能になる。また、予め設計基準を満たした状態でレイアウトされているため、設計基準検証も必要なく、且つ電源配線を自動発生させるため電源配線のショート検証も不要となるので、検証行程の期間も短縮できる。これにより、本発明のレイアウト方法を実行することで従来のレイアウト方法に比べて期間を大幅に短縮してレイアウトを終了させることが可能となる。
【００６３】
請求項３の発明によれば、電源接続用ビア・コンタクトデータを、各電源ごとにそれぞれ専用に作成したので、トランジスタ作成ステップ、ビア・コンタクト作成ステップ、及びトランジスタ移動ステップにおいて、電源配線の経路を考慮したレイアウトをヴィジュアル的にイメージしながら行うことができる。また複数の電源を用いる場合も、その電源の数だけビア・コンタクトの種類を分けることで、容易に多電源配線のレイアウトを行うことができる。
【００６４】
請求項４の発明によれば、電源配線自動発生ステップで発生する電源配線の発生エリアを各電源ごとに区分するための区分データを用いるようにしたので、ビア・コンタクトの種類を電源に応じて分けることなく、且つより理想的な電源経路を自動発生することができる。また、複数の電源を用いる場合も、その電源を分けることができる数だけ区分データを使うことで、容易に多電源配線のレイアウトを行うことができる。
【００６５】
請求項５の発明によれば、３層以上の多層配線が使用可能なプロセスを用い、各電源ごとに配される各電源配線と前記信号配線をそれぞれ異なる配線層において構成するようにしたので、電源配線間や、電源配線から信号配線間の設計基準を満たす必要がなくなるため、よりレイアウトの縮小が可能となり、また電源配線の寄生容量にてノイズを抑える効果も得られる。
【００６６】
請求項６の発明によれば、大規模セルのレイアウトを行う場合も、本発明のレイアウト方法を用いることで、容易なレイアウトを行うことが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体装置のレイアウト方法を示すフローチャートである。
【図２】 図１に示すビア・コンタクト作成行程の詳細を示すフローチャートである。
【図３】 オペアンプの一例を示す回路図である。
【図４】 オペアンプの回路を用いて図１のレイアウト手法を．実現した場合のレイアウト・パターン・イメージ例を示す図である。
【図５】 従来のレイアウト方法と本実施形態のレイアウト方法との時間的な比率の比較を示す図である。
【図６】 レイアウト行程内におけるステップ単位の期間の内訳を示す図である。
【図７】 検証行程内におけるステップ単位の期間の内訳を示す図である。
【図８】 本発明の第２実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【図９】 本発明の第３実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【図１０】 本発明の第４実施形態に係る半導体装置のレイアウト方法によるレイアウト・パターン・イメージ例を示す図である。
【図１１】 本発明の第５実施形態に係る大規模セルのレイアウト方法を示すフローチャートである。
【図１２】 従来のレイアウト手法を示すフローチャートである。
【図１３】 オペアンプの一例を示す回路図である。
【図１４】 オペアンプの回路を用いて図１２の従来のレイアウト手法を実現した場合のレイアウト・パターン・イメージ例を示す図である。
【図１５】 従来の大規模セルのレイアウト手法を示すフローチャートである。
【図１６】 従来のレイアウト方法の全体期間を示す図である。
【符号の説明】
１０ Ｎ−Ｗｅｌｌパターン
１１〜１３ トランジスタ
２０ Ｐ−Ｗｅｌｌパターン
２１〜２４ トランジスタ
３１ 電源接続用ビア・コンタクト
４１，４２ 信号配線
５１ ＶＤＤ電源配線
５２ ＧＮＤ電源配線
Claims (6)
- 半導体装置の回路情報に基づいて、該半導体装置のレイアウトを行うレイアウト行程と、前記レイアウト行程で行ったレイアウトを検証する検証行程とを有する半導体装置のレイアウト方法において、
前記レイアウト行程は、レイアウトツールが、
前記回路情報に沿ったディメンションサイズを有するトランジスタを任意の場所に作成するトランジスタ作成ステップと、
前記トランジスタに電源配線を接続するための電源配線接続情報である電源接続用ビア・コンタクトデータを前記回路情報から抽出して前記トランジスタに接続するビア・コンタクト作成ステップと、
前記半導体装置の設計基準を満たすように前記トランジスタを所定の位置に配置するトランジスタ移動ステップと、
前記設計基準を満たすように前記トランジスタ間の信号配線を接続する信号配線接続ステップを有し、
前記検証行程は、コンピュータが、
前記トランジスタ作成ステップから前記信号配線接続ステップまでを経て作成されたレイアウトデータから、トランジスタ情報とトランジスタに接続される信号配線情報を抽出したものをレイアウト回路情報とし、
前記回路情報と前記レイアウト回路情報とをおなじ配線経路でレイアウトされているか否かを比較判定する配線経路検証ステップを有し、
前記レイアウトツールが、前記配線経路検証ステップで配線経路に誤りがあると判定されたときは、前記回路情報に沿うように、前記トランジスタのサイズを変更するステップと前記信号配線を変更するステップとを、
前記配線経路検証ステップで配線経路に誤りがないと判定されるまで繰り返し実行するようにし、
前記配線経路検証ステップで配線経路に誤りがないと判定されたときは、前記電源配線接続用ビア・コンタクトデータに電源配線を自動的に接続する電源配線自動発生ステップを実行することを特徴とする半導体装置のレイアウト方法。 - 前記ビア・コンタクト作成ステップは、前記レイアウトツールが、
前記回路情報から前記電源接続用ビア・コンタクトデータを抽出する処理と、
前記トランジスタ作成ステップで作成されたトランジスタ領域全体のコンパクションを実行するコンパクション処理と、
前記抽出処理で抽出された電源接続用のビア・コンタクトデータを前記トランジスタに接続する接続処理とを有することを特徴とする請求項１記載の半導体装置のレイアウト方法。 - 前記ビア・コンタクト作成ステップで作成される前記電源接続用ビア・コンタクトデータは、各電源ごとにそれぞれ専用に作成されることを特徴とする請求項１または２記載の半導体装置のレイアウト方法。
- 前記電源配線自動発生ステップで発生する電源配線の発生エリアを各電源ごとに区分するための区分データを用いることを特徴とする請求項１または２記載の半導体装置のレイアウト方法。
- ３層以上の多層配線が使用可能なプロセスを用い、各電源ごとに配される各電源配線と前記信号配線をそれぞれ異なる配線層において構成することを特徴とする請求項３記載の半導体装置のレイアウト方法。
- 請求項１から請求項５記載の前記レイアウト行程を用いて、複数のトランジスタを有する単位セルごとにレイアウトした後、前記レイアウトツールが、
前記単位セル間を信号配線で接続する単位セル合成ステップを行い、
前記単位セル合成ステップで得られた結果に対して、請求項１から請求項５記載の前記検証行程及び前記電源配線自動発生ステップを実行することを特徴とする半導体装置のレイアウト方法。
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| JP2001280440A JP4167413B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体装置のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003091564A JP2003091564A (ja) | 2003-03-28 |
| JP4167413B2 true JP4167413B2 (ja) | 2008-10-15 |
Family
ID=19104437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001280440A Expired - Fee Related JP4167413B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体装置のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4167413B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4643157B2 (ja) * | 2004-03-04 | 2011-03-02 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路の自動設計方法 |
-
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| Publication number | Publication date |
|---|---|
| JP2003091564A (ja) | 2003-03-28 |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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