JP4112244B2 - 半導体集積回路素子の設計システム、プログラム、記録媒体、及び、半導体集積回路素子の設計方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路素子の設計システム、コンピュータを設計システムとして機能させるプログラム、プログラムを記録した記録媒体、及び半導体集積回路素子の設計方法に関する。
【０００２】
【従来の技術】
近年の半導体集積回路の微細化に伴い、半導体集積回路素子のノイズ対策が重要となってきている。その手法としては、集積回路の電源回路（電源配線と接地配線）において、デカップリングコンデンサを挿入して電源回路の電位を安定させ、集積回路の安定動作や特性の向上を図るものが挙げられる。
特に、アナログ回路とデジタル回路とが混載された集積回路では、アナログ回路における電源配線（アナログ回路用電源配線）と接地配線との間にコンデンサを挿入することが有効である。
【０００３】
ところで、半導体集積回路素子を設計するにあたっては、まず、チップレイアウトを決定する。具体的には、図１のフローチャートに示すように、ステップＳ１０１でまず入出力ブロックを配置する。その後、集積回路素子が達成すべき機能や特性を与えるアナログ信号回路ブロック、ＣＰＵコアなどの機能ブロックの配置を決める（ステップＳ１０２）。次いで、入出力ブロックとアナログ信号回路ブロックとの間の配線の配置を決める（ステップＳ１０３）。アナログ信号を伝える配線は、ノイズの影響やインピーダンス整合を考慮する必要があるためであり、この部分を設計者の手作業で行う場合もある。その後、ステップＳ１０４で機能ブロック間にＮＡＮＤ、ＮＯＲ、ＩＮＶ、ＦＦなどの論理回路からなるユニットセルを配置し、さらにステップ１０５で、ユニットセル同士間、入出力ブロック−機能ブロック間、機能ブロック同士間、機能ブロック−ユニットセル間などの配線を決定する。かくして、ＩＣチップのレイアウトパターンの配置・配線が完了する。
上述のコンデンサを挿入する場合には、チップレイアウトの決定後、あるいは上述のレイアウト作業の途中に、空きスペースにコンデンサを手作業で挿入して形成し、コンデンサと電源配線も手作業で結線することが多い。具体的には、例えば図１に示すように、ステップＳ１０６で、入出力ブロックと機能ブロックとの隙間、機能ブロック同士の隙間など入出力ブロックや機能ブロックに属さない空きスペースにコンデンサを形成し、さらにこのコンデンサと電源配線とを接続して（ステップＳ１０７）、ＩＣチップのレイアウトパターンを完成させることが行われる。
一方、チップレイアウトは近年自動化が進み、特に大規模集積回路においては、自動レイアウトツールを用いることが多い。このように自動レイアウトツールを用いた場合には、図１のフローチャートに示すように、レイアウトの完了後にコンデンサの配置を行わざるを得ない。
【０００４】
【発明が解決しようとする課題】
しかしながら、設計段階では、入出力ブロックと機能ブロックの配置を優先するため、コンデンサを形成することのできる空きスペースの形状や大きさは、まちまちであり、それに合わせて手作業でコンデンサを設計し配置するのは面倒で、設計のコストアップとなっていた。特に、レイアウト完了後に手作業でコンデンサを配置することにすると、制限が多く、空きスペースに適切にコンデンサを配置してより大きな容量を確保するには、作業時間が掛かる。しかるに、設計開発期間の短縮化要請によって十分な作業時間の確保は次第に困難になりつつある。さらに、配置の仕方などに熟練を要するため、作業者の習熟度合いによっても得られるコンデンサの静電容量が変わることが多く、大きな静電容量を持つコンデンサを適切に形成するのが困難な場合がある。
本発明は上記のような問題点を解決するためになされたもので、デカップリングコンデンサを有する半導体集積回路素子を容易に設計できる設計システム、コンピュータをこの設計システムとして機能させるプログラム、このプログラムを記録した記録媒体、及び、デカップリングコンデンサを有する半導体集積回路素子の設計を容易に行うことのできる設計方法を提供することを目的とする。
【０００５】
【課題を解決するための手段、作用及び効果】
しかして、請求項１に記載の解決手段は、入出力ブロックの配置を決定する入出力ブロック配置手段と、アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置手段と、第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置手段と、上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置手段と、上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくともの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、を備える半導体集積回路素子の設計システムである。
【０００６】
本発明の半導体集積回路素子の設計システムでは、入出力ブロック配置手段で入出力ブロックの配置を決定し、機能ブロック配置手段でアナログ信号回路ブロックを含む機能ブロックの配置を決定する。また、単位容量セル配置手段で複数の単位容量セルブロックを空き領域のうち入出力ブロックとアナログ信号回路ブロックとの間隙に配置する。さらに、アナログ配線配置手段で入出力ブロックとアナログ信号回路ブロックとの配線の配置を決定する。さらに、ビア導体配置手段で第１電源配線から延びる第１ビア導体及び第２電源配線から延びる第２ビア導体の配置を決定する。
つまり、この設計システムによれば、入出力ブロックとアナログ信号回路ブロックを含む機能ブロックとを配置し、さらに入出力ブロックとアナログ信号回路ブロックとの間隙に複数の単位容量セルブロックを配置するので、素子領域に複数の単位容量セルで構成されるデカップリングコンデンサの配置場所を容易に確保することができる。また、ビア導体配置手段で第１ビア導体及び第２ビア導体の配置を決定するので、複数の単位容量セルが、したがってデカップリングコンデンサが、第１電源配線及び第２電源配線に接続するように容易に設計することができる。かくして、デカップリングコンデンサを有する半導体集積回路素子を容易に設計できる設計システムとすることができる。また、入出力ブロックとアナログ信号回路ブロックとの間隙に単位容量セルブロックによるデカップリングコンデンサを配置するので、設計された半導体集積回路素子では、特にアナログ信号回路ブロックの安定動作を図ることができる。また、単位容量セルブロックを用いるので、入出力ブロックとアナログ信号回路ブロックとの間隙などの形状に適合するデカップリングコンデンサを容易に構成することができる。
【０００７】
なお、機能ブロックとしては、１つのまとまった機能を発揮するブロックであれば良い。例えば、Ｄ／Ａコンバータ回路やＡ／Ｄコンバータ回路その他のアナログ信号処理をするためのアナログ信号回路ブロック、ダイナミックＲＡＭやスタティックＲＡＭなどのメモリ素子を集積したメモリブロック、ＣＰＵを構成するＣＰＵコア（ＣＰＵブロック）などが挙げられる。
また、第１電源電位及び第２電源電位には、一方が電源電位、他方が接地電位とされている場合も含まれる。
【０００８】
さらに、単位容量セルの接続配線パターンとしては、隣接する単位容量セルの第１電極同士が接続できると共に、第２電極同士が接続できるパターンとすれば良い。例えば、単位容量セルとして、矩形状とし、各辺の端部まで第１電極に接続する第１接続配線と第２電極に接続する第２接続配線とを引き出し、かつ、対向する辺同士（例えば、右辺と左辺、上辺と下辺）では、第１電極と第２電極との引き出し位置を鏡像の関係としたものが挙げられる。このものでは、縦横格子状に単位容量セルを配置することで、隣り合う単位容量セル同士の第１接続配線同士、及び第２接続配線同士が当接して互いに接続することができる。また、このものでは、複数の第１接続配線及び第１電極のうちの少なくとも１個所で第１電源電位に接続すれば、すべての第１電極を第１電源電位とすることができる。同様に、複数の第２接続配線及び第２電極のうちの少なくとも１個所で第２電源電位に接続すれば、すべての第２電極を第２電源電位とすることができる。従って、第１，第２電源電位との接続位置の選択が容易になる。
なお、単位容量セルは、矩形状だけでなく三角形状、六角形状など第１，第２接続配線の取り出し方を考慮することで、適宜の形状とすることができる。また、２種以上の形状の単位容量セルを組み合わせることもできる。
【０００９】
また、請求項２に記載の他の解決手段は、入出力ブロックの配置を決定する入出力ブロック配置手段と、すべての機能ブロックの配置を決定する機能ブロック配置手段と、第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置手段と、上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置手段と、上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、を備える半導体集積回路素子の設計システムである。
【００１０】
本発明の半導体集積回路素子の設計システムでは、入出力ブロック配置手段で入出力ブロックの配置を決定し、機能ブロック配置手段でアナログ信号回路ブロックを含む機能ブロックの配置を決定する。また、単位容量セル配置手段で複数の単位容量セルブロックを空き領域のうち入出力ブロックと機能ブロックとの間隙に配置する。さらに、配線配置手段で入出力ブロックと機能ブロックとの配線の配置を決定する。さらに、ビア導体配置手段で第１電源配線から延びる第１ビア導体及び第２電源配線から延びる第２ビア導体の配置を決定する。
つまり、この設計システムによれば、入出力ブロックと機能ブロックとを配置し、さらに入出力ブロックと機能ブロックとの間隙や機能ブロック同士の間隙に複数の単位容量セルブロックを配置するので、素子領域に複数の単位容量セルで構成されるデカップリングコンデンサの配置場所を容易に確保することができる。また、ビア導体配置手段で第１ビア導体及び第２ビア導体の配置を決定するので、複数の単位容量セルが、したがってデカップリングコンデンサが、第１電源配線及び第２電源配線に接続するように容易に設計することができる。かくして、デカップリングコンデンサを有する半導体集積回路素子を容易に設計できる設計システムとすることができる。また、単位容量セルブロックを用いるので、入出力ブロックと機能ブロックとの間隙などの形状に適合するデカップリングコンデンサを容易に構成することができる。
【００１１】
さらに、請求項１または請求項２に記載の半導体集積回路素子の設計システムであって、前記機能ブロック配置手段は、前記機能ブロックを仮配置する仮配置手段と、前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出手段と、上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成容量値を算出する合成容量算出手段と、上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置手段に戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較手段と、を含み、前記単位容量セル配置手段は、上記容量挿入領域に前記単位容量セルブロックを配置する半導体集積回路素子の設計システムとすると良い。
【００１２】
本発明の半導体集積回路素子の設計システムでは、機能ブロック配置手段において、仮配置手段で機能ブロックを仮配置し、抽出手段で容量挿入領域を抽出し、合成容量算出手段で得られる合成容量値を算出し、比較手段で合成容量値を要求容量値と比較し、合成容量値が要求容量値に満たないときは仮配置手段に戻し、合成容量値が要求容量値以上の場合に仮決定されていた機能ブロックの配置を決定する。また、単位容量セル配置手段は、容量挿入領域に単位容量セルブロックを配置する。つまり、この設計システムによれば、要求容量値以上の合成容量値が確保できる容量挿入領域となるように機能ブロックが配置され、このような容量挿入領域に単位容量セルブロックが配置される。
このため、要求される要求容量値以上の合成容量値を持つデカップリングコンデンサが配置された半導体集積回路素子を、容易に設計することができる設計システムとなる。
【００１３】
さらに、請求項１〜請求項３のいずれか１項に記載の半導体集積回路素子の設計システムであって、前記単位容量セルは、ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する半導体集積回路素子の設計システムとすると良い。
【００１４】
本発明の半導体集積回路素子の設計システムでは、単位容量セルはＭＯＳトランジスタの構造を利用して単位キャパシタを構成する。誘電体層を堆積等で形成する場合に比して、ＭＯＳトランジスタでは、誘電体層としてのゲート酸化膜をごく薄く（１〜１０ｎｍ程度に）することができる。このため、ドレイン、ソース及びバックゲートを短絡すると、これらとゲートとの間で、静電容量の大きな単位キャパシタを構成することができる。しかも、ＭＯＳトランジスタは、確立された設計技術や製造技術で実現できるので、設計システムでの利用が容易であるから、半導体集積回路素子の設計が容易になる。
【００１５】
さらに、請求項１〜請求項４のいずれか１項に記載の半導体集積回路素子の設計システムであって、前記単位容量セルは、平面視、矩形状であり、各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、前記単位容量セル配置手段は、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する半導体集積回路素子の設計システムとすると良い。
【００１６】
本発明の半導体集積回路素子の設計システムでは、単位容量セルブロックを矩形状単位容量セルブロックとしている。また、単位容量セル配置手段は、矩形状単位容量セルブロックを格子状に互いに隣接して配置する。従って、配置すれば隣接する矩形状単位容量セルでは、第１電極同士が互いに接続し、また第２電極同士が互いに接続する。しかも、格子状に配置するので、単位容量セル配置手段での配置処理が容易である。従って、簡易な設計システムとすることができる。
なお、鏡像の関係とは、具体的には、矩形の対向する２つの辺を重ねるようにして折り曲げたとき、第１電極の引き出し位置同士、及び第２電極の引き出し位置同士が重なる関係である。従って、矩形の右辺と左辺が左右対称、上辺と下辺が上下対称となる。
【００１７】
さらに、請求項６に記載の解決手段は、コンピュータを、請求項１〜請求項５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラムである。
【００１８】
本発明のプログラムによれば、コンピュータを上記の半導体集積回路素子の設計システムにおける各手段として機能させることができ、半導体集積回路素子を容易に設計できる。
【００１９】
さらに請求項７に記載の解決手段は、コンピュータを請求項１〜請求項５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体である。
【００２０】
本発明の記録媒体によれば、コンピュータを上記の半導体集積回路素子の設計システムにおける各手段として機能させることができるプログラムを提供することが容易になる。
【００２１】
さらに請求項８に記載の解決手段は、コンピュータにて実行される半導体集積回路素子の設計方法であって、素子領域内において、入出力ブロックの配置を決定する入出力ブロック配置ステップと、アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置ステップと、第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置ステップと、上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、を備える半導体集積回路素子の設計方法である。
【００２２】
本発明の半導体集積回路素子の設計方法はコンピュータにて実行され、入出力ブロックの配置を決定し、アナログ信号回路ブロック含むすべての機能ブロックの配置を決定する。さらに、単位容量セルブロックを少なくとも入出力ブロックとアナログ信号回路ブロックとの間隙に配置する。また、入出力ブロックとアナログ信号回路ブロックとの配線の配置を決定する。さらに、第１電源配線から延びる第１ビア導体及び第２電源配線から延びる第２ビア導体の配置を決定する。つまり、この設計方法によれば、入出力ブロックとアナログ信号回路ブロックを含む機能ブロックとを配置し、さらに入出力ブロックとアナログ信号回路ブロックとの間隙に複数の単位容量セルブロックを配置するので、この半導体集積回路素子、特に入出力ブロックとアナログ信号回路ブロックとの間隙に、複数の単位容量セルで構成されるデカップリングコンデンサの配置場所を容易に確保できる。また、ビア導体配置ステップで第１ビア導体及び第２ビア導体の配置を決定するので、複数の単位容量セルが、したがってデカップリングコンデンサが、第１電源配線及び第２電源配線に接続するように容易に設計することができる。かくして、デカップリングコンデンサを有する半導体集積回路素子を容易に設計することができる。また、入出力ブロックとアナログ信号回路ブロックとの間隙に単位容量セルブロックによるデカップリングコンデンサを配置するので、設計された半導体集積回路素子では、特にアナログ信号回路ブロックの安定動作を図ることができる。また、単位容量セルブロックを用いるので、入出力ブロックとアナログ信号回路ブロックとの間隙などの形状に適合するデカップリングコンデンサを容易に構成することができる。
【００２３】
さらに請求項９に記載の解決手段は、コンピュータにて実行される半導体集積回路素子の設計方法であって、素子領域内において、入出力ブロックの配置を決定する入出力ブロック配置ステップと、すべての機能ブロックの配置を決定する機能ブロック配置ステップと、第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置ステップと、上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、を備える半導体集積回路素子の設計方法である。
【００２４】
本発明の半導体集積回路素子の設計方法はコンピュータにて実行され、入出力ブロックの配置を決定し、すべての機能ブロックの配置を決定する。さらに、単位容量セルブロックを入出力ブロックと機能ブロックとの間隙又は機能ブロック同士の間隙に配置する。また、入出力ブロックと機能ブロックとの配線の配置を決定する。さらに、第１電源配線から延びる第１ビア導体及び第２電源配線から延びる第２ビア導体の配置を決定する。つまりこの設計方法によれば、入出力ブロックと機能ブロックとを配置し、さらに入出力ブロックと機能ブロックとの間隙や機能ブロック同士の間隙に複数の単位容量セルブロックを配置するので、この半導体集積回路素子に複数の単位容量セルで構成されるデカップリングコンデンサの配置場所を容易に確保できる。また、ビア導体配置ステップで第１ビア導体及び第２ビア導体の配置を決定するので、複数の単位容量セルが、したがってデカップリングコンデンサが、第１電源配線及び第２電源配線に接続するように容易に設計することができる。かくして、デカップリングコンデンサを有する半導体集積回路素子を容易に設計することができる。また、単位容量セルブロックを用いるので、入出力ブロックと機能ブロックとの間隙などの形状に適合するデカップリングコンデンサを容易に構成することができる。
【００２５】
なお、上記請求項８または請求項９に記載のコンピュータにて実行される半導体集積回路素子の設計方法であって、前記機能ブロック配置ステップは、前記機能ブロックを仮配置する仮配置ステップと、前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出ステップと、上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成静電容量を算出する合成容量算出ステップと、上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置ステップに戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較ステップと、を含み、前記単位容量配置ステップは、上記容量挿入領域に前記単位容量セルブロックを配置する半導体集積回路素子の設計方法とするのが好ましい。
【００２６】
本発明の半導体集積回路素子の設計方法はコンピュータにて実行され、機能ブロック配置ステップにおいて、機能ブロックを仮配置し、容量挿入領域を抽出し、この容量挿入領域で得られる合成容量値を算出し、合成容量値を要求容量値と比較して、合成容量値が要求容量値に満たないときは仮配置を再び行い、合成容量値が要求容量値以上の場合に仮決定されていた機能ブロックの配置を決定する。さらに、容量挿入領域に単位容量セルブロックを配置する。つまり、この設計方法によれば、要求容量値以上の合成容量値が確保できる容量挿入領域となるように機能ブロックを配置でき、このような容量挿入領域に単位容量セルブロックが配置することができる。
このため、要求される要求容量値以上の合成容量値を持つデカップリングコンデンサが配置された半導体集積回路素子を、容易に設計することができる。
【００２７】
さらに、上記のいずれか１項に記載の半導体集積回路素子の設計方法であって、前記単位容量セルは、ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する半導体集積回路素子の設計方法とするのが好ましい。
【００２８】
この半導体集積回路素子の設計方法によれば、単位容量セルはＭＯＳトランジスタの構造を利用して単位キャパシタを構成する。誘電体層を堆積等で形成する場合に比して、ＭＯＳトランジスタでは、誘電体層としてのゲート酸化膜をごく薄く（１〜１０ｎｍ程度に）することができる。このため、ドレイン、ソース及びバックゲートを短絡すると、これらとゲートとの間で、静電容量の大きな単位キャパシタを構成することができる。しかも、ＭＯＳトランジスタは、確立された設計技術や製造技術で実現できるので、設計システムでの利用が容易であるから、半導体集積回路素子の設計が容易になる。
【００２９】
さらに上記のいずれか１項に記載の半導体集積回路素子の設計方法であって、前記単位容量セルは、平面視、矩形状であり、各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、前記単位容量配置ステップは、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する半導体集積回路素子の設計方法とするのが好ましい。
【００３０】
この半導体集積回路素子の設計方法では、単位容量セルを矩形状単位容量セルとしている。また、単位容量セル配置ステップで、矩形状単位容量セルブロックを格子状に互いに隣接して配置する。従って、この設計方法によれば、矩形状単位容量セルでは格子状に隣接して配置すれば、第１電極同士が互いに接続させ、また第２電極同士が互いに接続させることができる。しかも、格子状に配置するので、単位容量セルブロックの配置処理が容易である。従って、容易に半導体集積回路素子を設計することができる。
【００３１】
さらに、基板に形成され、この基板の平面方向に区画された入出力ブロック及び複数の機能ブロックを有する半導体集積回路素子であって、上記入出力ブロック及び機能ブロックに属さない空き領域において、第１電源電位とされる第１電極と、誘電体層と、この誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を上記平面方向に隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを、複数個互いに隣接して配置し、隣接する各単位容量セルの各第１電極同士を電気的に接続し、各第２電極同士を電気的に接続してなる半導体集積回路素子とするのが好ましい。
【００３２】
本発明の半導体集積回路素子では、空き領域に複数の単位容量セルを互いに隣接して配置してなる。この単位容量セルは、隣り合う単位容量セル間で、第１電極同士を電気的に接続でき、第２電極同士を電気的に接続できるから、いずれかの単位容量セルの第１電極について第１電源電位に接続すれば、隣接する単位容量セルすべての第１電極を第１電源電位とすることができる。同様に、いずれかの単位容量セルの第２電極について第２電源電位に接続すれば、隣接する単位容量セルすべての第２電極を第２電源電位とすることができる。従って、第１，第２電源電位との接続位置の選択が容易である。しかも、空き領域の形状に応じて複数の単位容量セルを配置することができるから、容易に熟練を要することなく設計できるので、コストを削減でき、安価な半導体集積回路素子とすることができる。また、空き領域の形状に適合するように単位容量セルの配置を調整できるから、空き領域全体を有効に利用して大きな静電容量のデカップリングコンデンサをもつ素子とすることができる。
【００３３】
また、上記半導体集積回路素子であって、前記複数の単位容量セルよりも前記基板の厚さ方向表面側には、前記第１電源電位とされる少なくとも１本の第１電源配線と、前記第２電源電位とされる少なくとも１本の第２電源配線とが形成され、前記複数の単位容量セルのうち、各第１電極は、上記第１電源配線から延びる少なくとも１つの第１ビア導体によって上記第１電源電位とされ、各第２電極は、上記第２電源配線から延びる少なくとも１つの第２ビア導体によって上記第２電源電位とされてなる半導体集積回路素子とするのが好ましい。
【００３４】
本発明の半導体集積回路素子では、第１電源配線及び第２電源配線が、複数の単位容量セルよりも素子の厚さ方向表面側に形成されている。つまり、第１，第２電源配線に影響を与えることなく単位容量セルを配置することができる。しかも、第１，第２電源配線から延びる第１，第２ビア導体によって、第１，第２電極を第１，第２電源電位とするので、単位容量セルで構成されるコンデンサを低抵抗で第１，第２電源配線に接続することができ、特性良好な半導体集積回路素子とすることができる。
【００３５】
また、上記いずれかに記載の半導体集積回路素子であって、前記単位容量セルは、ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成してなる半導体集積回路素子とするのが好ましい。
【００３６】
本発明の半導体集積回路素子では、単位容量セルとしてＭＯＳトランジスタの構造を利用して単位キャパシタを構成してなる。誘電体層を堆積等で形成する場合に比して、ＭＯＳトランジスタでは、誘電体層としての酸化膜をごく薄く（１〜１０ｎｍ程度に）することができる。このため、ドレイン、ソース及びバックゲートを短絡すると、これらとゲートとの間で、静電容量の大きな単位キャパシタを構成することができる。しかも、ＭＯＳトランジスタは、形成容易である。このため、安価な半導体集積回路素子とすることができる。
【００３７】
さらに、上記のいずれか一項に記載の半導体集積回路素子であって、前記単位容量セルは、平面視、矩形状であり、各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、前記空き領域において、複数の上記矩形状単位容量セルを格子状に互いに隣接して配置してなる半導体集積回路素子とするのが好ましい。
【００３８】
本発明の半導体集積回路素子では、単位容量セルを矩形状単位容量セルとし、これを格子状に配置しているので、特に配置の設計が容易であり、安価な半導体集積回路とすることができる。
【００３９】
さらに上記のいずれか一項に記載の半導体集積回路素子であって、前記複数の単位容量セルは、前記空き領域のうち、少なくともアナログ信号回路ブロックと隣り合う領域に形成され、前記第１電源配線及び第２電源配線は、前記入出力ブロックから前記アナログ信号回路ブロックに電源電位を供給する配線である半導体集積回路素子とするのが好ましい。
【００４０】
アナログ信号を処理するアナログ信号回路ブロックにおいては、特に、ノイズによる誤動作や波形の歪み等が問題となる。そこで、このアナログ信号回路ブロックに電力供給する電源電位について、デカップリングコンデンサをアナログ信号回路ブロックのできるだけ近くに設置して、ノイズの除去を図ることが望まれる。
本発明の半導体集積回路素子では、アナログ信号回路ブロックの隣に、アナログ信号回路ブロックに電源電位を供給する第１，第２電源配線に接続するデカップリングコンデンサとなる複数の単位容量セルが配置されているので、効率よくノイズの除去を図ることができる。
【００４１】
さらに、上記半導体集積回路素子であって、前記複数の単位容量セルは、前記空き領域のうち、少なくとも前記アナログ信号回路ブロックと入出力ブロックとに挟まれた領域に形成されてなる半導体集積回路素子とするのが好ましい。
【００４２】
アナログ信号回路ブロックは、ノイズによる誤動作や波形の歪み等が問題となるので、配線の引き回しを短くするため、入出力ブロックの近くに配置されることが多い。また、アナログ信号回路ブロックのできるだけ近くに、デカップリングコンデンサを設置して、ノイズの除去を図ることが望まれる。
本発明の半導体集積回路素子では、アナログ信号回路ブロックと入出力ブロックとの間にデカップリングコンデンサとなる複数の単位容量セルが配置されているので、特に効率よくノイズの除去を図ることができる。
【００４３】
【発明の実施の形態】
（実施形態）
本発明の実施の形態を、図２〜図１５を参照しつつ説明する。図２は、ＩＣチップ１００を設計するための設計システムの構成図である。図３は、ＩＣチップ１００の設計手順を示すフローチャートである。また、図４〜図１５は、設計の各段階に対応した、ＩＣチップ１００及び単位容量セルブロック１０の構造について説明する説明図である。本実施形態では、ＩＣチップ１００の設計システム及び設計方法について、図２の構成図、図３のフローチャート、及びフローチャートの各ステップに対応する図４〜図１５の説明図とを用いて説明する。
【００４４】
まず、図２に示す設計システムＳＹＳの構成について説明する。この設計システムＳＹＳは、ＣＰＵ２を中心にバス８を介して、メモり３、磁気ディスク装置４、表示装置（以下ＣＲＴともいう）５、キーボードやマウスなど入力装置６、及びＣＤ−ＲＯＭドライブなどの外部記憶媒体駆動装置７を有するコンピュータ１をプログラムに従って機能させることで、実現されている。外部記憶媒体駆動装置７には、ＣＤ−ＲＯＭや磁気媒体等の外部記憶媒体９が着脱可能に設置される。
【００４５】
図３に示す設計処理フローを実行するプログラムは、コンピュータ１内のメモリ３や磁気ディスク装置４に記録されているほか、ＣＤ−ＲＯＭや磁気媒体などの外部記憶媒体９に記録されている場合には、外部記憶媒体駆動装置７を介してメモり３や磁気ディスク装置４に一旦記録され、あるいは直接ＣＰＵ２に転送されて実行される。また、メモリ３や磁気ディスク装置４、外部記憶媒体９には、図２の下方に示すような各種のデータファイルＤ１〜Ｄ７も記録されており、上述のプログラムの処理に従い、ＣＰＵ２からの指令により必要に応じて参照される。そして、プログラムの実行により、生成されたＩＣチップ１００のレイアウトパターンデータは、データファイルＤ１０として、磁気ディスク装置４等に記録され、ＩＣチップ１００の製造に利用される。
【００４６】
以下、図３に示すフローチャートに従って具体的に説明する。まず、ステップＳ１では、ＩＣチップ１００となる素子領域の周縁部に入出力ブロック１１０を配置する。この際、データファイルＤ１に記録されている入出力ブロックのデータを用いる。入出力ブロック１１０は、図４に示すように、ＩＣチップ１００の周縁に形成され、このＩＣチップ１００を搭載する基板等とのワイヤボンディング接続のためのコンタクトパッドとなる入出力端子部１１１を含んでいる。なお、後述するように、この入出力端子部１１１には、アナログ信号回路ブロック１２０，１３０と外部とを接続するためのアナログ入出力端子部１１１ＡＮを含んでいる。
【００４７】
さらに、ステップＳ２において、各機能ブロックを配置する。具体的には、図４に示すように、Ａ／ＤコンバータやＤ／Ａコンバータ、その他アナログ信号処理回路などが形成されるアナログ信号回路ブロック１２０，１３０や、ＤＲＡＭやＳＲＡＭなどのメモリが形成されるメモリブロック１４０，１４１、ＣＰＵが形成されるＣＰＵコア１５０などの機能ブロックを、入出力ブロック１１０に囲まれた領域内に配置する。この際にも、データファイルＤ１に記録されている機能ブロックのデータを用いる。なお、この配置は、後述するように決定ではなく、仮の配置となっている。
【００４８】
次いで、ステップＳ３において、図５に示すように、入出力ブロック１１０と、アナログ信号回路ブロック１２０，１３０あるいは他の機能ブロック（メモリブロック１４０，１４１やＣＰＵコア１５０）との間隙など、入出力ブロック１１０や機能ブロック１２０等に占められていない空き領域１１５（図４参照）から、ハッチングして示す容量挿入領域１６０，１６１，１６２，１６３を抽出する。
【００４９】
次いで、ステップＳ４において、容量挿入領域１６０等の面積などから、これらに単位容量セル１０ａを並べたと仮定したときに、得られるコンデンサの合成容量値Ｃｉをそれぞれ算出する。
ステップＳ５では、各合成容量値Ｃｉを、それぞれアナログ信号回路ブロック１２０，１３０や機能ブロック１４０，１４１の機能等に応じて決められる要求容量値Ｃｔと比較する。要求容量値Ｃｔの値は、データファイルＤ２に記録されている。ここで、合成容量値Ｃｉが要求容量値Ｃｔよりも小さい場合には、ステップＳ２に戻る。つまり、アナログ信号回路ブロック１２０等の機能ブロックを再度配置し（ステップＳ２）、容量挿入領域を抽出し（ステップＳ３）、合成容量値Ｃｉを算出する（ステップＳ４）。このようにすることで、合成容量値Ｃｉが要求容量値Ｃｔ以上となるように各機能ブロックを配置する。合成容量値Ｃｉが要求容量値Ｃｔ以上となった場合には、ステップＳ６に進む。これにより、アナログ信号回路ブロック１２０等の機能ブロックの配置が決定されたことになる。
その後、ステップＳ６では、データファイルＤ３に記録されている単位容量セルブロックのデータを用いて、この容量挿入領域１６０等へ平面視矩形状の単位容量セルブロック１０を敷き詰めるようにして配置する。
【００５０】
単位容量セルブロック１０に実際に形成、配置される単位容量セル１０ａの構造を、図６〜図９に示す。図６は単位容量セル１０ａを表面側から見た平面図であり、図７は図６におけるＡ−Ａ’断面の断面図である。また、図８は図６におけるＢ−Ｂ’断面の断面図である。さらに、図９は単位容量セル１０ａの構造を模式的に示した図である。
【００５１】
この単位容量セル１０ａは、図６に示すように、ＩＣチップ１００の平面方向に矩形状（例えば２０μｍ角程度）に拡がる形状を有している。この単位容量セル１０ａは、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）の構造を利用して単位キャパシタを形成したものである。即ち、図７，図８に示すように、Ｐ-にドープしたシリコンの基板１１に、Ｎ-にドープしたウェル１２が形成されている。さらに、このウェル１２の表面近傍には、ＭＯＳＦＥＴにおけるソース及びドレインに対応しＰ+にドープしたＰ＋拡散領域１３（本実施形態では単位容量セル１０ａ毎に４個所）、及びＮ+にドープしたＮ＋拡散領域１４（本実施形態では単位容量セル１０ａ毎に２個所）が形成されている。また、ウェル１２のうちＰ＋拡散領域１３に挟まれたチャネル領域（第１電極）１２ａの上には、ＳｉＯ２からなる酸化膜１５のうち、ＣＭＯＳのプロセスで決められたごく薄い厚さを有するゲート酸化膜１５ａを備え、その上には、ポリシリコン層１６のうちゲート部（第２電極）１６ａを備える。さらに、ウェル１２の表面上に形成された酸化膜１７を貫通して、アルミニウムからなりこの酸化膜１７上に位置し第１電源電位（電源電位）ＶＤに接続されるＶＤメタル層２１のうち、図６中左右上下方向中央に位置し上下方向に延びする接続部２１ａとＰ＋拡散領域１３及びＮ＋拡散領域１４とが、それぞれビア導体１８で接続されている。また、ゲート部１６ａは、ポリシリコン層１６のうち引き出し部１６ｂにおいて、酸化膜１７を貫通するビア導体１９により、アルミニウムからなり酸化膜１７上に位置し第２電源電位（接地電位）ＶＳに接続されるＶＳメタル層２２に接続している。このポリシリコン層１６の引き出し部１６ｂは、図６中、上下方向に延び、ゲート部１６ａを左右方向に引き出している。
【００５２】
このようにして、図６〜図８に示すように、ゲート部１６ａとチャネル領域１２ａでゲート酸化膜１５ａを挟むことにより、コンデンサＵＣを形成する。
つまり、単位容量セル１０ａは、模式的に表して、図９に示すように、ＭＯＳＦＥＴにおいて、ソース、ドレイン、及びバックゲートの三者を短絡し、これらとゲートとの間にゲート酸化膜１５ａを誘電体層とした３ヶのコンデンサＵＣを並列に形成した構造となっている。従って、電源電位ＶＤと接地電位ＶＳとの間には、ＶＤメタル層２１及びＶＳメタル層２２を介して、コンデンサ（デカップリングコンデンサ）が挿入された状態となる。
この単位容量セル１０ａでは、誘電体層として極薄いゲート酸化膜１５ａを用いているため、静電容量を大きく確保できる利点がある。また、ＭＯＦＳＦＥＴの製造手法は、既に確立された技術であるため、他の手法でコンデンサを形成するよりも、容易にかつ高い歩留まりで製造できる。また、ＩＣチップ１００の他の部分のＭＯＳＦＥＴの製造などと同時に形成できるので、単位容量セル１０ａを別途形成することによる、製造上の負荷が少なく、安価にできる。
なお、ＶＤメタル層２１は、接続部２１ａのほか、図６において、単位容量セル１０ａの上辺及び下辺においてこの接続部２１ａから左右に延びる引き出し部２１ｂを備える。
また、図７，図８においては、ＶＤメタル層２１やＶＳメタル層２２上に酸化膜２３やＶＤ配線１７１やＶＳ配線１７２を形成した状態を示すが、これらについては後述する。
【００５３】
図６に示すように、矩形状の単位容量セル１０ａでは、その上辺１０ｃと下辺１０ｄとにおいて、ＶＤメタル層２１は、接続部２１ａ及び引き出し部２１ｂによって辺全体にわたって配置されている。また、上辺１０ｃと下辺１０ｄとにおいて、各辺の左端部及び右端部にポリシリコン層１６の引き出し部１６ｂが引き出されている。さらに、その左辺１０ｅと右辺１０ｆとにおいて、ＶＤメタル層２１は、引き出し部２１ｂによって各辺の上端部および下端部に引き出されている。また、左辺１０ｅと右辺１０ｆとにおいて、各辺の中央部にＶＳメタル層２２が、また、その全体にポリシリコン層１６の引き出し部１６ｂが配置されている。つまり、チャネル領域１２ａは、ＶＤメタル層２１によって電気的に４辺に引き出されている。また、ゲート部１６ａは、ポリシリコン層１６の引き出し部１６ｂ及びＶＳメタル層２２によって電気的に４辺に引き出されている。
【００５４】
しかも、ＶＤメタル層２１、ポリシリコン層１６の引き出し部１６ｂ及びＶＳメタル層２２について見ると、上辺１０ｃと下辺１０ｄとで上下対称の関係となる形状に、また、左辺１０ｅと右辺１０ｆとで左右対称の関係となる形状にされている。つまり、上辺１０ｃと下辺１０ｄ、左右辺１０ｅと右左辺１０ｆとで、チャネル領域１２ａから引き出したＶＤメタル層２１、及びはゲート部１６ａから引き出したＶＳメタル層２２あるいはポリシリコン層１６の引き出し部１６ｂが鏡像の関係となっている。
【００５５】
このため、図６に示す単位容量セル１０ａが各々隣り合うように格子状に配置すると、図１０に示すように、ＶＤメタル層２１同士が接続され、また、ポリシリコン層１６の引き出し部１６ｂ同士が接続されて、多数の単位容量セル１０ａが並列に接続された状態とすることができ、大きな合成容量を持つコンデンサを形成することができる。しかも、このような構造の単位容量セル１０ａを用いれば、隣接して並ぶ多数の単位容量セル１０ａのうち、少なくとも１つにおいて、ＶＤメタル層２１を電源電位ＶＤに接続すれば、すべての単位容量セル１０ａを電源電位ＶＤに接続することができる。また同様に、少なくとも１つの単位容量セル１０ａにおいて、ＶＳメタル層２２を接地電位ＶＳに接続すれば、すべての単位容量セル１０ａを接地電位ＶＳに接続することができる。
前述したように、容量挿入領域１６０等へ、このような構造の単位容量セル１０ａに対応する単位容量セルブロック１０を、格子状に敷き詰めるようにして配置する。これにより、容量挿入領域１６０等には、それぞれ大きな合成容量値Ｃｉを持つコンデンサがそれぞれ配置されたことになる。
【００５６】
次いで、ステップＳ７において、図１１に示すように、データファイルＤ４に記録されている配線ルール及びデータファイルＤ５に記録されている回路接続データを基に、入出力ブロック１１０のアナログ入出力端子部１１１ＡＮとアナログ信号回路ブロック１２０，１３０との間に形成するアナログ配線１７０の配置を決定する。アナログ信号を扱う配線は、その線路長や特性インピーダンスなどによって生じる信号波形の歪みなどがその後の処理に大きく影響するため、最適な配線となるように注意深く配線の位置や寸法が決定するのが好ましいからである。その中には、アナログ信号回路ブロック１２０，１３０に電力を供給するためのＶＤ配線（電源配線）１７１及びＶＳ配線（接地配線）１７２も含まれている。なお、必要に応じて、アナログ配線１７０を設計者が手作業で配線し、あるいは、自動配線の後の手作業による修正を行うこともできる。
【００５７】
次いで、ステップＳ８において、図１２に示すように、データファイルＤ６に記録されているビア配置ルールに基づき、ＩＣチップ１００の厚さ方向に見て、ＶＤメタル層２１とＶＤ配線１７１とが重なった部分に、多数のＶＤビア導体１７３を配置する。また、ＶＳメタル層２２とＶＳ配線１７２とが重なった部分に、多数のＶＳビア導体１７４を配置する。
具体的には図７，図８に示すようにして、実際の単位容量セル１０ａとこの上方に形成したＶＤ配線１７１及びＶＳ配線１７２とを接続する。さらに具体的には、酸化膜１７及びＶＤメタル層２１及びＶＳメタル層２２上に酸化膜２３を形成し、さらにその上に形成したＶＤ配線１７１及びＶＳ配線１７２と、酸化膜２３を貫通するＶＤビア導体１７３及びＶＳビア導体１７４によってそれぞれ接続する。
【００５８】
かくして、ＶＤ配線１７１やＶＳ配線１７２を、その厚さ方向下方に位置する単位容量セル１０ａに拘わらず、配置することができるから、その配置が容易になる。その上、ＶＤメタル層２１とＶＤ配線１７１，ＶＳ配線１７２とＶＳメタル層２２とをＶＤビア導体１７３及びＶＳビア導体１７４で接続するだけで足りるので、接続が容易である。しかも、アナログ信号回路ブロック１２０，１３０の近くで、さらには、アナログ信号回路ブロック１２０，１３０と入出力ブロック１１０との間で、アナログ配線１７０７のうちのＶＤ配線１７１とＶＳ配線１７２との間にデカップリングコンデンサを挿入することができるので、ノイズの影響などを除去し、アナログ信号回路ブロック１２０，１３０の特性をより良好とすることができる。また既に説明したように、ＶＤメタル層２１、あるいはＶＳメタル層２２やポリシリコン層１６は、隣り合う単位容量セル１０ａ同士で相互に接続しているので、隣り合うすべての単位容量セル１０ａについて、ＶＤメタル層２１を電源電位に、また、ＶＳメタル層２２及びポリシリコン層１６を接地電位にすることができる。
【００５９】
その後、ステップＳ９において、図１３に示すように、入出力ブロック１１０やアナログ信号回路ブロック１２０，１３０などの機能ブロック、容量挿入領域１６０，１６１，１６２，１６３などに占められていない、ハッチングで示す領域に、ＮＡＮＤ回路やＮＯＲ回路、インバータ、フリップフロップなどの論理回路などをユニットとしたユニットセル１８０を多数配置する。ユニットセル１８０のデータはデータファイルＤ７に記録されている。
その後、ステップＳ１０において、データファイルＤ４に記録されている配線ルール及びデータファイルＤ５に記録されている回路接続データを基に、配線１９０を配置する。具体的には、図１４に示すように、ユニットセル１８０同士間や入出力ブロック１１０（具体的には入出力端子部１１１）とユニットセル１８０との間、入出力ブロック１１０とメモリブロック１４０，１４１やＣＰＵコア１５０との間などの入出力ブロック１１０と他の機能ブロックとの間、アナログ信号回路ブロック１２０，１３０とメモリブロック１４０，１４１やＣＰＵコア１５０との間など機能ブロック同士間、その他を接続する配線１９０を配置する。
【００６０】
この配線１９０には、各部におけるデジタル処理のための電力（電源電位及び接地電位）を供給するための電源配線１９１及び接地配線１９２を含んでいる。そこで、電源配線１９１及び接地配線１９２の配置後、ステップＳ１１において、前述した容量挿入領域１６０における単位容量セル１０ａと同じく、データファイルＤ６に記録されているビア配置ルールに基づき、メモリブロック１４０，１４１やＣＰＵコア１５０に隣接する容量挿入領域１６１，１６２，１６３に配置された単位容量セル１０ａとの接続のためのビア導体を配置する。これにより、単位容量セル１０ａのＶＤメタル層２１やＶＳメタル層２２を、ビア導体によって電源配線１９１あるいは接地配線１９２に接続し、デカップリングコンデンサを両者間に挿入することができる。
【００６１】
かくして、ＩＣチップ１００における入出力ブロックや機能ブロック、ユニットセル、各配線等のほか、コンデンサの配置設計をすることができたこととなる。そこで、完成したＩＣチップ１００のレイアウトパターンデータをデータファイルＤ１０に記録して設計を完了する。従って、この配置、具体的には、レイアウトパターンデータに基づき、公知の手法でＩＣチップ１００を製造することで、容量挿入領域１６０等に多数の単位容量セル１０ａを備えたＩＣチップ１００を製造することができる。
なお、本実施形態では、空き領域１１５に容量挿入領域１６０の他に容量挿入領域１６１，１６２，１６３を確保して、ここに単位容量セルブロック１０（単位容量セル１０ａ）を配置した。しかし、容量挿入領域１６０のみとし、容量挿入領域１６１，１６２，１６３を確保しないようにすることもできる。その場合には、上述のステップＳ１１は不要であることはいうまでもない。
【００６２】
かくして、本実施形態の設計システムＳＹＳによれば、アナログ信号回路ブロック１２０，１３０に隣接して、具体的には、アナログ信号回路ブロック１２０，１３０と入出力ブロック１１０との間の容量挿入領域１６０等に、多数の単位容量セル１０ａからなり合成容量値Ｃｉを持つデカップリングコンデンサを確保したＩＣチップ１００を、容易にかつ設計者の熟練に依存せずに自動で設計することができる。このため、ＩＣチップ１００は安定動作可能あるいは特性良好となる。
また、本実施形態の設計方法によれば、容量挿入領域１６０等に、多数の単位容量セル１０ａからなり合成容量値Ｃｉを持つデカップリングコンデンサを確保したＩＣチップ１００を、容易にかつ設計者の熟練に依存せずに設計することができる。
さらに、本実施形態のＩＣチップ１００は、容量挿入領域１６０に多数の単位容量セル１０ａからなり合成容量値Ｃｉを持つデカップリングコンデンサを確保しており、安定動作可能、特性良好となる。また容易に設計できるので、安価なＩＣチップとなし得る。
【００６３】
（変形形態１）
次いで、変形形態１について、図１５，図１６を参照して説明する。本変形形態１は、上記実施形態と同様な単位容量セル１０ａを用いる。但し、実施形態では、単位容量セルブロック１０を容量挿入領域１６０等に配置した後に、入出力ブロック１１０とアナログ信号回路ブロック１２０，１３０との間にアナログ配線１７０を配置し、さらにＶＤビア導体１７３，ＶＳビア導体１７４を配置し、その後にユニットセル１８０を配置した。これに対し、本変形形態１では、単位容量セルブロックを容量挿入領域に配置した後、先にユニットセルを配置する点で異なる。従って、同様な部分については、簡略化あるいは省略し、異なる部分を中心に説明する。
【００６４】
本変形形態１では、前記実施形態と同様に、ステップＳ１で入出力ブロック１１０を配置し、ステップＳ２でアナログ信号回路ブロック１２０などの機能ブロックを配置する。その後、ステップＳ３において、入出力ブロック１１０とアナログ信号回路ブロック１２０，１３０との間隙などの空き領域１１５のうちから容量挿入領域１６０等を抽出し、ステップＳ４で合成容量値Ｃｉを算出する。ステップＳ５で合成容量値Ｃｉを要求容量値Ｃｔと比較し、Ｃｉ＜ＣｔのときはステップＳ２に戻り、各機能ブロック１２０等を再配置する。Ｃｉ≧Ｃｔのときは、ステップＳ６に進み、容量挿入領域１６０等に単位容量セルブロック１０を敷き詰めるようにして格子状に配置する。なお、これらのステップにおいて、データファイルＤ１〜Ｄ３を用いる。
【００６５】
その後、本変形形態１では、ステップＳ２４において、図１６に示すように、入出力ブロック１１０やアナログ信号回路ブロック１２０，１３０などの機能ブロック、容量挿入領域１６０，１６１，１６２，１６３などに占められていない領域に、データファイルＤ７を用いて、ユニットセル２８０を配置する。
【００６６】
次いで、ステップＳ２５において、前述の実施形態と同様（図１１参照）に、データファイルＤ４の配線ルール及びデータファイルＤ５の回路接続データを基に、入出力ブロック１１０とアナログ信号回路ブロック１２０，１３０との間にアナログ配線１７０を配置する。具体的には、入出力ブロック１１０のアナログ入出力端子部１１１ＡＮとアナログ信号回路ブロック１２０，１３０との間に形成するアナログ配線１７０の配置を決定する。このアナログ配線１７０には、アナログ信号回路ブロック１２０，１３０に電力を供給するためのＶＤ配線（電源配線）１７１及びＶＳ配線（接地配線）１７２も含まれていることも同様である。
【００６７】
さらに、ステップＳ２６において、前述の実施形態と同様（図１２参照）、データファイルＤ６のビア配置ルールに基づき、ＩＣチップ２１００の厚さ方向に見て、ＶＤメタル層２１とＶＤ配線１７１とが重なった部分に、多数のＶＤビア導体１７３を、また、ＶＳメタル層２２とＶＳ配線１７２とが重なった部分に、多数のＶＳビア導体１７４を配置する。これにより、容量挿入領域１６０に配置した単位容量セルブロック１０（単位容量セル１０ａ）をＶＤ配線１７１及びＶＳ配線１７２と接続することができる。
【００６８】
その後、ステップＳ２７において、前述の実施形態と同様（図１４参照）、データファイルＤ４の配線ルール及びデータファイルＤ５の回路接続データを基づき、ユニットセル２８０同士間や入出力ブロック１１０とユニットセル２８０との間、入出力ブロック１１０とメモリブロック１４０，１４１やＣＰＵコア１５０などの機能ブロックとの間、機能ブロック同士間などを接続する配線１９０を配置する。
【００６９】
この配線１９０には、電源配線１９１及び接地配線１９２を含んでいる。そこで、ステップＳ１１において、前述の実施形態と同様、データファイルＤ６のビア配置ルールに基づき、電源配線１９１及び接地配線１９２と容量挿入領域１６１，１６２，１６３に配置された単位容量セル１０ａとの接続のためのビア導体を配置する。これにより、単位容量セル１０ａのＶＤメタル層２１やＶＳメタル層２２を、ビア導体によって電源配線１９１あるいは接地配線１９２に接続し、デカップリングコンデンサを両者間に挿入することができる。
【００７０】
かくして、本変形形態１においても、ＩＣチップ２００における入出力ブロックや機能ブロック、ユニットセル、各配線等のほか、コンデンサの配置設計をすることができたこととなり、完成したＩＣチップ２００のレイアウトパターンデータをデータファイルＤ１０に記録して設計を完了する。従って、この配置に基づき、公知の手法でＩＣチップ２００を製造することで、容量挿入領域１６０等に多数の単位容量セル１０ａを備えたＩＣチップ２００を製造することができる。
このように、本変形形態１の設計システムによっても、デカップリングコンデンサを確保したＩＣチップ２００を、容易にかつ設計者の熟練に依存せずに自動で設計することができる。
また、本変形形態１の設計方法によれば、デカップリングコンデンサを確保したＩＣチップ２００を、容易にかつ設計者の熟練に依存せずに設計することができる。
さらに、本変形形態１のＩＣチップ２００には、デカップリングコンデンサが形成されており、安定動作可能、特性良好となる。また容易に設計できるので、安価なＩＣチップとなし得る。
【００７１】
（変形形態２）
次いで、変形形態２について、図１７のフローチャートを参照して説明する。本変形形態２も、前記実施形態及び変形形態１と同様な単位容量セル１０ａを用いる。但し、実施形態及び変形形態１では、単位容量セルブロックを容量挿入領域に配置した後、入出力ブロックとアナログ信号回路ブロックとの間の配線を他の機能ブロックやユニットセルとの配線に先立って行った。これに対し、本変形形態２では、入出力ブロックとアナログ信号回路ブロックとの間の配線を含めて、機能ブロックやユニットセルとの配線を行う点で異なる。従って、同様な部分については、簡略化あるいは省略し、異なる部分を中心に説明する。
【００７２】
本変形形態２では、前記実施形態と同様に、ステップＳ１で入出力ブロック１１０を配置し、ステップＳ２で各機能ブロックを配置する。その後、ステップＳ３において、入出力ブロック１１０とアナログ信号回路ブロック１２０，１３０との間隙など入出力ブロックと機能ブロックとの間や機能ブロック同士の間の空き領域１１５のうちから容量挿入領域を抽出し、ステップＳ４で合成容量値Ｃｉを算出する。ステップＳ５で合成容量値Ｃｉを要求容量値Ｃｔと比較し、Ｃｉ＜ＣｔのときはステップＳ２に戻り、各機能ブロック１２０等を再配置する。Ｃｉ≧Ｃｔのときは、ステップＳ６に進み、容量挿入領域１６０等に単位容量セルブロック１０を敷き詰めるようにして格子状に配置する。なお、これらのステップにおいて、データファイルＤ１〜Ｄ３を用いる。
さらに、前記変形形態１と同様に、ステップＳ２４において、入出力ブロック１１０やアナログ信号回路ブロック１２０，１３０などの機能ブロック、容量挿入領域１６０，１６１，１６２，１６３などに占められていない領域に、データファイルＤ７を用いて、ユニットセル２８０を配置する（図１６参照）。
【００７３】
その後、ステップＳ３５において、データファイルＤ４の配線ルール及びデータファイルＤ５の回路接続データを基に、ユニットセル２８０同士間や入出力ブロック１１０とユニットセル２８０との間、入出力ブロック１１０とメモリブロック１４０，１４１やＣＰＵコア１５０などの入出力ブロック１１０と他の機能ブロックとの間、アナログ信号回路ブロック１２０，１３０とメモリブロック１４０，１４１やＣＰＵコア１５０との間など機能ブロック同士間、その他を接続する配線１９０を配置する（図１４参照）。この中には、入出力ブロック１１０（具体的には、アナログ入出力端子部１１１ＡＮ）とアナログ信号回路ブロック１２０，１３０とを結ぶアナログ配線１７０も含まれる。
【００７４】
上記ステップＳ３５で配置したこの配線１９０には、各部へ電力（電源電位及び接地電位）を供給するための電源配線１９１及び接地配線１９２を含んでいる。また、アナログ配線１７０にはＶＤ配線１７１及びＶＳ配線１７２を含んでいる。そこで、電源配線１９１及び接地配線１９２、ＶＤ配線１７１及びＶＳ配線１７２の配置後、ステップＳ３６において、データファイルＤ６のビア配置ルールに基づき、前述した容量挿入領域１６０，１６１，１６２，１６３における単位容量セル１０ａとの接続のためのビア導体を配置する。これにより、ビア導体によって単位容量セル１０ａのＶＤメタル層２１を電源配線１９１あるいはＶＤ配線１７１に接続し、ＶＳメタル層２２を接地配線１９２あるいはＶＳ配線１７２に接続し、デカップリングコンデンサを両者間に挿入することができる。
【００７５】
かくして、本変形形態２においても、ＩＣチップ２００における入出力ブロックや機能ブロック、ユニットセル、各配線等のほか、コンデンサの配置設計をすることができたこととなり、完成したＩＣチップ２００のレイアウトパターンデータをデータファイルＤ１０に記録して設計を完了する。従って、この配置に基づき、公知の手法でＩＣチップ２００を製造することで、容量挿入領域１６０等に多数の単位容量セル１０ａを備えたＩＣチップ２００を製造することができる。
このように、本変形形態２の設計システムによっても、デカップリングコンデンサを確保したＩＣチップ２００を、容易にかつ設計者の熟練に依存せずに自動で設計することができる。
また、本変形形態２の設計方法によれば、デカップリングコンデンサを確保したＩＣチップ２００を、容易にかつ設計者の熟練に依存せずに設計することができる。
さらに、本変形形態２のＩＣチップ２００には、デカップリングコンデンサが形成されており、安定動作可能、特性良好となる。また容易に設計できるので、安価なＩＣチップとなし得る。
【００７６】
以上において、本発明を実施形態及び変形形態１，２に即して説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、上記した実施形態等では、ＭＯＳＦＥＴのゲート酸化膜１５ａを誘電体としてを利用した単位容量セル１０ａを用いた（図６〜図１０参照）が、単位容量セルとして、その他の形態のコンデンサを用いることもできる。例えば、アルミニウムなどの金属やポリシリコンからなるベタ状の下層の上に、ＳｉＯ２酸化膜を形成し、さらにこのＳｉＯ２酸化膜上に金属やポリシリコンからなるベタ状の上層を形成した形状の単位容量セルを用い、これを並べるようにしても良い。
但し、ＭＯＳＦＥＴはＩＣチップの設計や生産において、既に確立された技術であり、容易に設計できる上、そのゲート酸化膜１５ａの厚さも極めて薄く制御することができるので、静電容量を大きくしやすい。また、実施形態等に示した単位容量セル１０ａならば、他のＭＯＳＦＥＴ等を形成するのと同時に形成することも可能であるなど、製造上も有利である。
【００７７】
また、上記した実施形態等では、単位容量セルブロック１０（単位容量セル１０ａ）として平面視、正方形状のものを用いた。しかし、長方形状とすることもできる。また、隣接する単位容量セルとの接続を考慮すれば、三角形状や六角形状、あるいは複数の形状を組み合わせるなども、適宜採用することができる。
また、上記した実施形態等では、単位容量セル１０ａにＮチャネルＭＯＳＦＥＴの形態を利用したが、ＰチャネルＭＯＳＦＥＴを、あるいは両者を同時に用いることもできる。
また上記実施形態等では、機能ブロックにアナログ信号回路ブロック１２０，１３０のほかメモリブロック１４０，１４１を含む、アナ・デジ混在の半導体集積回路を例として示したが、アナログ信号回路ブロックからなるアナログＬＳＩ及びその設計に適用することもできる。あるいは、デジタル回路のみからなるデジタルＬＳＩ及びその設計に適用することもできる。
【００７８】
（付記１）
入出力ブロックの配置を決定する入出力ブロック配置手段と、
アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置手段と、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置手段と、
上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置手段と、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくともの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、
を備える半導体集積回路素子の設計システム。
（付記２）
半導体集積回路素子の設計方法であって、素子領域内において、
入出力ブロックの配置を決定する入出力ブロック配置手段と、
すべての機能ブロックの配置を決定する機能ブロック配置手段と、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置手段と、
上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置手段と、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、
を備える半導体集積回路素子の設計システム。
（付記３）
付記１または付記２に記載の半導体集積回路素子の設計システムであって、
前記機能ブロック配置手段は、
前記機能ブロックを仮配置する仮配置手段と、
前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出手段と、
上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成容量値を算出する合成容量算出手段と、
上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置手段に戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較手段と、を含み、
前記単位容量セル配置手段は、上記容量挿入領域に前記単位容量セルブロックを配置する
半導体集積回路素子の設計システム。
（付記４）
付記１〜付記３のいずれか１項に記載の半導体集積回路素子の設計システムであって、
前記単位容量セルは、
ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する
半導体集積回路素子の設計システム。
（付記５）
付記１〜付記４のいずれか１項に記載の半導体集積回路素子の設計システムであって、
前記単位容量セルは、
平面視、矩形状であり、
各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、
前記単位容量セル配置手段は、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する
半導体集積回路素子の設計システム。
（付記６）
コンピュータを、付記１〜付記５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラム。
（付記７）
コンピュータを付記１〜付記５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
（付記８）
半導体集積回路素子の設計方法であって、素子領域内において、
入出力ブロックの配置を決定する入出力ブロック配置ステップと、
アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置ステップと、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、
上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置ステップと、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、
を備える半導体集積回路素子の設計方法。
（付記９）
半導体集積回路素子の設計方法であって、素子領域内において、
入出力ブロックの配置を決定する入出力ブロック配置ステップと、
すべての機能ブロックの配置を決定する機能ブロック配置ステップと、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、
上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置ステップと、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、
を備える半導体集積回路素子の設計方法。
（付記１０）
付記８または付記９に記載の半導体集積回路素子の設計方法であって、
前記機能ブロック配置ステップは、
前記機能ブロックを仮配置する仮配置ステップと、
前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出ステップと、
上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成静電容量を算出する合成容量算出ステップと、
上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置ステップに戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較ステップと、を含み、
前記単位容量配置ステップは、上記容量挿入領域に前記単位容量セルブロックを配置する
半導体集積回路素子の設計方法。
（付記１１）
付記８〜付記１０のいずれか１項に記載の半導体集積回路素子の設計方法であって、
前記単位容量セルは、
ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する
半導体集積回路素子の設計方法。
（付記１２）
付記８〜付記１１のいずれか１項に記載の半導体集積回路素子の設計方法であって、
前記単位容量セルは、
平面視、矩形状であり、
各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、
前記単位容量配置ステップは、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する
半導体集積回路素子の設計方法。
（付記１３）
基板に形成され、この基板の平面方向に区画された入出力ブロック及び複数の機能ブロックを有する半導体集積回路素子であって、
上記入出力ブロック及び機能ブロックに属さない空き領域において、
第１電源電位とされる第１電極と、誘電体層と、この誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を上記平面方向に隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを、複数個互いに隣接して配置し、隣接する各単位容量セルの各第１電極同士を電気的に接続し、各第２電極同士を電気的に接続してなる
半導体集積回路素子。
（付記１４）
付記１３に記載の半導体集積回路素子であって、
前記複数の単位容量セルよりも前記基板の厚さ方向表面側には、
前記第１電源電位とされる少なくとも１本の第１電源配線と、
前記第２電源電位とされる少なくとも１本の第２電源配線とが形成され、
前記複数の単位容量セルのうち、
各第１電極は、上記第１電源配線から延びる少なくとも１つの第１ビア導体によって上記第１電源電位とされ、
各第２電極は、上記第２電源配線から延びる少なくとも１つの第２ビア導体によって上記第２電源電位とされてなる
半導体集積回路素子。
（付記１５）
付記１３または付記１４に記載の半導体集積回路素子であって、
前記単位容量セルは、
ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成してなる
半導体集積回路素子。
（付記１６）
付記１３〜付記１５のいずれか一項に記載の半導体集積回路素子であって、
前記単位容量セルは、
平面視、矩形状であり、
各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、
前記空き領域において、複数の上記矩形状単位容量セルを格子状に互いに隣接して配置してなる
半導体集積回路素子。
（付記１７）
付記１４３〜付記１６のいずれか一項に記載の半導体集積回路素子であって、
前記複数の単位容量セルは、前記空き領域のうち、少なくともアナログ信号回路ブロックと隣り合う領域に形成され、
前記第１電源配線及び第２電源配線は、前記入出力ブロックから前記アナログ信号回路ブロックに電源電位を供給する配線である
半導体集積回路素子。
（付記１８）
付記１７に記載の半導体集積回路素子であって、
前記複数の単位容量セルは、前記空き領域のうち、少なくとも前記アナログ信号回路ブロックと入出力ブロックとに挟まれた領域に形成されてなる
半導体集積回路素子。
【図面の簡単な説明】
【図１】 従来のＩＣチップの設計手順を示すフローチャートである。
【図２】 実施形態等にかかるＩＣチップの設計システムの構成図である。
【図３】 実施形態にかかるＩＣチップの設計手順を示すフローチャートである。
【図４】 ＩＣチップに入出力ブロック、アナログ信号回路ブロック、メモリブロック、ＣＰＵコアその他の機能ブロックを配置した状態を示す説明図である。
【図５】 ＩＣチップのうち機能ブロックの配置されていない空き領域に、単位容量セルブロックを多数互いに隣接して配置した状態を示す説明図である。
【図６】 単位容量セルの平面構造を示す説明図である。
【図７】 単位容量セルの図６におけるＡ−Ａ’断面の構造を示す説明図である。
【図８】 単位容量セルの図６におけるＢ−Ｂ’断面の構造を示す説明図である。
【図９】 単位容量セルの回路構成を模式的に示す説明図である。
【図１０】 複数の単位容量セルを互いに隣接して格子状に配置した状態を示す説明図である。
【図１１】 ＩＣチップのうち入出力ブロックとアナログ信号回路ブロックとの間に配線を形成した状態を示す説明図である。
【図１２】 ＶＤ配線及びＶＳ配線と単位容量セルとの間にビア導体を配置した状態を示す説明図である。
【図１３】 ＩＣチップのうち機能ブロック及び単位容量セルブロックの配置されていない空き領域に、ユニットセルを配置した状態を示す説明図である。
【図１４】 ＩＣチップのうち、入出力ブロックとメモリブロック、ＣＰＵコアその他の機能ブロックとの間、アナログ信号回路ブロックとＣＰＵコアやメモリブロックとの間など機能ブロック同士、機能ブロックとユニットセルとの間等に配線を形成した状態を示す説明図である。
【図１５】 変形形態１に係るＩＣチップの設計手順を示すフローチャートである。
【図１６】 ＩＣチップのうち機能ブロック及び単位容量セルブロックの配置されていない空き領域に、ユニットセルを配置した状態を示す説明図である。
【図１７】 変形形態２に係るＩＣチップの設計手順を示すフローチャートである。
【符号の説明】
１００，２００ ＩＣチップ（半導体集積回路素子）
１１０ 入出力ブロック
１１１ 入出力端子部
１１１ＡＮ アナログ入出力端子部
１１５ 空き領域
１２０，１３０ アナログ信号回路ブロック
１４０，１４１ メモリブロック
１５０ ＣＰＵコア
１６０，１６１，１６２，１６３ 容量挿入領域
ＳＹＳ 設計システム
１０ 単位容量セルブロック（矩形状単位容量セルブロック）
１０ａ 単位容量セル（矩形状単位容量セル）
１２ａ チャネル領域（第１電極）
１３ Ｐ＋拡散領域（ドレイン，ソース）
１４ Ｎ＋拡散領域
１５ 酸化膜
１５ａ ゲート酸化膜（誘電体層）
１６ ポリシリコン層
１６ａ ゲート部（第２電極）
１７０ アナログ配線
１７１ ＶＤ配線（第１電源配線）
１７２ ＶＳ配線（第２電源配線）
１７３ ＶＤビア導体（第１ビア導体）
１７４ ＶＳビア導体（第２ビア導体）
１８０，２８０ ユニットセル
１９０ 配線
１９１ 電源配線
１９２ 接地配線
【発明の属する技術分野】
本発明は、半導体集積回路素子の設計システム、コンピュータを設計システムとして機能させるプログラム、プログラムを記録した記録媒体、及び半導体集積回路素子の設計方法に関する。
【０００２】
【従来の技術】
近年の半導体集積回路の微細化に伴い、半導体集積回路素子のノイズ対策が重要となってきている。その手法としては、集積回路の電源回路（電源配線と接地配線）において、デカップリングコンデンサを挿入して電源回路の電位を安定させ、集積回路の安定動作や特性の向上を図るものが挙げられる。
特に、アナログ回路とデジタル回路とが混載された集積回路では、アナログ回路における電源配線（アナログ回路用電源配線）と接地配線との間にコンデンサを挿入することが有効である。
【０００３】
ところで、半導体集積回路素子を設計するにあたっては、まず、チップレイアウトを決定する。具体的には、図１のフローチャートに示すように、ステップＳ１０１でまず入出力ブロックを配置する。その後、集積回路素子が達成すべき機能や特性を与えるアナログ信号回路ブロック、ＣＰＵコアなどの機能ブロックの配置を決める（ステップＳ１０２）。次いで、入出力ブロックとアナログ信号回路ブロックとの間の配線の配置を決める（ステップＳ１０３）。アナログ信号を伝える配線は、ノイズの影響やインピーダンス整合を考慮する必要があるためであり、この部分を設計者の手作業で行う場合もある。その後、ステップＳ１０４で機能ブロック間にＮＡＮＤ、ＮＯＲ、ＩＮＶ、ＦＦなどの論理回路からなるユニットセルを配置し、さらにステップ１０５で、ユニットセル同士間、入出力ブロック−機能ブロック間、機能ブロック同士間、機能ブロック−ユニットセル間などの配線を決定する。かくして、ＩＣチップのレイアウトパターンの配置・配線が完了する。
上述のコンデンサを挿入する場合には、チップレイアウトの決定後、あるいは上述のレイアウト作業の途中に、空きスペースにコンデンサを手作業で挿入して形成し、コンデンサと電源配線も手作業で結線することが多い。具体的には、例えば図１に示すように、ステップＳ１０６で、入出力ブロックと機能ブロックとの隙間、機能ブロック同士の隙間など入出力ブロックや機能ブロックに属さない空きスペースにコンデンサを形成し、さらにこのコンデンサと電源配線とを接続して（ステップＳ１０７）、ＩＣチップのレイアウトパターンを完成させることが行われる。
一方、チップレイアウトは近年自動化が進み、特に大規模集積回路においては、自動レイアウトツールを用いることが多い。このように自動レイアウトツールを用いた場合には、図１のフローチャートに示すように、レイアウトの完了後にコンデンサの配置を行わざるを得ない。
【０００４】
【発明が解決しようとする課題】
しかしながら、設計段階では、入出力ブロックと機能ブロックの配置を優先するため、コンデンサを形成することのできる空きスペースの形状や大きさは、まちまちであり、それに合わせて手作業でコンデンサを設計し配置するのは面倒で、設計のコストアップとなっていた。特に、レイアウト完了後に手作業でコンデンサを配置することにすると、制限が多く、空きスペースに適切にコンデンサを配置してより大きな容量を確保するには、作業時間が掛かる。しかるに、設計開発期間の短縮化要請によって十分な作業時間の確保は次第に困難になりつつある。さらに、配置の仕方などに熟練を要するため、作業者の習熟度合いによっても得られるコンデンサの静電容量が変わることが多く、大きな静電容量を持つコンデンサを適切に形成するのが困難な場合がある。
本発明は上記のような問題点を解決するためになされたもので、デカップリングコンデンサを有する半導体集積回路素子を容易に設計できる設計システム、コンピュータをこの設計システムとして機能させるプログラム、このプログラムを記録した記録媒体、及び、デカップリングコンデンサを有する半導体集積回路素子の設計を容易に行うことのできる設計方法を提供することを目的とする。
【０００５】
【課題を解決するための手段、作用及び効果】
しかして、請求項１に記載の解決手段は、入出力ブロックの配置を決定する入出力ブロック配置手段と、アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置手段と、第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置手段と、上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置手段と、上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくともの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、を備える半導体集積回路素子の設計システムである。
【０００６】
本発明の半導体集積回路素子の設計システムでは、入出力ブロック配置手段で入出力ブロックの配置を決定し、機能ブロック配置手段でアナログ信号回路ブロックを含む機能ブロックの配置を決定する。また、単位容量セル配置手段で複数の単位容量セルブロックを空き領域のうち入出力ブロックとアナログ信号回路ブロックとの間隙に配置する。さらに、アナログ配線配置手段で入出力ブロックとアナログ信号回路ブロックとの配線の配置を決定する。さらに、ビア導体配置手段で第１電源配線から延びる第１ビア導体及び第２電源配線から延びる第２ビア導体の配置を決定する。
つまり、この設計システムによれば、入出力ブロックとアナログ信号回路ブロックを含む機能ブロックとを配置し、さらに入出力ブロックとアナログ信号回路ブロックとの間隙に複数の単位容量セルブロックを配置するので、素子領域に複数の単位容量セルで構成されるデカップリングコンデンサの配置場所を容易に確保することができる。また、ビア導体配置手段で第１ビア導体及び第２ビア導体の配置を決定するので、複数の単位容量セルが、したがってデカップリングコンデンサが、第１電源配線及び第２電源配線に接続するように容易に設計することができる。かくして、デカップリングコンデンサを有する半導体集積回路素子を容易に設計できる設計システムとすることができる。また、入出力ブロックとアナログ信号回路ブロックとの間隙に単位容量セルブロックによるデカップリングコンデンサを配置するので、設計された半導体集積回路素子では、特にアナログ信号回路ブロックの安定動作を図ることができる。また、単位容量セルブロックを用いるので、入出力ブロックとアナログ信号回路ブロックとの間隙などの形状に適合するデカップリングコンデンサを容易に構成することができる。
【０００７】
なお、機能ブロックとしては、１つのまとまった機能を発揮するブロックであれば良い。例えば、Ｄ／Ａコンバータ回路やＡ／Ｄコンバータ回路その他のアナログ信号処理をするためのアナログ信号回路ブロック、ダイナミックＲＡＭやスタティックＲＡＭなどのメモリ素子を集積したメモリブロック、ＣＰＵを構成するＣＰＵコア（ＣＰＵブロック）などが挙げられる。
また、第１電源電位及び第２電源電位には、一方が電源電位、他方が接地電位とされている場合も含まれる。
【０００８】
さらに、単位容量セルの接続配線パターンとしては、隣接する単位容量セルの第１電極同士が接続できると共に、第２電極同士が接続できるパターンとすれば良い。例えば、単位容量セルとして、矩形状とし、各辺の端部まで第１電極に接続する第１接続配線と第２電極に接続する第２接続配線とを引き出し、かつ、対向する辺同士（例えば、右辺と左辺、上辺と下辺）では、第１電極と第２電極との引き出し位置を鏡像の関係としたものが挙げられる。このものでは、縦横格子状に単位容量セルを配置することで、隣り合う単位容量セル同士の第１接続配線同士、及び第２接続配線同士が当接して互いに接続することができる。また、このものでは、複数の第１接続配線及び第１電極のうちの少なくとも１個所で第１電源電位に接続すれば、すべての第１電極を第１電源電位とすることができる。同様に、複数の第２接続配線及び第２電極のうちの少なくとも１個所で第２電源電位に接続すれば、すべての第２電極を第２電源電位とすることができる。従って、第１，第２電源電位との接続位置の選択が容易になる。
なお、単位容量セルは、矩形状だけでなく三角形状、六角形状など第１，第２接続配線の取り出し方を考慮することで、適宜の形状とすることができる。また、２種以上の形状の単位容量セルを組み合わせることもできる。
【０００９】
また、請求項２に記載の他の解決手段は、入出力ブロックの配置を決定する入出力ブロック配置手段と、すべての機能ブロックの配置を決定する機能ブロック配置手段と、第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置手段と、上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置手段と、上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、を備える半導体集積回路素子の設計システムである。
【００１０】
本発明の半導体集積回路素子の設計システムでは、入出力ブロック配置手段で入出力ブロックの配置を決定し、機能ブロック配置手段でアナログ信号回路ブロックを含む機能ブロックの配置を決定する。また、単位容量セル配置手段で複数の単位容量セルブロックを空き領域のうち入出力ブロックと機能ブロックとの間隙に配置する。さらに、配線配置手段で入出力ブロックと機能ブロックとの配線の配置を決定する。さらに、ビア導体配置手段で第１電源配線から延びる第１ビア導体及び第２電源配線から延びる第２ビア導体の配置を決定する。
つまり、この設計システムによれば、入出力ブロックと機能ブロックとを配置し、さらに入出力ブロックと機能ブロックとの間隙や機能ブロック同士の間隙に複数の単位容量セルブロックを配置するので、素子領域に複数の単位容量セルで構成されるデカップリングコンデンサの配置場所を容易に確保することができる。また、ビア導体配置手段で第１ビア導体及び第２ビア導体の配置を決定するので、複数の単位容量セルが、したがってデカップリングコンデンサが、第１電源配線及び第２電源配線に接続するように容易に設計することができる。かくして、デカップリングコンデンサを有する半導体集積回路素子を容易に設計できる設計システムとすることができる。また、単位容量セルブロックを用いるので、入出力ブロックと機能ブロックとの間隙などの形状に適合するデカップリングコンデンサを容易に構成することができる。
【００１１】
さらに、請求項１または請求項２に記載の半導体集積回路素子の設計システムであって、前記機能ブロック配置手段は、前記機能ブロックを仮配置する仮配置手段と、前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出手段と、上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成容量値を算出する合成容量算出手段と、上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置手段に戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較手段と、を含み、前記単位容量セル配置手段は、上記容量挿入領域に前記単位容量セルブロックを配置する半導体集積回路素子の設計システムとすると良い。
【００１２】
本発明の半導体集積回路素子の設計システムでは、機能ブロック配置手段において、仮配置手段で機能ブロックを仮配置し、抽出手段で容量挿入領域を抽出し、合成容量算出手段で得られる合成容量値を算出し、比較手段で合成容量値を要求容量値と比較し、合成容量値が要求容量値に満たないときは仮配置手段に戻し、合成容量値が要求容量値以上の場合に仮決定されていた機能ブロックの配置を決定する。また、単位容量セル配置手段は、容量挿入領域に単位容量セルブロックを配置する。つまり、この設計システムによれば、要求容量値以上の合成容量値が確保できる容量挿入領域となるように機能ブロックが配置され、このような容量挿入領域に単位容量セルブロックが配置される。
このため、要求される要求容量値以上の合成容量値を持つデカップリングコンデンサが配置された半導体集積回路素子を、容易に設計することができる設計システムとなる。
【００１３】
さらに、請求項１〜請求項３のいずれか１項に記載の半導体集積回路素子の設計システムであって、前記単位容量セルは、ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する半導体集積回路素子の設計システムとすると良い。
【００１４】
本発明の半導体集積回路素子の設計システムでは、単位容量セルはＭＯＳトランジスタの構造を利用して単位キャパシタを構成する。誘電体層を堆積等で形成する場合に比して、ＭＯＳトランジスタでは、誘電体層としてのゲート酸化膜をごく薄く（１〜１０ｎｍ程度に）することができる。このため、ドレイン、ソース及びバックゲートを短絡すると、これらとゲートとの間で、静電容量の大きな単位キャパシタを構成することができる。しかも、ＭＯＳトランジスタは、確立された設計技術や製造技術で実現できるので、設計システムでの利用が容易であるから、半導体集積回路素子の設計が容易になる。
【００１５】
さらに、請求項１〜請求項４のいずれか１項に記載の半導体集積回路素子の設計システムであって、前記単位容量セルは、平面視、矩形状であり、各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、前記単位容量セル配置手段は、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する半導体集積回路素子の設計システムとすると良い。
【００１６】
本発明の半導体集積回路素子の設計システムでは、単位容量セルブロックを矩形状単位容量セルブロックとしている。また、単位容量セル配置手段は、矩形状単位容量セルブロックを格子状に互いに隣接して配置する。従って、配置すれば隣接する矩形状単位容量セルでは、第１電極同士が互いに接続し、また第２電極同士が互いに接続する。しかも、格子状に配置するので、単位容量セル配置手段での配置処理が容易である。従って、簡易な設計システムとすることができる。
なお、鏡像の関係とは、具体的には、矩形の対向する２つの辺を重ねるようにして折り曲げたとき、第１電極の引き出し位置同士、及び第２電極の引き出し位置同士が重なる関係である。従って、矩形の右辺と左辺が左右対称、上辺と下辺が上下対称となる。
【００１７】
さらに、請求項６に記載の解決手段は、コンピュータを、請求項１〜請求項５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラムである。
【００１８】
本発明のプログラムによれば、コンピュータを上記の半導体集積回路素子の設計システムにおける各手段として機能させることができ、半導体集積回路素子を容易に設計できる。
【００１９】
さらに請求項７に記載の解決手段は、コンピュータを請求項１〜請求項５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体である。
【００２０】
本発明の記録媒体によれば、コンピュータを上記の半導体集積回路素子の設計システムにおける各手段として機能させることができるプログラムを提供することが容易になる。
【００２１】
さらに請求項８に記載の解決手段は、コンピュータにて実行される半導体集積回路素子の設計方法であって、素子領域内において、入出力ブロックの配置を決定する入出力ブロック配置ステップと、アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置ステップと、第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置ステップと、上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、を備える半導体集積回路素子の設計方法である。
【００２２】
本発明の半導体集積回路素子の設計方法はコンピュータにて実行され、入出力ブロックの配置を決定し、アナログ信号回路ブロック含むすべての機能ブロックの配置を決定する。さらに、単位容量セルブロックを少なくとも入出力ブロックとアナログ信号回路ブロックとの間隙に配置する。また、入出力ブロックとアナログ信号回路ブロックとの配線の配置を決定する。さらに、第１電源配線から延びる第１ビア導体及び第２電源配線から延びる第２ビア導体の配置を決定する。つまり、この設計方法によれば、入出力ブロックとアナログ信号回路ブロックを含む機能ブロックとを配置し、さらに入出力ブロックとアナログ信号回路ブロックとの間隙に複数の単位容量セルブロックを配置するので、この半導体集積回路素子、特に入出力ブロックとアナログ信号回路ブロックとの間隙に、複数の単位容量セルで構成されるデカップリングコンデンサの配置場所を容易に確保できる。また、ビア導体配置ステップで第１ビア導体及び第２ビア導体の配置を決定するので、複数の単位容量セルが、したがってデカップリングコンデンサが、第１電源配線及び第２電源配線に接続するように容易に設計することができる。かくして、デカップリングコンデンサを有する半導体集積回路素子を容易に設計することができる。また、入出力ブロックとアナログ信号回路ブロックとの間隙に単位容量セルブロックによるデカップリングコンデンサを配置するので、設計された半導体集積回路素子では、特にアナログ信号回路ブロックの安定動作を図ることができる。また、単位容量セルブロックを用いるので、入出力ブロックとアナログ信号回路ブロックとの間隙などの形状に適合するデカップリングコンデンサを容易に構成することができる。
【００２３】
さらに請求項９に記載の解決手段は、コンピュータにて実行される半導体集積回路素子の設計方法であって、素子領域内において、入出力ブロックの配置を決定する入出力ブロック配置ステップと、すべての機能ブロックの配置を決定する機能ブロック配置ステップと、第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置ステップと、上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、を備える半導体集積回路素子の設計方法である。
【００２４】
本発明の半導体集積回路素子の設計方法はコンピュータにて実行され、入出力ブロックの配置を決定し、すべての機能ブロックの配置を決定する。さらに、単位容量セルブロックを入出力ブロックと機能ブロックとの間隙又は機能ブロック同士の間隙に配置する。また、入出力ブロックと機能ブロックとの配線の配置を決定する。さらに、第１電源配線から延びる第１ビア導体及び第２電源配線から延びる第２ビア導体の配置を決定する。つまりこの設計方法によれば、入出力ブロックと機能ブロックとを配置し、さらに入出力ブロックと機能ブロックとの間隙や機能ブロック同士の間隙に複数の単位容量セルブロックを配置するので、この半導体集積回路素子に複数の単位容量セルで構成されるデカップリングコンデンサの配置場所を容易に確保できる。また、ビア導体配置ステップで第１ビア導体及び第２ビア導体の配置を決定するので、複数の単位容量セルが、したがってデカップリングコンデンサが、第１電源配線及び第２電源配線に接続するように容易に設計することができる。かくして、デカップリングコンデンサを有する半導体集積回路素子を容易に設計することができる。また、単位容量セルブロックを用いるので、入出力ブロックと機能ブロックとの間隙などの形状に適合するデカップリングコンデンサを容易に構成することができる。
【００２５】
なお、上記請求項８または請求項９に記載のコンピュータにて実行される半導体集積回路素子の設計方法であって、前記機能ブロック配置ステップは、前記機能ブロックを仮配置する仮配置ステップと、前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出ステップと、上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成静電容量を算出する合成容量算出ステップと、上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置ステップに戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較ステップと、を含み、前記単位容量配置ステップは、上記容量挿入領域に前記単位容量セルブロックを配置する半導体集積回路素子の設計方法とするのが好ましい。
【００２６】
本発明の半導体集積回路素子の設計方法はコンピュータにて実行され、機能ブロック配置ステップにおいて、機能ブロックを仮配置し、容量挿入領域を抽出し、この容量挿入領域で得られる合成容量値を算出し、合成容量値を要求容量値と比較して、合成容量値が要求容量値に満たないときは仮配置を再び行い、合成容量値が要求容量値以上の場合に仮決定されていた機能ブロックの配置を決定する。さらに、容量挿入領域に単位容量セルブロックを配置する。つまり、この設計方法によれば、要求容量値以上の合成容量値が確保できる容量挿入領域となるように機能ブロックを配置でき、このような容量挿入領域に単位容量セルブロックが配置することができる。
このため、要求される要求容量値以上の合成容量値を持つデカップリングコンデンサが配置された半導体集積回路素子を、容易に設計することができる。
【００２７】
さらに、上記のいずれか１項に記載の半導体集積回路素子の設計方法であって、前記単位容量セルは、ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する半導体集積回路素子の設計方法とするのが好ましい。
【００２８】
この半導体集積回路素子の設計方法によれば、単位容量セルはＭＯＳトランジスタの構造を利用して単位キャパシタを構成する。誘電体層を堆積等で形成する場合に比して、ＭＯＳトランジスタでは、誘電体層としてのゲート酸化膜をごく薄く（１〜１０ｎｍ程度に）することができる。このため、ドレイン、ソース及びバックゲートを短絡すると、これらとゲートとの間で、静電容量の大きな単位キャパシタを構成することができる。しかも、ＭＯＳトランジスタは、確立された設計技術や製造技術で実現できるので、設計システムでの利用が容易であるから、半導体集積回路素子の設計が容易になる。
【００２９】
さらに上記のいずれか１項に記載の半導体集積回路素子の設計方法であって、前記単位容量セルは、平面視、矩形状であり、各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、前記単位容量配置ステップは、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する半導体集積回路素子の設計方法とするのが好ましい。
【００３０】
この半導体集積回路素子の設計方法では、単位容量セルを矩形状単位容量セルとしている。また、単位容量セル配置ステップで、矩形状単位容量セルブロックを格子状に互いに隣接して配置する。従って、この設計方法によれば、矩形状単位容量セルでは格子状に隣接して配置すれば、第１電極同士が互いに接続させ、また第２電極同士が互いに接続させることができる。しかも、格子状に配置するので、単位容量セルブロックの配置処理が容易である。従って、容易に半導体集積回路素子を設計することができる。
【００３１】
さらに、基板に形成され、この基板の平面方向に区画された入出力ブロック及び複数の機能ブロックを有する半導体集積回路素子であって、上記入出力ブロック及び機能ブロックに属さない空き領域において、第１電源電位とされる第１電極と、誘電体層と、この誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を上記平面方向に隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを、複数個互いに隣接して配置し、隣接する各単位容量セルの各第１電極同士を電気的に接続し、各第２電極同士を電気的に接続してなる半導体集積回路素子とするのが好ましい。
【００３２】
本発明の半導体集積回路素子では、空き領域に複数の単位容量セルを互いに隣接して配置してなる。この単位容量セルは、隣り合う単位容量セル間で、第１電極同士を電気的に接続でき、第２電極同士を電気的に接続できるから、いずれかの単位容量セルの第１電極について第１電源電位に接続すれば、隣接する単位容量セルすべての第１電極を第１電源電位とすることができる。同様に、いずれかの単位容量セルの第２電極について第２電源電位に接続すれば、隣接する単位容量セルすべての第２電極を第２電源電位とすることができる。従って、第１，第２電源電位との接続位置の選択が容易である。しかも、空き領域の形状に応じて複数の単位容量セルを配置することができるから、容易に熟練を要することなく設計できるので、コストを削減でき、安価な半導体集積回路素子とすることができる。また、空き領域の形状に適合するように単位容量セルの配置を調整できるから、空き領域全体を有効に利用して大きな静電容量のデカップリングコンデンサをもつ素子とすることができる。
【００３３】
また、上記半導体集積回路素子であって、前記複数の単位容量セルよりも前記基板の厚さ方向表面側には、前記第１電源電位とされる少なくとも１本の第１電源配線と、前記第２電源電位とされる少なくとも１本の第２電源配線とが形成され、前記複数の単位容量セルのうち、各第１電極は、上記第１電源配線から延びる少なくとも１つの第１ビア導体によって上記第１電源電位とされ、各第２電極は、上記第２電源配線から延びる少なくとも１つの第２ビア導体によって上記第２電源電位とされてなる半導体集積回路素子とするのが好ましい。
【００３４】
本発明の半導体集積回路素子では、第１電源配線及び第２電源配線が、複数の単位容量セルよりも素子の厚さ方向表面側に形成されている。つまり、第１，第２電源配線に影響を与えることなく単位容量セルを配置することができる。しかも、第１，第２電源配線から延びる第１，第２ビア導体によって、第１，第２電極を第１，第２電源電位とするので、単位容量セルで構成されるコンデンサを低抵抗で第１，第２電源配線に接続することができ、特性良好な半導体集積回路素子とすることができる。
【００３５】
また、上記いずれかに記載の半導体集積回路素子であって、前記単位容量セルは、ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成してなる半導体集積回路素子とするのが好ましい。
【００３６】
本発明の半導体集積回路素子では、単位容量セルとしてＭＯＳトランジスタの構造を利用して単位キャパシタを構成してなる。誘電体層を堆積等で形成する場合に比して、ＭＯＳトランジスタでは、誘電体層としての酸化膜をごく薄く（１〜１０ｎｍ程度に）することができる。このため、ドレイン、ソース及びバックゲートを短絡すると、これらとゲートとの間で、静電容量の大きな単位キャパシタを構成することができる。しかも、ＭＯＳトランジスタは、形成容易である。このため、安価な半導体集積回路素子とすることができる。
【００３７】
さらに、上記のいずれか一項に記載の半導体集積回路素子であって、前記単位容量セルは、平面視、矩形状であり、各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、前記空き領域において、複数の上記矩形状単位容量セルを格子状に互いに隣接して配置してなる半導体集積回路素子とするのが好ましい。
【００３８】
本発明の半導体集積回路素子では、単位容量セルを矩形状単位容量セルとし、これを格子状に配置しているので、特に配置の設計が容易であり、安価な半導体集積回路とすることができる。
【００３９】
さらに上記のいずれか一項に記載の半導体集積回路素子であって、前記複数の単位容量セルは、前記空き領域のうち、少なくともアナログ信号回路ブロックと隣り合う領域に形成され、前記第１電源配線及び第２電源配線は、前記入出力ブロックから前記アナログ信号回路ブロックに電源電位を供給する配線である半導体集積回路素子とするのが好ましい。
【００４０】
アナログ信号を処理するアナログ信号回路ブロックにおいては、特に、ノイズによる誤動作や波形の歪み等が問題となる。そこで、このアナログ信号回路ブロックに電力供給する電源電位について、デカップリングコンデンサをアナログ信号回路ブロックのできるだけ近くに設置して、ノイズの除去を図ることが望まれる。
本発明の半導体集積回路素子では、アナログ信号回路ブロックの隣に、アナログ信号回路ブロックに電源電位を供給する第１，第２電源配線に接続するデカップリングコンデンサとなる複数の単位容量セルが配置されているので、効率よくノイズの除去を図ることができる。
【００４１】
さらに、上記半導体集積回路素子であって、前記複数の単位容量セルは、前記空き領域のうち、少なくとも前記アナログ信号回路ブロックと入出力ブロックとに挟まれた領域に形成されてなる半導体集積回路素子とするのが好ましい。
【００４２】
アナログ信号回路ブロックは、ノイズによる誤動作や波形の歪み等が問題となるので、配線の引き回しを短くするため、入出力ブロックの近くに配置されることが多い。また、アナログ信号回路ブロックのできるだけ近くに、デカップリングコンデンサを設置して、ノイズの除去を図ることが望まれる。
本発明の半導体集積回路素子では、アナログ信号回路ブロックと入出力ブロックとの間にデカップリングコンデンサとなる複数の単位容量セルが配置されているので、特に効率よくノイズの除去を図ることができる。
【００４３】
【発明の実施の形態】
（実施形態）
本発明の実施の形態を、図２〜図１５を参照しつつ説明する。図２は、ＩＣチップ１００を設計するための設計システムの構成図である。図３は、ＩＣチップ１００の設計手順を示すフローチャートである。また、図４〜図１５は、設計の各段階に対応した、ＩＣチップ１００及び単位容量セルブロック１０の構造について説明する説明図である。本実施形態では、ＩＣチップ１００の設計システム及び設計方法について、図２の構成図、図３のフローチャート、及びフローチャートの各ステップに対応する図４〜図１５の説明図とを用いて説明する。
【００４４】
まず、図２に示す設計システムＳＹＳの構成について説明する。この設計システムＳＹＳは、ＣＰＵ２を中心にバス８を介して、メモり３、磁気ディスク装置４、表示装置（以下ＣＲＴともいう）５、キーボードやマウスなど入力装置６、及びＣＤ−ＲＯＭドライブなどの外部記憶媒体駆動装置７を有するコンピュータ１をプログラムに従って機能させることで、実現されている。外部記憶媒体駆動装置７には、ＣＤ−ＲＯＭや磁気媒体等の外部記憶媒体９が着脱可能に設置される。
【００４５】
図３に示す設計処理フローを実行するプログラムは、コンピュータ１内のメモリ３や磁気ディスク装置４に記録されているほか、ＣＤ−ＲＯＭや磁気媒体などの外部記憶媒体９に記録されている場合には、外部記憶媒体駆動装置７を介してメモり３や磁気ディスク装置４に一旦記録され、あるいは直接ＣＰＵ２に転送されて実行される。また、メモリ３や磁気ディスク装置４、外部記憶媒体９には、図２の下方に示すような各種のデータファイルＤ１〜Ｄ７も記録されており、上述のプログラムの処理に従い、ＣＰＵ２からの指令により必要に応じて参照される。そして、プログラムの実行により、生成されたＩＣチップ１００のレイアウトパターンデータは、データファイルＤ１０として、磁気ディスク装置４等に記録され、ＩＣチップ１００の製造に利用される。
【００４６】
以下、図３に示すフローチャートに従って具体的に説明する。まず、ステップＳ１では、ＩＣチップ１００となる素子領域の周縁部に入出力ブロック１１０を配置する。この際、データファイルＤ１に記録されている入出力ブロックのデータを用いる。入出力ブロック１１０は、図４に示すように、ＩＣチップ１００の周縁に形成され、このＩＣチップ１００を搭載する基板等とのワイヤボンディング接続のためのコンタクトパッドとなる入出力端子部１１１を含んでいる。なお、後述するように、この入出力端子部１１１には、アナログ信号回路ブロック１２０，１３０と外部とを接続するためのアナログ入出力端子部１１１ＡＮを含んでいる。
【００４７】
さらに、ステップＳ２において、各機能ブロックを配置する。具体的には、図４に示すように、Ａ／ＤコンバータやＤ／Ａコンバータ、その他アナログ信号処理回路などが形成されるアナログ信号回路ブロック１２０，１３０や、ＤＲＡＭやＳＲＡＭなどのメモリが形成されるメモリブロック１４０，１４１、ＣＰＵが形成されるＣＰＵコア１５０などの機能ブロックを、入出力ブロック１１０に囲まれた領域内に配置する。この際にも、データファイルＤ１に記録されている機能ブロックのデータを用いる。なお、この配置は、後述するように決定ではなく、仮の配置となっている。
【００４８】
次いで、ステップＳ３において、図５に示すように、入出力ブロック１１０と、アナログ信号回路ブロック１２０，１３０あるいは他の機能ブロック（メモリブロック１４０，１４１やＣＰＵコア１５０）との間隙など、入出力ブロック１１０や機能ブロック１２０等に占められていない空き領域１１５（図４参照）から、ハッチングして示す容量挿入領域１６０，１６１，１６２，１６３を抽出する。
【００４９】
次いで、ステップＳ４において、容量挿入領域１６０等の面積などから、これらに単位容量セル１０ａを並べたと仮定したときに、得られるコンデンサの合成容量値Ｃｉをそれぞれ算出する。
ステップＳ５では、各合成容量値Ｃｉを、それぞれアナログ信号回路ブロック１２０，１３０や機能ブロック１４０，１４１の機能等に応じて決められる要求容量値Ｃｔと比較する。要求容量値Ｃｔの値は、データファイルＤ２に記録されている。ここで、合成容量値Ｃｉが要求容量値Ｃｔよりも小さい場合には、ステップＳ２に戻る。つまり、アナログ信号回路ブロック１２０等の機能ブロックを再度配置し（ステップＳ２）、容量挿入領域を抽出し（ステップＳ３）、合成容量値Ｃｉを算出する（ステップＳ４）。このようにすることで、合成容量値Ｃｉが要求容量値Ｃｔ以上となるように各機能ブロックを配置する。合成容量値Ｃｉが要求容量値Ｃｔ以上となった場合には、ステップＳ６に進む。これにより、アナログ信号回路ブロック１２０等の機能ブロックの配置が決定されたことになる。
その後、ステップＳ６では、データファイルＤ３に記録されている単位容量セルブロックのデータを用いて、この容量挿入領域１６０等へ平面視矩形状の単位容量セルブロック１０を敷き詰めるようにして配置する。
【００５０】
単位容量セルブロック１０に実際に形成、配置される単位容量セル１０ａの構造を、図６〜図９に示す。図６は単位容量セル１０ａを表面側から見た平面図であり、図７は図６におけるＡ−Ａ’断面の断面図である。また、図８は図６におけるＢ−Ｂ’断面の断面図である。さらに、図９は単位容量セル１０ａの構造を模式的に示した図である。
【００５１】
この単位容量セル１０ａは、図６に示すように、ＩＣチップ１００の平面方向に矩形状（例えば２０μｍ角程度）に拡がる形状を有している。この単位容量セル１０ａは、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）の構造を利用して単位キャパシタを形成したものである。即ち、図７，図８に示すように、Ｐ-にドープしたシリコンの基板１１に、Ｎ-にドープしたウェル１２が形成されている。さらに、このウェル１２の表面近傍には、ＭＯＳＦＥＴにおけるソース及びドレインに対応しＰ+にドープしたＰ＋拡散領域１３（本実施形態では単位容量セル１０ａ毎に４個所）、及びＮ+にドープしたＮ＋拡散領域１４（本実施形態では単位容量セル１０ａ毎に２個所）が形成されている。また、ウェル１２のうちＰ＋拡散領域１３に挟まれたチャネル領域（第１電極）１２ａの上には、ＳｉＯ２からなる酸化膜１５のうち、ＣＭＯＳのプロセスで決められたごく薄い厚さを有するゲート酸化膜１５ａを備え、その上には、ポリシリコン層１６のうちゲート部（第２電極）１６ａを備える。さらに、ウェル１２の表面上に形成された酸化膜１７を貫通して、アルミニウムからなりこの酸化膜１７上に位置し第１電源電位（電源電位）ＶＤに接続されるＶＤメタル層２１のうち、図６中左右上下方向中央に位置し上下方向に延びする接続部２１ａとＰ＋拡散領域１３及びＮ＋拡散領域１４とが、それぞれビア導体１８で接続されている。また、ゲート部１６ａは、ポリシリコン層１６のうち引き出し部１６ｂにおいて、酸化膜１７を貫通するビア導体１９により、アルミニウムからなり酸化膜１７上に位置し第２電源電位（接地電位）ＶＳに接続されるＶＳメタル層２２に接続している。このポリシリコン層１６の引き出し部１６ｂは、図６中、上下方向に延び、ゲート部１６ａを左右方向に引き出している。
【００５２】
このようにして、図６〜図８に示すように、ゲート部１６ａとチャネル領域１２ａでゲート酸化膜１５ａを挟むことにより、コンデンサＵＣを形成する。
つまり、単位容量セル１０ａは、模式的に表して、図９に示すように、ＭＯＳＦＥＴにおいて、ソース、ドレイン、及びバックゲートの三者を短絡し、これらとゲートとの間にゲート酸化膜１５ａを誘電体層とした３ヶのコンデンサＵＣを並列に形成した構造となっている。従って、電源電位ＶＤと接地電位ＶＳとの間には、ＶＤメタル層２１及びＶＳメタル層２２を介して、コンデンサ（デカップリングコンデンサ）が挿入された状態となる。
この単位容量セル１０ａでは、誘電体層として極薄いゲート酸化膜１５ａを用いているため、静電容量を大きく確保できる利点がある。また、ＭＯＦＳＦＥＴの製造手法は、既に確立された技術であるため、他の手法でコンデンサを形成するよりも、容易にかつ高い歩留まりで製造できる。また、ＩＣチップ１００の他の部分のＭＯＳＦＥＴの製造などと同時に形成できるので、単位容量セル１０ａを別途形成することによる、製造上の負荷が少なく、安価にできる。
なお、ＶＤメタル層２１は、接続部２１ａのほか、図６において、単位容量セル１０ａの上辺及び下辺においてこの接続部２１ａから左右に延びる引き出し部２１ｂを備える。
また、図７，図８においては、ＶＤメタル層２１やＶＳメタル層２２上に酸化膜２３やＶＤ配線１７１やＶＳ配線１７２を形成した状態を示すが、これらについては後述する。
【００５３】
図６に示すように、矩形状の単位容量セル１０ａでは、その上辺１０ｃと下辺１０ｄとにおいて、ＶＤメタル層２１は、接続部２１ａ及び引き出し部２１ｂによって辺全体にわたって配置されている。また、上辺１０ｃと下辺１０ｄとにおいて、各辺の左端部及び右端部にポリシリコン層１６の引き出し部１６ｂが引き出されている。さらに、その左辺１０ｅと右辺１０ｆとにおいて、ＶＤメタル層２１は、引き出し部２１ｂによって各辺の上端部および下端部に引き出されている。また、左辺１０ｅと右辺１０ｆとにおいて、各辺の中央部にＶＳメタル層２２が、また、その全体にポリシリコン層１６の引き出し部１６ｂが配置されている。つまり、チャネル領域１２ａは、ＶＤメタル層２１によって電気的に４辺に引き出されている。また、ゲート部１６ａは、ポリシリコン層１６の引き出し部１６ｂ及びＶＳメタル層２２によって電気的に４辺に引き出されている。
【００５４】
しかも、ＶＤメタル層２１、ポリシリコン層１６の引き出し部１６ｂ及びＶＳメタル層２２について見ると、上辺１０ｃと下辺１０ｄとで上下対称の関係となる形状に、また、左辺１０ｅと右辺１０ｆとで左右対称の関係となる形状にされている。つまり、上辺１０ｃと下辺１０ｄ、左右辺１０ｅと右左辺１０ｆとで、チャネル領域１２ａから引き出したＶＤメタル層２１、及びはゲート部１６ａから引き出したＶＳメタル層２２あるいはポリシリコン層１６の引き出し部１６ｂが鏡像の関係となっている。
【００５５】
このため、図６に示す単位容量セル１０ａが各々隣り合うように格子状に配置すると、図１０に示すように、ＶＤメタル層２１同士が接続され、また、ポリシリコン層１６の引き出し部１６ｂ同士が接続されて、多数の単位容量セル１０ａが並列に接続された状態とすることができ、大きな合成容量を持つコンデンサを形成することができる。しかも、このような構造の単位容量セル１０ａを用いれば、隣接して並ぶ多数の単位容量セル１０ａのうち、少なくとも１つにおいて、ＶＤメタル層２１を電源電位ＶＤに接続すれば、すべての単位容量セル１０ａを電源電位ＶＤに接続することができる。また同様に、少なくとも１つの単位容量セル１０ａにおいて、ＶＳメタル層２２を接地電位ＶＳに接続すれば、すべての単位容量セル１０ａを接地電位ＶＳに接続することができる。
前述したように、容量挿入領域１６０等へ、このような構造の単位容量セル１０ａに対応する単位容量セルブロック１０を、格子状に敷き詰めるようにして配置する。これにより、容量挿入領域１６０等には、それぞれ大きな合成容量値Ｃｉを持つコンデンサがそれぞれ配置されたことになる。
【００５６】
次いで、ステップＳ７において、図１１に示すように、データファイルＤ４に記録されている配線ルール及びデータファイルＤ５に記録されている回路接続データを基に、入出力ブロック１１０のアナログ入出力端子部１１１ＡＮとアナログ信号回路ブロック１２０，１３０との間に形成するアナログ配線１７０の配置を決定する。アナログ信号を扱う配線は、その線路長や特性インピーダンスなどによって生じる信号波形の歪みなどがその後の処理に大きく影響するため、最適な配線となるように注意深く配線の位置や寸法が決定するのが好ましいからである。その中には、アナログ信号回路ブロック１２０，１３０に電力を供給するためのＶＤ配線（電源配線）１７１及びＶＳ配線（接地配線）１７２も含まれている。なお、必要に応じて、アナログ配線１７０を設計者が手作業で配線し、あるいは、自動配線の後の手作業による修正を行うこともできる。
【００５７】
次いで、ステップＳ８において、図１２に示すように、データファイルＤ６に記録されているビア配置ルールに基づき、ＩＣチップ１００の厚さ方向に見て、ＶＤメタル層２１とＶＤ配線１７１とが重なった部分に、多数のＶＤビア導体１７３を配置する。また、ＶＳメタル層２２とＶＳ配線１７２とが重なった部分に、多数のＶＳビア導体１７４を配置する。
具体的には図７，図８に示すようにして、実際の単位容量セル１０ａとこの上方に形成したＶＤ配線１７１及びＶＳ配線１７２とを接続する。さらに具体的には、酸化膜１７及びＶＤメタル層２１及びＶＳメタル層２２上に酸化膜２３を形成し、さらにその上に形成したＶＤ配線１７１及びＶＳ配線１７２と、酸化膜２３を貫通するＶＤビア導体１７３及びＶＳビア導体１７４によってそれぞれ接続する。
【００５８】
かくして、ＶＤ配線１７１やＶＳ配線１７２を、その厚さ方向下方に位置する単位容量セル１０ａに拘わらず、配置することができるから、その配置が容易になる。その上、ＶＤメタル層２１とＶＤ配線１７１，ＶＳ配線１７２とＶＳメタル層２２とをＶＤビア導体１７３及びＶＳビア導体１７４で接続するだけで足りるので、接続が容易である。しかも、アナログ信号回路ブロック１２０，１３０の近くで、さらには、アナログ信号回路ブロック１２０，１３０と入出力ブロック１１０との間で、アナログ配線１７０７のうちのＶＤ配線１７１とＶＳ配線１７２との間にデカップリングコンデンサを挿入することができるので、ノイズの影響などを除去し、アナログ信号回路ブロック１２０，１３０の特性をより良好とすることができる。また既に説明したように、ＶＤメタル層２１、あるいはＶＳメタル層２２やポリシリコン層１６は、隣り合う単位容量セル１０ａ同士で相互に接続しているので、隣り合うすべての単位容量セル１０ａについて、ＶＤメタル層２１を電源電位に、また、ＶＳメタル層２２及びポリシリコン層１６を接地電位にすることができる。
【００５９】
その後、ステップＳ９において、図１３に示すように、入出力ブロック１１０やアナログ信号回路ブロック１２０，１３０などの機能ブロック、容量挿入領域１６０，１６１，１６２，１６３などに占められていない、ハッチングで示す領域に、ＮＡＮＤ回路やＮＯＲ回路、インバータ、フリップフロップなどの論理回路などをユニットとしたユニットセル１８０を多数配置する。ユニットセル１８０のデータはデータファイルＤ７に記録されている。
その後、ステップＳ１０において、データファイルＤ４に記録されている配線ルール及びデータファイルＤ５に記録されている回路接続データを基に、配線１９０を配置する。具体的には、図１４に示すように、ユニットセル１８０同士間や入出力ブロック１１０（具体的には入出力端子部１１１）とユニットセル１８０との間、入出力ブロック１１０とメモリブロック１４０，１４１やＣＰＵコア１５０との間などの入出力ブロック１１０と他の機能ブロックとの間、アナログ信号回路ブロック１２０，１３０とメモリブロック１４０，１４１やＣＰＵコア１５０との間など機能ブロック同士間、その他を接続する配線１９０を配置する。
【００６０】
この配線１９０には、各部におけるデジタル処理のための電力（電源電位及び接地電位）を供給するための電源配線１９１及び接地配線１９２を含んでいる。そこで、電源配線１９１及び接地配線１９２の配置後、ステップＳ１１において、前述した容量挿入領域１６０における単位容量セル１０ａと同じく、データファイルＤ６に記録されているビア配置ルールに基づき、メモリブロック１４０，１４１やＣＰＵコア１５０に隣接する容量挿入領域１６１，１６２，１６３に配置された単位容量セル１０ａとの接続のためのビア導体を配置する。これにより、単位容量セル１０ａのＶＤメタル層２１やＶＳメタル層２２を、ビア導体によって電源配線１９１あるいは接地配線１９２に接続し、デカップリングコンデンサを両者間に挿入することができる。
【００６１】
かくして、ＩＣチップ１００における入出力ブロックや機能ブロック、ユニットセル、各配線等のほか、コンデンサの配置設計をすることができたこととなる。そこで、完成したＩＣチップ１００のレイアウトパターンデータをデータファイルＤ１０に記録して設計を完了する。従って、この配置、具体的には、レイアウトパターンデータに基づき、公知の手法でＩＣチップ１００を製造することで、容量挿入領域１６０等に多数の単位容量セル１０ａを備えたＩＣチップ１００を製造することができる。
なお、本実施形態では、空き領域１１５に容量挿入領域１６０の他に容量挿入領域１６１，１６２，１６３を確保して、ここに単位容量セルブロック１０（単位容量セル１０ａ）を配置した。しかし、容量挿入領域１６０のみとし、容量挿入領域１６１，１６２，１６３を確保しないようにすることもできる。その場合には、上述のステップＳ１１は不要であることはいうまでもない。
【００６２】
かくして、本実施形態の設計システムＳＹＳによれば、アナログ信号回路ブロック１２０，１３０に隣接して、具体的には、アナログ信号回路ブロック１２０，１３０と入出力ブロック１１０との間の容量挿入領域１６０等に、多数の単位容量セル１０ａからなり合成容量値Ｃｉを持つデカップリングコンデンサを確保したＩＣチップ１００を、容易にかつ設計者の熟練に依存せずに自動で設計することができる。このため、ＩＣチップ１００は安定動作可能あるいは特性良好となる。
また、本実施形態の設計方法によれば、容量挿入領域１６０等に、多数の単位容量セル１０ａからなり合成容量値Ｃｉを持つデカップリングコンデンサを確保したＩＣチップ１００を、容易にかつ設計者の熟練に依存せずに設計することができる。
さらに、本実施形態のＩＣチップ１００は、容量挿入領域１６０に多数の単位容量セル１０ａからなり合成容量値Ｃｉを持つデカップリングコンデンサを確保しており、安定動作可能、特性良好となる。また容易に設計できるので、安価なＩＣチップとなし得る。
【００６３】
（変形形態１）
次いで、変形形態１について、図１５，図１６を参照して説明する。本変形形態１は、上記実施形態と同様な単位容量セル１０ａを用いる。但し、実施形態では、単位容量セルブロック１０を容量挿入領域１６０等に配置した後に、入出力ブロック１１０とアナログ信号回路ブロック１２０，１３０との間にアナログ配線１７０を配置し、さらにＶＤビア導体１７３，ＶＳビア導体１７４を配置し、その後にユニットセル１８０を配置した。これに対し、本変形形態１では、単位容量セルブロックを容量挿入領域に配置した後、先にユニットセルを配置する点で異なる。従って、同様な部分については、簡略化あるいは省略し、異なる部分を中心に説明する。
【００６４】
本変形形態１では、前記実施形態と同様に、ステップＳ１で入出力ブロック１１０を配置し、ステップＳ２でアナログ信号回路ブロック１２０などの機能ブロックを配置する。その後、ステップＳ３において、入出力ブロック１１０とアナログ信号回路ブロック１２０，１３０との間隙などの空き領域１１５のうちから容量挿入領域１６０等を抽出し、ステップＳ４で合成容量値Ｃｉを算出する。ステップＳ５で合成容量値Ｃｉを要求容量値Ｃｔと比較し、Ｃｉ＜ＣｔのときはステップＳ２に戻り、各機能ブロック１２０等を再配置する。Ｃｉ≧Ｃｔのときは、ステップＳ６に進み、容量挿入領域１６０等に単位容量セルブロック１０を敷き詰めるようにして格子状に配置する。なお、これらのステップにおいて、データファイルＤ１〜Ｄ３を用いる。
【００６５】
その後、本変形形態１では、ステップＳ２４において、図１６に示すように、入出力ブロック１１０やアナログ信号回路ブロック１２０，１３０などの機能ブロック、容量挿入領域１６０，１６１，１６２，１６３などに占められていない領域に、データファイルＤ７を用いて、ユニットセル２８０を配置する。
【００６６】
次いで、ステップＳ２５において、前述の実施形態と同様（図１１参照）に、データファイルＤ４の配線ルール及びデータファイルＤ５の回路接続データを基に、入出力ブロック１１０とアナログ信号回路ブロック１２０，１３０との間にアナログ配線１７０を配置する。具体的には、入出力ブロック１１０のアナログ入出力端子部１１１ＡＮとアナログ信号回路ブロック１２０，１３０との間に形成するアナログ配線１７０の配置を決定する。このアナログ配線１７０には、アナログ信号回路ブロック１２０，１３０に電力を供給するためのＶＤ配線（電源配線）１７１及びＶＳ配線（接地配線）１７２も含まれていることも同様である。
【００６７】
さらに、ステップＳ２６において、前述の実施形態と同様（図１２参照）、データファイルＤ６のビア配置ルールに基づき、ＩＣチップ２１００の厚さ方向に見て、ＶＤメタル層２１とＶＤ配線１７１とが重なった部分に、多数のＶＤビア導体１７３を、また、ＶＳメタル層２２とＶＳ配線１７２とが重なった部分に、多数のＶＳビア導体１７４を配置する。これにより、容量挿入領域１６０に配置した単位容量セルブロック１０（単位容量セル１０ａ）をＶＤ配線１７１及びＶＳ配線１７２と接続することができる。
【００６８】
その後、ステップＳ２７において、前述の実施形態と同様（図１４参照）、データファイルＤ４の配線ルール及びデータファイルＤ５の回路接続データを基づき、ユニットセル２８０同士間や入出力ブロック１１０とユニットセル２８０との間、入出力ブロック１１０とメモリブロック１４０，１４１やＣＰＵコア１５０などの機能ブロックとの間、機能ブロック同士間などを接続する配線１９０を配置する。
【００６９】
この配線１９０には、電源配線１９１及び接地配線１９２を含んでいる。そこで、ステップＳ１１において、前述の実施形態と同様、データファイルＤ６のビア配置ルールに基づき、電源配線１９１及び接地配線１９２と容量挿入領域１６１，１６２，１６３に配置された単位容量セル１０ａとの接続のためのビア導体を配置する。これにより、単位容量セル１０ａのＶＤメタル層２１やＶＳメタル層２２を、ビア導体によって電源配線１９１あるいは接地配線１９２に接続し、デカップリングコンデンサを両者間に挿入することができる。
【００７０】
かくして、本変形形態１においても、ＩＣチップ２００における入出力ブロックや機能ブロック、ユニットセル、各配線等のほか、コンデンサの配置設計をすることができたこととなり、完成したＩＣチップ２００のレイアウトパターンデータをデータファイルＤ１０に記録して設計を完了する。従って、この配置に基づき、公知の手法でＩＣチップ２００を製造することで、容量挿入領域１６０等に多数の単位容量セル１０ａを備えたＩＣチップ２００を製造することができる。
このように、本変形形態１の設計システムによっても、デカップリングコンデンサを確保したＩＣチップ２００を、容易にかつ設計者の熟練に依存せずに自動で設計することができる。
また、本変形形態１の設計方法によれば、デカップリングコンデンサを確保したＩＣチップ２００を、容易にかつ設計者の熟練に依存せずに設計することができる。
さらに、本変形形態１のＩＣチップ２００には、デカップリングコンデンサが形成されており、安定動作可能、特性良好となる。また容易に設計できるので、安価なＩＣチップとなし得る。
【００７１】
（変形形態２）
次いで、変形形態２について、図１７のフローチャートを参照して説明する。本変形形態２も、前記実施形態及び変形形態１と同様な単位容量セル１０ａを用いる。但し、実施形態及び変形形態１では、単位容量セルブロックを容量挿入領域に配置した後、入出力ブロックとアナログ信号回路ブロックとの間の配線を他の機能ブロックやユニットセルとの配線に先立って行った。これに対し、本変形形態２では、入出力ブロックとアナログ信号回路ブロックとの間の配線を含めて、機能ブロックやユニットセルとの配線を行う点で異なる。従って、同様な部分については、簡略化あるいは省略し、異なる部分を中心に説明する。
【００７２】
本変形形態２では、前記実施形態と同様に、ステップＳ１で入出力ブロック１１０を配置し、ステップＳ２で各機能ブロックを配置する。その後、ステップＳ３において、入出力ブロック１１０とアナログ信号回路ブロック１２０，１３０との間隙など入出力ブロックと機能ブロックとの間や機能ブロック同士の間の空き領域１１５のうちから容量挿入領域を抽出し、ステップＳ４で合成容量値Ｃｉを算出する。ステップＳ５で合成容量値Ｃｉを要求容量値Ｃｔと比較し、Ｃｉ＜ＣｔのときはステップＳ２に戻り、各機能ブロック１２０等を再配置する。Ｃｉ≧Ｃｔのときは、ステップＳ６に進み、容量挿入領域１６０等に単位容量セルブロック１０を敷き詰めるようにして格子状に配置する。なお、これらのステップにおいて、データファイルＤ１〜Ｄ３を用いる。
さらに、前記変形形態１と同様に、ステップＳ２４において、入出力ブロック１１０やアナログ信号回路ブロック１２０，１３０などの機能ブロック、容量挿入領域１６０，１６１，１６２，１６３などに占められていない領域に、データファイルＤ７を用いて、ユニットセル２８０を配置する（図１６参照）。
【００７３】
その後、ステップＳ３５において、データファイルＤ４の配線ルール及びデータファイルＤ５の回路接続データを基に、ユニットセル２８０同士間や入出力ブロック１１０とユニットセル２８０との間、入出力ブロック１１０とメモリブロック１４０，１４１やＣＰＵコア１５０などの入出力ブロック１１０と他の機能ブロックとの間、アナログ信号回路ブロック１２０，１３０とメモリブロック１４０，１４１やＣＰＵコア１５０との間など機能ブロック同士間、その他を接続する配線１９０を配置する（図１４参照）。この中には、入出力ブロック１１０（具体的には、アナログ入出力端子部１１１ＡＮ）とアナログ信号回路ブロック１２０，１３０とを結ぶアナログ配線１７０も含まれる。
【００７４】
上記ステップＳ３５で配置したこの配線１９０には、各部へ電力（電源電位及び接地電位）を供給するための電源配線１９１及び接地配線１９２を含んでいる。また、アナログ配線１７０にはＶＤ配線１７１及びＶＳ配線１７２を含んでいる。そこで、電源配線１９１及び接地配線１９２、ＶＤ配線１７１及びＶＳ配線１７２の配置後、ステップＳ３６において、データファイルＤ６のビア配置ルールに基づき、前述した容量挿入領域１６０，１６１，１６２，１６３における単位容量セル１０ａとの接続のためのビア導体を配置する。これにより、ビア導体によって単位容量セル１０ａのＶＤメタル層２１を電源配線１９１あるいはＶＤ配線１７１に接続し、ＶＳメタル層２２を接地配線１９２あるいはＶＳ配線１７２に接続し、デカップリングコンデンサを両者間に挿入することができる。
【００７５】
かくして、本変形形態２においても、ＩＣチップ２００における入出力ブロックや機能ブロック、ユニットセル、各配線等のほか、コンデンサの配置設計をすることができたこととなり、完成したＩＣチップ２００のレイアウトパターンデータをデータファイルＤ１０に記録して設計を完了する。従って、この配置に基づき、公知の手法でＩＣチップ２００を製造することで、容量挿入領域１６０等に多数の単位容量セル１０ａを備えたＩＣチップ２００を製造することができる。
このように、本変形形態２の設計システムによっても、デカップリングコンデンサを確保したＩＣチップ２００を、容易にかつ設計者の熟練に依存せずに自動で設計することができる。
また、本変形形態２の設計方法によれば、デカップリングコンデンサを確保したＩＣチップ２００を、容易にかつ設計者の熟練に依存せずに設計することができる。
さらに、本変形形態２のＩＣチップ２００には、デカップリングコンデンサが形成されており、安定動作可能、特性良好となる。また容易に設計できるので、安価なＩＣチップとなし得る。
【００７６】
以上において、本発明を実施形態及び変形形態１，２に即して説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、上記した実施形態等では、ＭＯＳＦＥＴのゲート酸化膜１５ａを誘電体としてを利用した単位容量セル１０ａを用いた（図６〜図１０参照）が、単位容量セルとして、その他の形態のコンデンサを用いることもできる。例えば、アルミニウムなどの金属やポリシリコンからなるベタ状の下層の上に、ＳｉＯ２酸化膜を形成し、さらにこのＳｉＯ２酸化膜上に金属やポリシリコンからなるベタ状の上層を形成した形状の単位容量セルを用い、これを並べるようにしても良い。
但し、ＭＯＳＦＥＴはＩＣチップの設計や生産において、既に確立された技術であり、容易に設計できる上、そのゲート酸化膜１５ａの厚さも極めて薄く制御することができるので、静電容量を大きくしやすい。また、実施形態等に示した単位容量セル１０ａならば、他のＭＯＳＦＥＴ等を形成するのと同時に形成することも可能であるなど、製造上も有利である。
【００７７】
また、上記した実施形態等では、単位容量セルブロック１０（単位容量セル１０ａ）として平面視、正方形状のものを用いた。しかし、長方形状とすることもできる。また、隣接する単位容量セルとの接続を考慮すれば、三角形状や六角形状、あるいは複数の形状を組み合わせるなども、適宜採用することができる。
また、上記した実施形態等では、単位容量セル１０ａにＮチャネルＭＯＳＦＥＴの形態を利用したが、ＰチャネルＭＯＳＦＥＴを、あるいは両者を同時に用いることもできる。
また上記実施形態等では、機能ブロックにアナログ信号回路ブロック１２０，１３０のほかメモリブロック１４０，１４１を含む、アナ・デジ混在の半導体集積回路を例として示したが、アナログ信号回路ブロックからなるアナログＬＳＩ及びその設計に適用することもできる。あるいは、デジタル回路のみからなるデジタルＬＳＩ及びその設計に適用することもできる。
【００７８】
（付記１）
入出力ブロックの配置を決定する入出力ブロック配置手段と、
アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置手段と、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置手段と、
上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置手段と、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくともの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、
を備える半導体集積回路素子の設計システム。
（付記２）
半導体集積回路素子の設計方法であって、素子領域内において、
入出力ブロックの配置を決定する入出力ブロック配置手段と、
すべての機能ブロックの配置を決定する機能ブロック配置手段と、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置手段と、
上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置手段と、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、
を備える半導体集積回路素子の設計システム。
（付記３）
付記１または付記２に記載の半導体集積回路素子の設計システムであって、
前記機能ブロック配置手段は、
前記機能ブロックを仮配置する仮配置手段と、
前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出手段と、
上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成容量値を算出する合成容量算出手段と、
上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置手段に戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較手段と、を含み、
前記単位容量セル配置手段は、上記容量挿入領域に前記単位容量セルブロックを配置する
半導体集積回路素子の設計システム。
（付記４）
付記１〜付記３のいずれか１項に記載の半導体集積回路素子の設計システムであって、
前記単位容量セルは、
ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する
半導体集積回路素子の設計システム。
（付記５）
付記１〜付記４のいずれか１項に記載の半導体集積回路素子の設計システムであって、
前記単位容量セルは、
平面視、矩形状であり、
各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、
前記単位容量セル配置手段は、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する
半導体集積回路素子の設計システム。
（付記６）
コンピュータを、付記１〜付記５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラム。
（付記７）
コンピュータを付記１〜付記５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
（付記８）
半導体集積回路素子の設計方法であって、素子領域内において、
入出力ブロックの配置を決定する入出力ブロック配置ステップと、
アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置ステップと、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、
上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置ステップと、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、
を備える半導体集積回路素子の設計方法。
（付記９）
半導体集積回路素子の設計方法であって、素子領域内において、
入出力ブロックの配置を決定する入出力ブロック配置ステップと、
すべての機能ブロックの配置を決定する機能ブロック配置ステップと、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、
上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置ステップと、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、
を備える半導体集積回路素子の設計方法。
（付記１０）
付記８または付記９に記載の半導体集積回路素子の設計方法であって、
前記機能ブロック配置ステップは、
前記機能ブロックを仮配置する仮配置ステップと、
前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出ステップと、
上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成静電容量を算出する合成容量算出ステップと、
上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置ステップに戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較ステップと、を含み、
前記単位容量配置ステップは、上記容量挿入領域に前記単位容量セルブロックを配置する
半導体集積回路素子の設計方法。
（付記１１）
付記８〜付記１０のいずれか１項に記載の半導体集積回路素子の設計方法であって、
前記単位容量セルは、
ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する
半導体集積回路素子の設計方法。
（付記１２）
付記８〜付記１１のいずれか１項に記載の半導体集積回路素子の設計方法であって、
前記単位容量セルは、
平面視、矩形状であり、
各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、
前記単位容量配置ステップは、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する
半導体集積回路素子の設計方法。
（付記１３）
基板に形成され、この基板の平面方向に区画された入出力ブロック及び複数の機能ブロックを有する半導体集積回路素子であって、
上記入出力ブロック及び機能ブロックに属さない空き領域において、
第１電源電位とされる第１電極と、誘電体層と、この誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を上記平面方向に隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを、複数個互いに隣接して配置し、隣接する各単位容量セルの各第１電極同士を電気的に接続し、各第２電極同士を電気的に接続してなる
半導体集積回路素子。
（付記１４）
付記１３に記載の半導体集積回路素子であって、
前記複数の単位容量セルよりも前記基板の厚さ方向表面側には、
前記第１電源電位とされる少なくとも１本の第１電源配線と、
前記第２電源電位とされる少なくとも１本の第２電源配線とが形成され、
前記複数の単位容量セルのうち、
各第１電極は、上記第１電源配線から延びる少なくとも１つの第１ビア導体によって上記第１電源電位とされ、
各第２電極は、上記第２電源配線から延びる少なくとも１つの第２ビア導体によって上記第２電源電位とされてなる
半導体集積回路素子。
（付記１５）
付記１３または付記１４に記載の半導体集積回路素子であって、
前記単位容量セルは、
ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成してなる
半導体集積回路素子。
（付記１６）
付記１３〜付記１５のいずれか一項に記載の半導体集積回路素子であって、
前記単位容量セルは、
平面視、矩形状であり、
各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、
前記空き領域において、複数の上記矩形状単位容量セルを格子状に互いに隣接して配置してなる
半導体集積回路素子。
（付記１７）
付記１４３〜付記１６のいずれか一項に記載の半導体集積回路素子であって、
前記複数の単位容量セルは、前記空き領域のうち、少なくともアナログ信号回路ブロックと隣り合う領域に形成され、
前記第１電源配線及び第２電源配線は、前記入出力ブロックから前記アナログ信号回路ブロックに電源電位を供給する配線である
半導体集積回路素子。
（付記１８）
付記１７に記載の半導体集積回路素子であって、
前記複数の単位容量セルは、前記空き領域のうち、少なくとも前記アナログ信号回路ブロックと入出力ブロックとに挟まれた領域に形成されてなる
半導体集積回路素子。
【図面の簡単な説明】
【図１】 従来のＩＣチップの設計手順を示すフローチャートである。
【図２】 実施形態等にかかるＩＣチップの設計システムの構成図である。
【図３】 実施形態にかかるＩＣチップの設計手順を示すフローチャートである。
【図４】 ＩＣチップに入出力ブロック、アナログ信号回路ブロック、メモリブロック、ＣＰＵコアその他の機能ブロックを配置した状態を示す説明図である。
【図５】 ＩＣチップのうち機能ブロックの配置されていない空き領域に、単位容量セルブロックを多数互いに隣接して配置した状態を示す説明図である。
【図６】 単位容量セルの平面構造を示す説明図である。
【図７】 単位容量セルの図６におけるＡ−Ａ’断面の構造を示す説明図である。
【図８】 単位容量セルの図６におけるＢ−Ｂ’断面の構造を示す説明図である。
【図９】 単位容量セルの回路構成を模式的に示す説明図である。
【図１０】 複数の単位容量セルを互いに隣接して格子状に配置した状態を示す説明図である。
【図１１】 ＩＣチップのうち入出力ブロックとアナログ信号回路ブロックとの間に配線を形成した状態を示す説明図である。
【図１２】 ＶＤ配線及びＶＳ配線と単位容量セルとの間にビア導体を配置した状態を示す説明図である。
【図１３】 ＩＣチップのうち機能ブロック及び単位容量セルブロックの配置されていない空き領域に、ユニットセルを配置した状態を示す説明図である。
【図１４】 ＩＣチップのうち、入出力ブロックとメモリブロック、ＣＰＵコアその他の機能ブロックとの間、アナログ信号回路ブロックとＣＰＵコアやメモリブロックとの間など機能ブロック同士、機能ブロックとユニットセルとの間等に配線を形成した状態を示す説明図である。
【図１５】 変形形態１に係るＩＣチップの設計手順を示すフローチャートである。
【図１６】 ＩＣチップのうち機能ブロック及び単位容量セルブロックの配置されていない空き領域に、ユニットセルを配置した状態を示す説明図である。
【図１７】 変形形態２に係るＩＣチップの設計手順を示すフローチャートである。
【符号の説明】
１００，２００ ＩＣチップ（半導体集積回路素子）
１１０ 入出力ブロック
１１１ 入出力端子部
１１１ＡＮ アナログ入出力端子部
１１５ 空き領域
１２０，１３０ アナログ信号回路ブロック
１４０，１４１ メモリブロック
１５０ ＣＰＵコア
１６０，１６１，１６２，１６３ 容量挿入領域
ＳＹＳ 設計システム
１０ 単位容量セルブロック（矩形状単位容量セルブロック）
１０ａ 単位容量セル（矩形状単位容量セル）
１２ａ チャネル領域（第１電極）
１３ Ｐ＋拡散領域（ドレイン，ソース）
１４ Ｎ＋拡散領域
１５ 酸化膜
１５ａ ゲート酸化膜（誘電体層）
１６ ポリシリコン層
１６ａ ゲート部（第２電極）
１７０ アナログ配線
１７１ ＶＤ配線（第１電源配線）
１７２ ＶＳ配線（第２電源配線）
１７３ ＶＤビア導体（第１ビア導体）
１７４ ＶＳビア導体（第２ビア導体）
１８０，２８０ ユニットセル
１９０ 配線
１９１ 電源配線
１９２ 接地配線
Claims (10)
- 入出力ブロックの配置を決定する入出力ブロック配置手段と、
アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置手段と、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置手段と、
上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置手段と、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくともの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、
を備える半導体集積回路素子の設計システム。 - 入出力ブロックの配置を決定する入出力ブロック配置手段と、
すべての機能ブロックの配置を決定する機能ブロック配置手段と、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置手段と、
上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置手段と、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置手段と、
を備える半導体集積回路素子の設計システム。 - 請求項１または請求項２に記載の半導体集積回路素子の設計システムであって、
前記機能ブロック配置手段は、
前記機能ブロックを仮配置する仮配置手段と、
前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出手段と、
上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成容量値を算出する合成容量算出手段と、
上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置手段に戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較手段と、を含み、
前記単位容量セル配置手段は、上記容量挿入領域に前記単位容量セルブロックを配置する
半導体集積回路素子の設計システム。 - 請求項１〜請求項３のいずれか１項に記載の半導体集積回路素子の設計システムであって、
前記単位容量セルは、
ＭＯＳＦＥＴ構造を有し、そのドレイン、ソース及びバックゲートを短絡し、これらとゲートとの間で前記単位キャパシタを構成する
半導体集積回路素子の設計システム。 - 請求項１〜請求項４のいずれか１項に記載の半導体集積回路素子の設計システムであって、
前記単位容量セルは、
平面視、矩形状であり、
各辺の端部まで前記第１電極と前記第２電極とを各々電気的に引き出し、かつ、対向する辺同士では、上記第１電極と第２電極との引き出し位置を鏡像の関係としてなる矩形状単位容量セルであり、
前記単位容量セル配置手段は、複数の上記矩形状単位容量セルを示す矩形状単位容量セルブロックを格子状に互いに隣接して配置する
半導体集積回路素子の設計システム。 - コンピュータを、請求項１〜請求項５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラム。
- コンピュータを請求項１〜請求項５のいずれか１項に記載の半導体集積回路素子の設計システムにおける各手段として機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
- コンピュータにて実行される半導体集積回路素子の設計方法であって、素子領域内において、
入出力ブロックの配置を決定する入出力ブロック配置ステップと、
アナログ信号回路ブロックを含むすべての機能ブロックの配置を決定する機能ブロック配置ステップと、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、少なくとも上記入出力ブロックと上記アナログ信号回路ブロックとの間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、
上記入出力ブロックと上記アナログ信号回路ブロックとの配線の配置を決定するアナログ配線配置ステップと、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとの１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、
を備える半導体集積回路素子の設計方法。 - コンピュータにて実行される半導体集積回路素子の設計方法であって、素子領域内において、
入出力ブロックの配置を決定する入出力ブロック配置ステップと、
すべての機能ブロックの配置を決定する機能ブロック配置ステップと、
第１電源電位とされる第１電極と誘電体層とこの誘電体層を介して上記第１電極に対向し第２電源電位とされる第２電極とからなる単位キャパシタを含む単位容量セルであって、この単位容量セル同士を隣接して配置したときに、隣り合う上記単位容量セル間で、上記第１電極同士を電気的に接続でき、上記第２電極同士を電気的に接続できる接続配線パターンを有する単位容量セルを示す単位容量セルブロックを、上記素子領域内の上記入出力ブロック及び上記機能ブロックに属さない空き領域のうち、上記入出力ブロックと上記機能ブロックとの間隙または上記機能ブロック同士の間隙に、複数互いに隣接して配置する単位容量セル配置ステップと、
上記入出力ブロックと上記機能ブロックとの配線及び上記機能ブロック同士の配線の配置を決定する配線配置ステップと、
上記配線のうち、上記第１電源電位とされる少なくとも１本の第１電源配線から延びて上記第１電極と電気的に接続する少なくとも１つの第１ビア導体、及び、上記配線のうち、上記第２電源電位とされる少なくとも１本の第２電源配線から延びて上記第２電極と電気的に接続する少なくとも１つの第２ビア導体の配置を決定するビア導体配置ステップと、
を備える半導体集積回路素子の設計方法。 - 請求項８または請求項９に記載のコンピュータにて実行される半導体集積回路素子の設計方法であって、
前記機能ブロック配置ステップは、
前記機能ブロックを仮配置する仮配置ステップと、
前記複数の単位容量セルブロックを配置する容量挿入領域を抽出する抽出ステップと、
上記容量挿入領域に上記単位容量セルブロックを配置した場合に得られる合成静電容量を算出する合成容量算出ステップと、
上記合成容量値を所定の要求容量値と比較し、上記合成容量値が上記要求容量値よりも小さいときに上記仮配置ステップに戻り、上記合成容量値が上記要求容量値以上のときに上記仮配置の位置を上記機能ブロックの配置に決定する比較ステップと、を含み、
前記単位容量配置ステップは、上記容量挿入領域に前記単位容量セルブロックを配置する
半導体集積回路素子の設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002057530A JP4112244B2 (ja) | 2002-03-04 | 2002-03-04 | 半導体集積回路素子の設計システム、プログラム、記録媒体、及び、半導体集積回路素子の設計方法 |
| US10/342,297 US6941535B2 (en) | 2002-03-04 | 2003-01-15 | Design system of semiconductor integrated circuit element, program, program product, design method of semiconductor integrated circuit element, and semiconductor integrated circuit element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002057530A JP4112244B2 (ja) | 2002-03-04 | 2002-03-04 | 半導体集積回路素子の設計システム、プログラム、記録媒体、及び、半導体集積回路素子の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003256489A JP2003256489A (ja) | 2003-09-12 |
| JP4112244B2 true JP4112244B2 (ja) | 2008-07-02 |
Family
ID=27800123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002057530A Expired - Fee Related JP4112244B2 (ja) | 2002-03-04 | 2002-03-04 | 半導体集積回路素子の設計システム、プログラム、記録媒体、及び、半導体集積回路素子の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6941535B2 (ja) |
| JP (1) | JP4112244B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4008629B2 (ja) * | 1999-09-10 | 2007-11-14 | 株式会社東芝 | 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 |
| US7013436B1 (en) * | 2003-05-25 | 2006-03-14 | Barcelona Design, Inc. | Analog circuit power distribution circuits and design methodologies for producing same |
| JP4547939B2 (ja) * | 2004-03-02 | 2010-09-22 | ソニー株式会社 | 半導体集積回路およびそのレイアウト設計方法 |
| JP4860123B2 (ja) | 2004-07-22 | 2012-01-25 | 富士通セミコンダクター株式会社 | デカップリング容量の配置方法 |
| CN100544549C (zh) * | 2005-09-30 | 2009-09-23 | 鸿富锦精密工业（深圳）有限公司 | 电路板辅助设计系统及方法 |
| TWI292605B (en) * | 2006-01-09 | 2008-01-11 | Himax Tech Ltd | Method for creating new via |
| JP5259054B2 (ja) * | 2006-02-14 | 2013-08-07 | 富士通セミコンダクター株式会社 | 容量セル、および容量 |
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| KR101259751B1 (ko) | 2008-09-08 | 2013-04-30 | 삼성전자주식회사 | 액티브 저항의 길이와 같은 너비를 갖는 커패시터를 포함하는 반도체 집적 회로의 배치 방법 |
| TW201439801A (zh) * | 2013-04-08 | 2014-10-16 | Hon Hai Prec Ind Co Ltd | 電源電路容差設計最佳化系統及方法 |
| JP6407900B2 (ja) | 2016-02-04 | 2018-10-17 | 株式会社東芝 | 半導体集積回路 |
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-
2002
- 2002-03-04 JP JP2002057530A patent/JP4112244B2/ja not_active Expired - Fee Related
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| US6941535B2 (en) | 2005-09-06 |
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| A711 | Notification of change in applicant |
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| A977 | Report on retrieval |
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|
| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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