JP4734049B2

JP4734049B2 - マスタースライス型半導体集積回路装置

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Publication number: JP4734049B2
Application number: JP2005197828A
Authority: JP
Inventors: 真二藤井; 寿喜森本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-07-06
Filing date: 2005-07-06
Publication date: 2011-07-27
Anticipated expiration: 2025-07-06
Also published as: US20070007549A1; US7436007B2; JP2007019176A

Description

本発明は、複数の基本セルが形成されたマスタースライス型半導体集積回路装置に係り、特に基本セルの端子の形状に関する。

トランジスタのソース、ドレイン拡散領域、ゲート電極、及びソース、ドレイン拡散領域、ゲート電極のそれぞれと電気的に接続された第１層目の金属層からなる複数の端子が形成された複数の基本セルが予め用意され、顧客の注文に応じて２層目以降の金属層を用いて上層配線を形成することで製品の納期短縮化を図ったマスタースライス型半導体集積回路装置が知られている。マスタースライス型半導体集積回路装置において、２層目以降の上層配線は、計算機を用いた自動配線設計手法を用いて、半導体基板上に仮想されたグリッド線に沿って設計し、配置される。通常、グリッド線は、水平方向及び垂直方向のグリッド線からなる。マスタースライス方式で形成される２層目以降の上層配線の配線ピッチが、第１層目の金属層からなる端子の配線ピッチよりも狭い場合、端子の平面形状をできるだけ大きくすることは、基本セルと上層配線との接続の自由度を上げることになる。しかし、単純に端子の平面形状を大きくすると、金属配線のマルチスペース違反というデザインルール違反を起こし、その端子の隣りに位置するグリッドには他の端子を配置することができなくなる。

また、マルチスペース違反を避けるために、端子の平面形状をＨ形状にした場合には、ラウンディングの影響で、設計上では細かなパターンが太って形成されてしまい、隣りの端子とショートすることによる歩留まり低下の危険性がある。

配線の微細化が進むにつれて細密パターンのラウンディングによるOPC（Optical Proximity Correction:光近接効果補正）が困難になってきており、完全な補正が難しくなっている。すなわち、ショートの危険性があるので、端子の平面形状を大きくすることができない。それにより、基本セルと上層配線との接続の自由度が損なわれ、論理回路によってはセルサイズの増大を招く。

なお、特許文献１には、計算機を用いた自動配線設計手法により、水平方向は第１の配線を、垂直方向は第２の配線を用い、配線の方向を切り換える領域には第１及び第２の配線相互を接続するビア（Via）を配置し、１グリッド分は垂直方向でも第１の配線を、水平方向でも第２の配線を使用することを許容することで、ビア配置の制約から生じる未結線の発生を低減させるようにした半導体集積回路装置が開示されている。
特開平７−３２１２１０号公報

本発明は上記のような事情を考慮してなされたものであり、その目的は、セルサイズの増大を伴わずに上層配線との接続の自由度を確保することができるマスタースライス型半導体集積回路装置を提供することにある。

本発明のマスタースライス型半導体集積回路装置は、同一方向に延長する複数のグリッド線が半導体基板上に仮想され、上記半導体基板に形成されたトランジスタのソース領域、ドレイン領域、ゲート電極と電気的に接続されたそれぞれ金属層からなる複数の端子が基本セル内に設けられ、上記複数の端子のうちの少なくとも１つは、上記複数のグリッド線のうち第１のグリッド線に沿って互いに離間して配置された第１、第２のパターンと、上記第１のグリッド線と隣り合う第２のグリッド線に沿って互いに離間して配置されると共に上記第１、第２のパターンと隣り合うように配置された第３、第４のパターンと、上記第１、第２、第３及び第４のパターン相互を接続するように上記第１、第２のグリッド線間に配置され、上記グリッド線の延長方向における寸法が、上記グリッド線の延長方向における上記第１、第２のパターンの寸法と両パターンの間隔とを合わせた寸法、または上記グリッド線の延長方向における上記第３、第４のパターンの寸法と両パターンの間隔とを合わせた寸法よりも小さく設定された第５のパターンとから構成されていることを特徴とする。

本発明のマスタースライス型半導体集積回路装置は、同一方向に延長する複数のグリッド線が半導体基板上に仮想され、上記半導体基板に形成されたトランジスタのソース領域、ドレイン領域、ゲート電極と電気的に接続されたそれぞれ金属層からなる複数の端子が基本セル内に設けられ、上記複数の端子のうちの少なくとも１つは、上記複数のグリッド線のうち互いに隣り合う第１及び第２のグリッド線に沿って配置され、上記第１のグリッド線の延長方向に沿った領域の中央部に第１の凹部を有し、上記第２のグリッド線の延長方向に沿った領域の中央部に第２の凹部を有し、かつ第１及び第２のグリッド線相互間に位置する領域では上記グリッド線の延長方向における両端部に第３及び第４の凹部を有する端子であることを特徴とする。

本発明のマスタースライス型半導体集積回路装置によれば、セルサイズの増大を伴わずに上層配線との接続の自由度を確保することができる。

（第１の実施の形態）
図１は、本発明のマスタースライス型半導体集積回路装置の第１の実施の形態に係る基本セルのパターン平面図である。半導体基板には、トランジスタのソース領域、ドレイン領域、ゲート電極が形成されており、これらソース領域、ドレイン領域、ゲート電極と電気的に接続されるそれぞれ第１層目の金属層からなる複数の端子が形成されている。そして、計算機を用いた自動配線設計手法を用いて、半導体基板上に仮想されたグリッド線に沿って２層目以降の上層配線が配置される。２層目以降の上層配線は、水平方向及び垂直方向の複数のグリッド線に沿って配置される。図では、例えば垂直方向の複数のグリッド線が破線で示されている。２層目以降の上層配線が、第１層目の金属層からなる複数の端子と選択的に接続されることで論理回路が構成される。

第１層目の金属層からなる複数の端子のうち１つの端子は以下のように構成されている。第１のパターン１１及び第２のパターン１２は第１のグリッド線Ｇ１に沿って配置されている。この第１、第２のパターン１１、１２は互いに離間している。第３のパターン１３及び第４のパターン１４は、第１のグリッド線Ｇ１と隣り合う第２のグリッドＧ２線に沿って配置されており、第１、第２のパターン１１、１２と隣り合っている。この第３、第４のパターン１３、１４は互いに離間している。さらに、第１、第２のグリッド線Ｇ１、Ｇ２間には、第１、第２、第３及び第４のパターン１１〜１４相互を接続するように第５のパターン１５が配置されている。この第５のパターン１５は、グリッド線の延長方向における寸法が、グリッド線の延長方向における第１、第２のパターン１１、１２の寸法と両パターンの間隔とを合わせた寸法、またはグリッド線の延長方向における上記第３、第４のパターン１３、１４の寸法と両パターンの間隔とを合わせた寸法よりも小さく設定されている。

すなわち、第１乃至第５のパターン１１〜１５は、互いに隣り合うグリッド線Ｇ１及びＧ２に沿って配置され、グリッド線Ｇ１の延長方向に沿った領域の中央部に方形状の第１の凹部１６を有し、グリッド線Ｇ２の延長方向に沿った領域の中央部に方形状の第２の凹部１７を有し、かつ両グリッド線Ｇ１、Ｇ２相互間に位置する領域ではグリッド線の延長方向における両端部に方形状の第３の凹部１８及び第４の凹部１９を有する平面形状の大きな端子２０を構成している。

また、第１乃至第４のパターン１１〜１４には、上層配線と電気的に接続するビアコンタクトが形成可能なビアコンタクト形成予定領域２１〜２４が設けられている。

さらに、グリッド線Ｇ１と隣り合うグリッド線Ｇ３に沿って、第１層目の金属層からなる端子２５が配置され、グリッド線Ｇ２と隣り合うグリッド線Ｇ４に沿って、第１層目の金属層からなる端子２６が配置されている。端子２５、２６は、基本セル内のトランジスタのソース領域、ドレイン領域、ゲート電極のうち、例えばゲート電極と電気的に接続されている。

第１乃至第５のパターン１１〜１５からなる端子２０は、２グリッドに跨った大きな平面形状を有する。このため、この端子２０に対し、２層目以降の上層配線を接続して論理回路を構成する際に、端子２０の平面形状が大きいために、上層配線との接続の自由度を十分に確保することができる。しかも、第１のパターン１１と第２のパターン１２との間には凹部１６が、この第１、第２のパターン１１、１２と隣り合うように配置された第３のパターン１３と第４のパターン１４との間には凹部１７がそれぞれ配置されており、かつ第５のパターン１５の両端部には第３の凹部１８及び第４の凹部１９が配置されている。例えば、凹部１６、１７の寸法ｔ１及び凹部１８、１９の寸法ｔ２は共に、OPCによる補正寸法よりも極めて大きく設定されており、例えばｔ１は第１、第２のパターン１１、１２におけるグリッド線の延長方向と交差する方向における寸法、つまり第１、第２のパターン１１、１２の幅と同じ値に設定されおり、ｔ２は第１、第２のパターン１１、１２の幅よりも大きな値に設定されている。

このため、端子２０に対してOPCが十分に行われていなくても、ラウンディングにより、端子２０が隣りのグリッド線Ｇ３、Ｇ４に沿って配置された端子２５、２６とショートする危険性は解消される。

すなわち、本実施の形態によれば、セルサイズの増大を伴わずに上層配線との接続の自由度を確保することができる。

（第２の実施の形態）
図２は、本発明のマスタースライス型半導体集積回路装置の第２の実施の形態に係る基本セルのパターン平面図である。本実施の形態に係る基本セルでは、第１の実施の形態に係る基本セルの場合と同様に、トランジスタのソース領域、ドレイン領域、ゲート電極と電気的に接続されるそれぞれ第１層目の金属層からなる複数の端子が形成されている。

第１層目の金属層からなる複数の端子のうちの１つは以下のような構成を有する。第１のパターン４１は第１のグリッド線Ｇ１に沿って配置されている。第１層目の金属層からなる第２のパターン４２は、第１のグリッド線Ｇ１と隣り合う第２のグリッドＧ２線に沿って配置されており、第１のパターン４１と隣り合っている。さらに、第１、第２のグリッド線Ｇ１、Ｇ２間には、第１及び第２のパターン４１、４２相互を第１及び第２のパターン４１、４２の端部で接続する第１層目の金属層からなる第３のパターン４３が配置されている。この第３のパターン４３は、グリッド線の延長方向における寸法が、グリッド線の延長方向における第１、第２のパターン４１、４２の寸法よりも小さく設定されている。

すなわち、第１乃至第３のパターン４１〜４３は、互いに隣り合うグリッド線Ｇ１及びＧ２に沿って配置され、両グリッド線Ｇ１、Ｇ２相互間に位置する領域ではグリッド線の延長方向における一方の端部に方形状の凹部４４を有する平面形状の大きな端子４５を構成している。凹部４４の寸法ｔ３は、OPCによる補正寸法よりも極めて大きく設定されており、例えば第１、第２のパターン４１、４２の幅よりも大きな値に設定されている。

また、第１、第２のパターン４１、４２には、上層配線と電気的に接続するビアコンタクトが形成可能なビアコンタクト形成予定領域４６、４７が設けられている。

さらに、グリッド線Ｇ１と隣り合うグリッド線Ｇ３に沿って、第１層目の金属層からなる端子４８が配置されており、グリッド線Ｇ２と隣り合うグリッド線Ｇ４に沿って、第１層目の金属層からなる端子４９が配置されている。端子４８、４９は、基本セル内のトランジスタのソース領域、ドレイン領域、ゲート電極のうち、例えばゲート電極と電気的に接続されている。

この第２の実施の形態の場合にも、第１乃至第３のパターン４１〜４３からなる端子４５は、２グリッドに跨った大きな平面形状を有する。このため、この端子４５に対し、２層目以降の上層配線を接続して論理回路を構成する際に、端子４５の平面形状が大きいために、上層配線との接続の自由度を十分に確保することができる。しかも、第１のパターン４１と第２のパターン４２との間には凹部４４が配置されている。端子４５の平面形状はＨ形状ではないので、ラウンディングによる影響はＨ形状の端子と比べて半減する。このため、端子４５に対してOPCが十分に行われていなくても、ラウンディングにより、端子４５が隣りのグリッド線Ｇ３、Ｇ４に沿って配置された端子４８、４９とショートする危険性は解消される。

すなわち、本実施の形態においても、セルサイズの増大を伴わずに上層配線との接続の自由度を確保することができる。

図３は、第１の実施の形態に係る基本セルに対して上層配線を接続した状態を示すパターン平面図である。端子２０に対して第２層目の金属層からなる上層配線２７を接続する際、グリッド線Ｇ１に沿って配置されている第１、第２のパターン１１、１２上に第２層目の金属層からなる他の上層配線を形成する必要がなければ、第１、第２のパターン１１、１２に設けられている２ヶ所のビアコンタクト形成予定領域２１、２２にビアコンタクト２８、２９を形成して、上層配線２７を端子２０に対して２ヶ所で接続することができる。端子２０に予め設けられた４ヶ所のビアコンタクト形成予定領域２１〜２４のうち、２ヶ所のビアコンタクト形成予定領域２１、２２にビアコンタクト２８、２９を形成することで、ビアオープンによる歩留まり低下を防ぐことができる。

（第１の実施の形態の第１の変形例）
図４は、第１の実施の形態の第１の変形例に係る基本セルのパターン平面図である。第１の実施の形態では、第１乃至第５のパターン１１〜１５により平面形状の大きな端子２０が形成されている。

これに対して、本変形例に係る基本セルでは、第１のグリッド線Ｇ１に沿って第２のパターン１２と互いに離間するように配置された第１層目の金属層からなる第６のパターン３０と、第２のグリッド線Ｇ２に沿って第４のパターン１４と互いに離間するように配置された第１層目の金属層からなる第７のパターン３１と、第１、第２のグリッド線Ｇ１、Ｇ２間に配置され第２、第４、第６及び第７のパターン１２、１４、３０、３１相互を接続する第８のパターン３２とが追加されている。

第８のパターン３２は、第５のパターン１５と同様に、グリッド線の延長方向における寸法が、グリッド線の延長方向における第２、第６のパターン１２、３０の寸法と両パターンの間隔とを合わせた寸法、またはグリッド線の延長方向における上記第４、第７のパターン１４、３１の寸法と両パターンの間隔とを合わせた寸法よりも小さく設定されている。

すなわち、本変形例では、図１中の第２、第４及び第５のパターン１２、１４、１５に相当する第６、第７及び第８のパターン３０、３１、３２を追加し、端子２０を垂直方向に拡大して平面形状をさらに大きくしたものである。

なお、より大きな平面形状の端子を必要とする場合には、第２、第４及び第５のパターン１２、１４、１５に相当するパターンの組を必要な数だけ設けて、垂直方向に配置すればよい。

本変形例でも、第１の実施の形態の場合と同様の効果が得られる上に、端子２０の平面形状をより大きくすることができるので、上層配線との接続の自由度をより確保することができる。

（第１の実施の形態の第２の変形例）
図５は、第１の実施の形態の第２の変形例に係る基本セルのパターン平面図である。

上記第１の変形例では端子２０の平面形状を大きくするために、第２、第４及び第５のパターン１２、１４、１５に相当するパターンの組を必要な数だけ設けて、端子２０を垂直方向に拡大するようにしている。

これに対して、本変形例に係る基本セルでは、第１、第２及び第５のパターン１１、１２、１５または第３、第４及び第５のパターン１３、１４、１５に相当するパターン３０、３１、３２の組を必要な数だけ設けて、水平方向に配置することで、端子２０の平面形状を水平方向に拡大するようにしたものである。

本変形例でも第２の変形例と同様の効果が得られる。

本発明の第１の実施の形態に係る基本セルのパターン平面図。本発明の第２の実施の形態に係る基本セルのパターン平面図。第１の実施の形態に係る基本セルに対して上層配線を接続した状態を示すパターン平面図。第１の実施の形態の第１の変形例に係る基本セルのパターン平面図。第１の実施の形態の第２の変形例に係る基本セルのパターン平面図。

符号の説明

１１…第１のパターン、１２…第２のパターン、１３…第３のパターン、１４…第４のパターン、１５…第５のパターン、１６、１７、１８、１９…凹部、２０…端子、２１、２２、２３、２４…ビアコンタクト形成予定領域、２５…端子、２６…端子、２７…上層配線、２８、２９…ビアコンタクト。

Claims

同一方向に延長する複数のグリッド線が半導体基板上に仮想され、上記半導体基板に形成されたトランジスタのソース領域、ドレイン領域、ゲート電極と電気的に接続されたそれぞれ金属層からなる複数の端子が基本セル内に設けられ、
上記複数の端子のうちの少なくとも１つは、
上記複数のグリッド線のうち第１のグリッド線に沿って互いに離間して配置された第１、第２のパターンと、
上記第１のグリッド線と隣り合う第２のグリッド線に沿って互いに離間して配置されると共に上記第１、第２のパターンと隣り合うように配置された第３、第４のパターンと、
上記第１、第２、第３及び第４のパターン相互を接続するように上記第１、第２のグリッド線間に配置され、上記グリッド線の延長方向における寸法が、上記グリッド線の延長方向における上記第１、第２のパターンの寸法と両パターンの間隔とを合わせた寸法、または上記グリッド線の延長方向における上記第３、第４のパターンの寸法と両パターンの間隔とを合わせた寸法よりも小さく設定された第５のパターンとから構成されていることを特徴とするマスタースライス型半導体集積回路装置。
前記第１、第２、第３及び第４のパターンには、上層配線と電気的に接続するビアコンタクトが形成されるビアコンタクト形成予定領域がそれぞれ設けられていることを特徴とする請求項１記載のマスタースライス型半導体集積回路装置。
同一方向に延長する複数のグリッド線が半導体基板上に仮想され、上記半導体基板に形成されたトランジスタのソース領域、ドレイン領域、ゲート電極と電気的に接続されたそれぞれ金属層からなる複数の端子が基本セル内に設けられ、
上記複数の端子のうちの少なくとも１つは、上記複数のグリッド線のうち互いに隣り合う第１及び第２のグリッド線に沿って配置され、上記第１のグリッド線の延長方向に沿った領域の中央部に第１の凹部を有し、上記第２のグリッド線の延長方向に沿った領域の中央部に第２の凹部を有し、かつ第１及び第２のグリッド線相互間に位置する領域では上記グリッド線の延長方向における両端部に第３及び第４の凹部を有する端子であることを特徴とするマスタースライス型半導体集積回路装置。