JPH07321210A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH07321210A JPH07321210A JP11252394A JP11252394A JPH07321210A JP H07321210 A JPH07321210 A JP H07321210A JP 11252394 A JP11252394 A JP 11252394A JP 11252394 A JP11252394 A JP 11252394A JP H07321210 A JPH07321210 A JP H07321210A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 素子端子同士を接続するための配線経路を探
すことができない未配線状態の発生を低減する。 【構成】 半導体基板上には複数個の素子端子１Ａ，１
Ｂ，１Ｃが形成されている。素子端子１Ａ，１Ｂ，１Ｃ
の配線端子候補点２ＡＳ，２ＢＳ，２ＣＳ，２ＡＥ，２
ＢＥ，２ＣＥ同士は、半導体基板上に仮想された水平方
向配線グリッド６に沿って延び第１配線層に形成された
第１の配線データ３Ａと、半導体基板上に仮想された垂
直方向配線グリッド７に沿って延び第２配線層に形成さ
れた第２の配線データ３Ｂと、素子端子１Ａ，１Ｂ，１
Ｃから垂直方向配線グリッドの１グリッド分だけ延び第
２配線層に形成された１グリッド垂直配線９Ａ及び素子
端子１Ａ，１Ｂ，１Ｃから水平方向配線グリッドの１グ
リッド分だけ延び第１配線層に形成された１グリッド水
平配線９Ｂのうちの少なくとも１つとによって互いに接
続されている。
すことができない未配線状態の発生を低減する。 【構成】 半導体基板上には複数個の素子端子１Ａ，１
Ｂ，１Ｃが形成されている。素子端子１Ａ，１Ｂ，１Ｃ
の配線端子候補点２ＡＳ，２ＢＳ，２ＣＳ，２ＡＥ，２
ＢＥ，２ＣＥ同士は、半導体基板上に仮想された水平方
向配線グリッド６に沿って延び第１配線層に形成された
第１の配線データ３Ａと、半導体基板上に仮想された垂
直方向配線グリッド７に沿って延び第２配線層に形成さ
れた第２の配線データ３Ｂと、素子端子１Ａ，１Ｂ，１
Ｃから垂直方向配線グリッドの１グリッド分だけ延び第
２配線層に形成された１グリッド垂直配線９Ａ及び素子
端子１Ａ，１Ｂ，１Ｃから水平方向配線グリッドの１グ
リッド分だけ延び第１配線層に形成された１グリッド水
平配線９Ｂのうちの少なくとも１つとによって互いに接
続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置及
びその製造方法に関し、特に素子の端子同士を接続する
配線に関するものである。
びその製造方法に関し、特に素子の端子同士を接続する
配線に関するものである。
【０００２】
【従来の技術】図３は従来の半導体集積回路装置のレイ
アウトを示し、図３において、１Ａ，１Ｂ，１Ｃは半導
体基板上に形成された素子端子（つまり配線禁止領域で
ある）、２ＡＳ，２ＢＳ，２ＣＳは素子端子１Ａ，１
Ｂ，１Ｃ同士を接続する処理の始点となる始点配線端子
候補点、２ＡＥ，２ＢＥ，２ＣＥは素子端子１Ａ，１
Ｂ，１Ｃ同士を接続する処理の終点となる終点配線端子
候補点である。また、同図において、３Ａは下層の第１
配線層に形成された第１の配線データ、３Ｂは上層の第
２配線層に形成された第２の配線データであって、第１
及び第２の配線データ３Ａ，３Ｂは、始点及び終点の配
線端子候補点２ＡＳ，２ＢＳ，２ＣＳ，２ＡＥ，２Ｂ
Ｅ，２ＣＥ同士を接続するために計算機処理によって自
動に発生させたものである。また、同図において、４は
第１の配線データ３Ａと第２の配線データ３Ｂとを電気
的に接続するために発生させたコンタクトセル、５は始
点及び終点の配線端子候補点２ＡＳ，２ＢＳ，２ＣＳ，
２ＡＥ，２ＢＥ，２ＣＥ同士の配線を計算機処理によっ
て自動で行なう際、デザインルール規約を満たす範囲で
配線処理ができなかった場合に、始点及び終点の配線端
子候補点２ＡＳ，２ＢＳ，２ＣＳ，２ＡＥ，２ＢＥ，２
ＣＥ同士の接続関係を示すもの（以後、未配線データと
呼ぶ）である。６は半導体基板上に仮想した水平方向に
延びる水平方向配線グリッド、７は半導体基板上に仮想
した垂直方向に延びる垂直方向配線グリッドである。
尚、同図において、８ａは計算機による配線処理工程を
説明するためのグリッド上の第１の点である。
アウトを示し、図３において、１Ａ，１Ｂ，１Ｃは半導
体基板上に形成された素子端子（つまり配線禁止領域で
ある）、２ＡＳ，２ＢＳ，２ＣＳは素子端子１Ａ，１
Ｂ，１Ｃ同士を接続する処理の始点となる始点配線端子
候補点、２ＡＥ，２ＢＥ，２ＣＥは素子端子１Ａ，１
Ｂ，１Ｃ同士を接続する処理の終点となる終点配線端子
候補点である。また、同図において、３Ａは下層の第１
配線層に形成された第１の配線データ、３Ｂは上層の第
２配線層に形成された第２の配線データであって、第１
及び第２の配線データ３Ａ，３Ｂは、始点及び終点の配
線端子候補点２ＡＳ，２ＢＳ，２ＣＳ，２ＡＥ，２Ｂ
Ｅ，２ＣＥ同士を接続するために計算機処理によって自
動に発生させたものである。また、同図において、４は
第１の配線データ３Ａと第２の配線データ３Ｂとを電気
的に接続するために発生させたコンタクトセル、５は始
点及び終点の配線端子候補点２ＡＳ，２ＢＳ，２ＣＳ，
２ＡＥ，２ＢＥ，２ＣＥ同士の配線を計算機処理によっ
て自動で行なう際、デザインルール規約を満たす範囲で
配線処理ができなかった場合に、始点及び終点の配線端
子候補点２ＡＳ，２ＢＳ，２ＣＳ，２ＡＥ，２ＢＥ，２
ＣＥ同士の接続関係を示すもの（以後、未配線データと
呼ぶ）である。６は半導体基板上に仮想した水平方向に
延びる水平方向配線グリッド、７は半導体基板上に仮想
した垂直方向に延びる垂直方向配線グリッドである。
尚、同図において、８ａは計算機による配線処理工程を
説明するためのグリッド上の第１の点である。
【０００３】以下においては、素子端子１Ａ，１Ｂ，１
Ｃが下層の第１配線層に位置する場合について説明す
る。配線の始点は始点配線端子候補点２ＡＳ，２ＢＳ，
２ＣＳ、配線の終点は終点配線端子候補点２ＡＥ，２Ｂ
Ｅ，２ＣＥであって、始点配線端子候補点２ＡＳ，２Ｂ
Ｓ，２ＣＳと終点配線端子候補点２ＡＥ，２ＢＥ，２Ｃ
Ｅとを、水平方向配線グリッド６及び垂直方向配線グリ
ッド７に沿って、水平方向の第１の配線データ３Ａと垂
直方向の第２の配線データ３Ｂとによって、垂直方向及
び水平方向の配線データの配線禁止領域を認識回避しな
がら接続する。コンタクトセル４が配置できる配線グリ
ッド上の点においてのみ、水平方向から垂直方向又は垂
直方向から水平方向に配線方向を変更することができ
る。また、素子端子１Ａ，１Ｂ，１Ｃは第１配線層に位
置するから、始点配線端子候補点２ＡＳ，２ＢＳ，２Ｃ
Ｓから出る配線が基板上下方向（紙面に垂直な方向）に
進む場合には、始点配線端子候補点２ＡＳ，２ＢＳ，２
ＣＳにコンタクトセル４を配置する必要がある。この様
に、水平方向が第１配線層、垂直方向が第２配線層の配
線層決め打ち方式により、始点及び終点の配線端子候補
点間２ＡＳ−２ＡＥ，２ＢＳ−２ＢＥ，２ＣＳ−２ＣＥ
の計算機処理による自動配線を達成する。
Ｃが下層の第１配線層に位置する場合について説明す
る。配線の始点は始点配線端子候補点２ＡＳ，２ＢＳ，
２ＣＳ、配線の終点は終点配線端子候補点２ＡＥ，２Ｂ
Ｅ，２ＣＥであって、始点配線端子候補点２ＡＳ，２Ｂ
Ｓ，２ＣＳと終点配線端子候補点２ＡＥ，２ＢＥ，２Ｃ
Ｅとを、水平方向配線グリッド６及び垂直方向配線グリ
ッド７に沿って、水平方向の第１の配線データ３Ａと垂
直方向の第２の配線データ３Ｂとによって、垂直方向及
び水平方向の配線データの配線禁止領域を認識回避しな
がら接続する。コンタクトセル４が配置できる配線グリ
ッド上の点においてのみ、水平方向から垂直方向又は垂
直方向から水平方向に配線方向を変更することができ
る。また、素子端子１Ａ，１Ｂ，１Ｃは第１配線層に位
置するから、始点配線端子候補点２ＡＳ，２ＢＳ，２Ｃ
Ｓから出る配線が基板上下方向（紙面に垂直な方向）に
進む場合には、始点配線端子候補点２ＡＳ，２ＢＳ，２
ＣＳにコンタクトセル４を配置する必要がある。この様
に、水平方向が第１配線層、垂直方向が第２配線層の配
線層決め打ち方式により、始点及び終点の配線端子候補
点間２ＡＳ−２ＡＥ，２ＢＳ−２ＢＥ，２ＣＳ−２ＣＥ
の計算機処理による自動配線を達成する。
【０００４】
【発明が解決しようとする課題】ところが、従来の半導
体集積回路装置においては、水平方向配線グリッド６と
垂直方向配線グリッド７との間隔は、（各配線層の線幅
／２＋コンタクトセル幅／２＋セパレーションルール）
と設計されているため、コンタクトセル４を隣合う配線
グリッド上に並べて配置することはデザインルール違反
を引き起こすために禁止されている。このため、素子端
子１Ａ同士及び素子端子１Ｂ同士の配線処理が終了した
時点において、素子端子１Ａ同士の配線処理工程におい
て生じたコンタクトセルにより、素子端子１Ｃ同士の配
線処理の始点配線端子候補点２ＣＳ上にはコンタクトセ
ルは配置不可能である。
体集積回路装置においては、水平方向配線グリッド６と
垂直方向配線グリッド７との間隔は、（各配線層の線幅
／２＋コンタクトセル幅／２＋セパレーションルール）
と設計されているため、コンタクトセル４を隣合う配線
グリッド上に並べて配置することはデザインルール違反
を引き起こすために禁止されている。このため、素子端
子１Ａ同士及び素子端子１Ｂ同士の配線処理が終了した
時点において、素子端子１Ａ同士の配線処理工程におい
て生じたコンタクトセルにより、素子端子１Ｃ同士の配
線処理の始点配線端子候補点２ＣＳ上にはコンタクトセ
ルは配置不可能である。
【０００５】素子端子１Ｃは第１配線層に位置するた
め、本来は始点配線端子候補点２ＣＳからグリッド上の
第１の点８ａへの配線は、始点配線端子候補点２ＣＳに
コンタクトセルを配置し、垂直方向配線グリッド７を利
用して第２配線層により行なわれるが、この場合、前記
の理由により、始点配線端子候補点２ＣＳにはコンタク
トセルが配置できないので未配線状態が発生する。
め、本来は始点配線端子候補点２ＣＳからグリッド上の
第１の点８ａへの配線は、始点配線端子候補点２ＣＳに
コンタクトセルを配置し、垂直方向配線グリッド７を利
用して第２配線層により行なわれるが、この場合、前記
の理由により、始点配線端子候補点２ＣＳにはコンタク
トセルが配置できないので未配線状態が発生する。
【０００６】前記に鑑み、本発明は、配線経路を探すこ
とができない未配線状態の発生を低減することを目的と
する。
とができない未配線状態の発生を低減することを目的と
する。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、素子の端子からの水平方向配線グリッド
又は垂直方向配線グリッドの１グリッド分だけの間にお
いては上層配線層及び下層配線層のいずれの配線層をも
使用可能とするものである。
め、本発明は、素子の端子からの水平方向配線グリッド
又は垂直方向配線グリッドの１グリッド分だけの間にお
いては上層配線層及び下層配線層のいずれの配線層をも
使用可能とするものである。
【０００８】請求項１の発明が講じた解決手段は、半導
体基板上にトランジスタ、容量、抵抗等の素子が複数個
形成された半導体集積回路装置を対象とし、前記複数個
の素子の端子同士は、半導体基板上に仮想された水平方
向配線グリッドに沿って延び下層配線層及び上層配線層
のうちの一の配線層に形成された水平方向配線と、半導
体基板上に仮想された垂直方向配線グリッドに沿って延
び下層配線層及び上層配線層のうちの他の配線層に形成
された垂直方向配線と、前記素子の端子から前記垂直方
向配線グリッドの１グリッド分だけ延び前記一の配線層
に形成された１グリッド垂直配線及び前記素子の端子か
ら前記水平方向配線グリッドの１グリッド分だけ延び前
記他の配線層に形成された１グリッド垂直配線のうちの
少なくとも１つとによって互いに接続されている構成と
するものである。
体基板上にトランジスタ、容量、抵抗等の素子が複数個
形成された半導体集積回路装置を対象とし、前記複数個
の素子の端子同士は、半導体基板上に仮想された水平方
向配線グリッドに沿って延び下層配線層及び上層配線層
のうちの一の配線層に形成された水平方向配線と、半導
体基板上に仮想された垂直方向配線グリッドに沿って延
び下層配線層及び上層配線層のうちの他の配線層に形成
された垂直方向配線と、前記素子の端子から前記垂直方
向配線グリッドの１グリッド分だけ延び前記一の配線層
に形成された１グリッド垂直配線及び前記素子の端子か
ら前記水平方向配線グリッドの１グリッド分だけ延び前
記他の配線層に形成された１グリッド垂直配線のうちの
少なくとも１つとによって互いに接続されている構成と
するものである。
【０００９】請求項２の発明が講じた解決手段は、半導
体基板上に形成されたトランジスタ、容量、抵抗等の複
数個の素子の端子同士を配線により互いに接続する半導
体集積回路装置の製造方法を対象とし、前記複数個の素
子の端子同士を、半導体基板上に仮想された水平方向配
線グリッドに沿って延び下層配線層及び上層配線層のう
ちの一の配線層に形成された水平方向配線と、半導体基
板上に仮想された垂直方向配線グリッドに沿って延び下
層配線層及び上層配線層のうちの他の配線層に形成され
た垂直方向配線と、前記素子の端子から前記垂直方向配
線グリッドの１グリッド分だけ延び前記一の配線層に形
成された１グリッド垂直配線及び前記素子の端子から前
記水平方向配線グリッドの１グリッド分だけ延び前記他
の配線層に形成された１グリッド水平配線のうちの少な
くとも１つとを用いて、前記一の配線層又は他の配線層
に形成された配線禁止領域を回避しながら互いに接続す
る構成とするものである。
体基板上に形成されたトランジスタ、容量、抵抗等の複
数個の素子の端子同士を配線により互いに接続する半導
体集積回路装置の製造方法を対象とし、前記複数個の素
子の端子同士を、半導体基板上に仮想された水平方向配
線グリッドに沿って延び下層配線層及び上層配線層のう
ちの一の配線層に形成された水平方向配線と、半導体基
板上に仮想された垂直方向配線グリッドに沿って延び下
層配線層及び上層配線層のうちの他の配線層に形成され
た垂直方向配線と、前記素子の端子から前記垂直方向配
線グリッドの１グリッド分だけ延び前記一の配線層に形
成された１グリッド垂直配線及び前記素子の端子から前
記水平方向配線グリッドの１グリッド分だけ延び前記他
の配線層に形成された１グリッド水平配線のうちの少な
くとも１つとを用いて、前記一の配線層又は他の配線層
に形成された配線禁止領域を回避しながら互いに接続す
る構成とするものである。
【００１０】
【作用】請求項１又は２の構成により、複数個の素子の
端子同士は、下層配線層及び上層配線層のうちの一の配
線層に形成され素子の端子から垂直方向配線グリッドの
１グリッド分だけ延びる１グリッド垂直配線及び下層配
線層及び上層配線層のうちの他の配線層に形成され素子
の端子から水平方向配線グリッドの１グリッド分だけ延
びる１グリッド水平配線のうちの少なくとも１つを用い
て接続されるため、素子の端子の近傍にコンタクトセル
を設けなくても素子の端子同士を接続できるケースが増
加すると共に、従来の配線層決め打ち方式に比べて配線
経路探索能力が向上する。
端子同士は、下層配線層及び上層配線層のうちの一の配
線層に形成され素子の端子から垂直方向配線グリッドの
１グリッド分だけ延びる１グリッド垂直配線及び下層配
線層及び上層配線層のうちの他の配線層に形成され素子
の端子から水平方向配線グリッドの１グリッド分だけ延
びる１グリッド水平配線のうちの少なくとも１つを用い
て接続されるため、素子の端子の近傍にコンタクトセル
を設けなくても素子の端子同士を接続できるケースが増
加すると共に、従来の配線層決め打ち方式に比べて配線
経路探索能力が向上する。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１２】図１は本発明の一実施例に係る半導体集積
回路装置のレイアウトである。図１において、１Ａ，１
Ｂ，１Ｃは半導体基板上に形成されたトランジスタ、容
量、抵抗等の素子の端子（つまり配線禁止領域であ
る）、２ＡＳ，２ＢＳ，２ＣＳは素子端子１Ａ，１Ｂ，
１Ｃ同士を接続する処理の始点となる始点配線端子候補
点、２ＡＥ，２ＢＥ，２ＣＥは素子端子１Ａ，１Ｂ，１
Ｃ同士を接続する処理の終点となる終点配線端子候補点
である。また、同図において、３Ａは下層配線層として
の第１配線層に形成された第１の配線データ、３Ｂは上
層配線層としての第２配線層に形成された第２の配線デ
ータであって、第１及び第２の配線データ３Ａ，３Ｂ
は、始点及び終点の配線端子候補点２ＡＳ，２ＢＳ，２
ＣＳ，２ＡＥ，２ＢＥ，２ＣＥ同士を接続するために計
算機処理によって自動で発生させたものである。また、
同図において、４は第１の配線データ３Ａと第２の配線
データ３Ｂとを電気的に接続するために発生させたコン
タクトセル、６は半導体基板上に仮想した水平方向配線
グリッド、７は半導体基板上に仮想した垂直方向配線グ
リッドである。
回路装置のレイアウトである。図１において、１Ａ，１
Ｂ，１Ｃは半導体基板上に形成されたトランジスタ、容
量、抵抗等の素子の端子（つまり配線禁止領域であ
る）、２ＡＳ，２ＢＳ，２ＣＳは素子端子１Ａ，１Ｂ，
１Ｃ同士を接続する処理の始点となる始点配線端子候補
点、２ＡＥ，２ＢＥ，２ＣＥは素子端子１Ａ，１Ｂ，１
Ｃ同士を接続する処理の終点となる終点配線端子候補点
である。また、同図において、３Ａは下層配線層として
の第１配線層に形成された第１の配線データ、３Ｂは上
層配線層としての第２配線層に形成された第２の配線デ
ータであって、第１及び第２の配線データ３Ａ，３Ｂ
は、始点及び終点の配線端子候補点２ＡＳ，２ＢＳ，２
ＣＳ，２ＡＥ，２ＢＥ，２ＣＥ同士を接続するために計
算機処理によって自動で発生させたものである。また、
同図において、４は第１の配線データ３Ａと第２の配線
データ３Ｂとを電気的に接続するために発生させたコン
タクトセル、６は半導体基板上に仮想した水平方向配線
グリッド、７は半導体基板上に仮想した垂直方向配線グ
リッドである。
【００１３】図２は、素子端子１Ａ同士及び素子端子１
Ｂ同士の配線処理終了後の半導体集積回路装置のレイア
ウトであって、同図において、８ａ，８ｂは計算機によ
る配線処理工程を説明するためのグリッド上の第１の点
及び第２の点である。
Ｂ同士の配線処理終了後の半導体集積回路装置のレイア
ウトであって、同図において、８ａ，８ｂは計算機によ
る配線処理工程を説明するためのグリッド上の第１の点
及び第２の点である。
【００１４】以下、前記のような半導体集積回路装置に
よって得られたマスクレイアウト図を用いて、その動作
を説明する。
よって得られたマスクレイアウト図を用いて、その動作
を説明する。
【００１５】半導体基板上の素子端子を１Ａ同士→１Ｂ
同士→１Ｃ同士の順に配線する。本実施例においては、
素子端子１Ａ，１Ｂ，１Ｃが第１配線層に位置する場合
について説明する。配線の始点は始点配線端子候補点２
ＡＳ，２ＢＳ，２ＣＳ、配線の終点は終点配線端子候補
点２ＡＥ，２ＢＥ，２ＣＥであり、始点配線端子候補点
２ＡＳ，２ＢＳ，２ＣＳ及び終点配線端子候補点２Ａ
Ｅ，２ＢＥ，２ＣＥ間を水平方向配線グリッド６及び垂
直方向配線グリッド７に沿って、垂直方向の第２配線層
及び水平方向の第１配線層よりなる２層配線によって垂
直及び水平方向の各配線層の配線禁止領域を認識回避し
ながら接続する。コンタクトセル４が配置できる配線グ
リッド上の点においてのみ、水平方向から垂直方向に又
は垂直方向から水平方向に配線方向を変更することがで
きる。
同士→１Ｃ同士の順に配線する。本実施例においては、
素子端子１Ａ，１Ｂ，１Ｃが第１配線層に位置する場合
について説明する。配線の始点は始点配線端子候補点２
ＡＳ，２ＢＳ，２ＣＳ、配線の終点は終点配線端子候補
点２ＡＥ，２ＢＥ，２ＣＥであり、始点配線端子候補点
２ＡＳ，２ＢＳ，２ＣＳ及び終点配線端子候補点２Ａ
Ｅ，２ＢＥ，２ＣＥ間を水平方向配線グリッド６及び垂
直方向配線グリッド７に沿って、垂直方向の第２配線層
及び水平方向の第１配線層よりなる２層配線によって垂
直及び水平方向の各配線層の配線禁止領域を認識回避し
ながら接続する。コンタクトセル４が配置できる配線グ
リッド上の点においてのみ、水平方向から垂直方向に又
は垂直方向から水平方向に配線方向を変更することがで
きる。
【００１６】水平方向配線グリッド６及び垂直方向配線
グリッド７の間隔は、（各配線層の線幅／２＋コンタク
トセル幅／２＋セパレーションルール）と設計されてい
るため、コンタクトセルを隣り合う配線グリッド上に並
べて配置することはデザインルール違反を引き起こすた
めに禁止される。
グリッド７の間隔は、（各配線層の線幅／２＋コンタク
トセル幅／２＋セパレーションルール）と設計されてい
るため、コンタクトセルを隣り合う配線グリッド上に並
べて配置することはデザインルール違反を引き起こすた
めに禁止される。
【００１７】素子端子１Ａ同士及び素子端子１Ｂ同士の
配線処理が終了した時点において、素子端子１Ａ同士の
配線処理工程により生じたコンタクトセル４によって、
素子端子１Ｃ同士の配線処理の始点配線端子候補点２Ｃ
Ｓ上にはコンタクトセルは配置不可能である。素子端子
１Ｃは第１配線層に位置するため、通常は、始点配線端
子候補点２ＣＳから第１の点８ａへの配線は、始点配線
端子候補点２ＣＳにコンタクトセルを配置し、垂直方向
配線グリッド７を利用して第２配線層により配線される
が、この場合、前記の理由により、始点配線端子候補点
２ＣＳにはコンタクトセルが配置できないため、始点配
線端子候補点２ＣＳから１グリッド分の間のみ逆層の配
線を許し、始点配線端子候補点２ＣＳから第１の点８ａ
までの間は第１配線層に形成される１グリッド垂直配線
９Ａにより処理する。以後、第１の点８ａから第２の点
８ｂまでは、第１配線層又は第２配線層の配線層を守っ
て配線処理を継続させる。配線が第２の点８ｂまで来た
時に、第２の点８ｂから終点配線端子候補点２ＣＥへの
配線工程において配線方向が垂直方向から水平方向に変
更されるため、第２の点８ｂにコンタクトセルを配置し
なければならないが、素子端子１Ａ同士の配線処理工程
において発生したコンタクトセルによって、第２の点８
ｂにコンタクトセルを配置することは不可能であるが、
第２の点８ｂと終点配線端子候補点２ＣＥとの間は１グ
リッド分であり且つ２ＣＥは終点配線端子候補点である
ために、終点配線端子候補点２ＣＥにコンタクトセルが
配置可能な場合（素子端子が第１配線層であるため、第
２の配線データと素子端子との電気的接続関係を持たせ
るためにコンタクトセルを配置する必要がある場合）に
は、第２の点８ｂから終点配線端子候補点２ＣＥへの水
平方向の配線を第２配線層に形成される１グリッド水平
配線９Ｂより行なうことを許す。
配線処理が終了した時点において、素子端子１Ａ同士の
配線処理工程により生じたコンタクトセル４によって、
素子端子１Ｃ同士の配線処理の始点配線端子候補点２Ｃ
Ｓ上にはコンタクトセルは配置不可能である。素子端子
１Ｃは第１配線層に位置するため、通常は、始点配線端
子候補点２ＣＳから第１の点８ａへの配線は、始点配線
端子候補点２ＣＳにコンタクトセルを配置し、垂直方向
配線グリッド７を利用して第２配線層により配線される
が、この場合、前記の理由により、始点配線端子候補点
２ＣＳにはコンタクトセルが配置できないため、始点配
線端子候補点２ＣＳから１グリッド分の間のみ逆層の配
線を許し、始点配線端子候補点２ＣＳから第１の点８ａ
までの間は第１配線層に形成される１グリッド垂直配線
９Ａにより処理する。以後、第１の点８ａから第２の点
８ｂまでは、第１配線層又は第２配線層の配線層を守っ
て配線処理を継続させる。配線が第２の点８ｂまで来た
時に、第２の点８ｂから終点配線端子候補点２ＣＥへの
配線工程において配線方向が垂直方向から水平方向に変
更されるため、第２の点８ｂにコンタクトセルを配置し
なければならないが、素子端子１Ａ同士の配線処理工程
において発生したコンタクトセルによって、第２の点８
ｂにコンタクトセルを配置することは不可能であるが、
第２の点８ｂと終点配線端子候補点２ＣＥとの間は１グ
リッド分であり且つ２ＣＥは終点配線端子候補点である
ために、終点配線端子候補点２ＣＥにコンタクトセルが
配置可能な場合（素子端子が第１配線層であるため、第
２の配線データと素子端子との電気的接続関係を持たせ
るためにコンタクトセルを配置する必要がある場合）に
は、第２の点８ｂから終点配線端子候補点２ＣＥへの水
平方向の配線を第２配線層に形成される１グリッド水平
配線９Ｂより行なうことを許す。
【００１８】前記のように、始点配線端子候補点２ＣＳ
又は終点配線端子候補点２ＣＥから１グリッド分だけは
いずれの配線層をも使用可能とすることにより、始点又
は終点の配線端子候補点の近傍にコンタクトセルが発生
するケースが少なくなるため、始点又は終点の配線配線
端子候補点が密集している場合でも未配線状態（配線経
路を探すことができない状態）の発生する可能性がかな
り低くなる。
又は終点配線端子候補点２ＣＥから１グリッド分だけは
いずれの配線層をも使用可能とすることにより、始点又
は終点の配線端子候補点の近傍にコンタクトセルが発生
するケースが少なくなるため、始点又は終点の配線配線
端子候補点が密集している場合でも未配線状態（配線経
路を探すことができない状態）の発生する可能性がかな
り低くなる。
【００１９】また、従来の配線層決め打ち方式に比べて
配線経路探索能力が向上するため、未配線状態の発生す
る可能性が低くなる。
配線経路探索能力が向上するため、未配線状態の発生す
る可能性が低くなる。
【００２０】尚、図１に示す実施例においては、素子端
子が第１配線層に位置し、水平方向の配線データを下層
の第１配線層に形成し、垂直方向の配線データを上層の
第２配線層に形成したが、本発明は、素子端子が第２配
線層に位置する場合、又は水平方向の配線データと垂直
方向の配線データとが逆の場合であっても適用可能であ
る。
子が第１配線層に位置し、水平方向の配線データを下層
の第１配線層に形成し、垂直方向の配線データを上層の
第２配線層に形成したが、本発明は、素子端子が第２配
線層に位置する場合、又は水平方向の配線データと垂直
方向の配線データとが逆の場合であっても適用可能であ
る。
【００２１】
【発明の効果】請求項１の発明に係る半導体集積回路装
置又は請求項２の発明に係る半導体集積回路装置の製造
方法によると、複数個の素子の端子同士は、下層配線層
及び上層配線層のうちの一の配線層に形成され素子の端
子から垂直方向へ１グリッド分だけ延びる１グリッド垂
直配線及び他の配線層に形成され素子の端子から水平方
向の１グリッド分だけ延びる１グリッド水平配線のうち
の少なくとも１つにより接続されるため、素子の端子の
近傍にコンタクトセルを設けなくても素子の端子同士を
接続できるケースが増加すると共に従来の配線層決め打
ち方式に比べて配線経路探索能力が向上するので、配線
候補点が密集している場合でも配線経路を探すことがで
きない未配線状態の発生する可能性が大きく低減する。
置又は請求項２の発明に係る半導体集積回路装置の製造
方法によると、複数個の素子の端子同士は、下層配線層
及び上層配線層のうちの一の配線層に形成され素子の端
子から垂直方向へ１グリッド分だけ延びる１グリッド垂
直配線及び他の配線層に形成され素子の端子から水平方
向の１グリッド分だけ延びる１グリッド水平配線のうち
の少なくとも１つにより接続されるため、素子の端子の
近傍にコンタクトセルを設けなくても素子の端子同士を
接続できるケースが増加すると共に従来の配線層決め打
ち方式に比べて配線経路探索能力が向上するので、配線
候補点が密集している場合でも配線経路を探すことがで
きない未配線状態の発生する可能性が大きく低減する。
【図１】本発明の一実施例に係る半導体集積回路装置の
平面図である。
平面図である。
【図２】本発明の一実施例に係る半導体集積回路装置の
製造方法における製造工程を示す平面図である。
製造方法における製造工程を示す平面図である。
【図３】従来の半導体集積回路装置の平面図である。
１Ａ，１Ｂ，１Ｃ 素子の端子（配線禁止領域） ２ＡＳ，２ＢＳ，２ＣＳ 始点配線端子候補点 ２ＡＥ，２ＢＥ，２ＣＥ 終点配線端子候補点 ３Ａ 第１の配線データ ３Ｂ 第２の配線データ ４ コンタクトセル ６ 水平方向配線グリッド ７ 垂直方向配線グリッド ８ａ グリッド上の第１の点 ８ｂ グリッド上の第２の点 ９Ａ １グリッド垂直配線 ９Ｂ １グリッド水平配線
Claims (2)
- 【請求項１】 半導体基板上にトランジスタ、容量、抵
抗等の素子が複数個形成された半導体集積回路装置であ
って、 前記複数個の素子の端子同士は、半導体基板上に仮想さ
れた水平方向配線グリッドに沿って延び下層配線層及び
上層配線層のうちの一の配線層に形成された水平方向配
線と、半導体基板上に仮想された垂直方向配線グリッド
に沿って延び下層配線層及び上層配線層のうちの他の配
線層に形成された垂直方向配線と、前記素子の端子から
前記垂直方向配線グリッドの１グリッド分だけ延び前記
一の配線層に形成された１グリッド垂直配線及び前記素
子の端子から前記水平方向配線グリッドの１グリッド分
だけ延び前記他の配線層に形成された１グリッド水平配
線のうちの少なくとも１つとによって互いに接続されて
いることを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板上に形成されたトランジス
タ、容量、抵抗等の複数個の素子の端子同士を配線によ
り互いに接続する半導体集積回路装置の製造方法であっ
て、 前記複数個の素子の端子同士を、半導体基板上に仮想さ
れた水平方向配線グリッドに沿って延び下層配線層及び
上層配線層のうちの一の配線層に形成された水平方向配
線と、半導体基板上に仮想された垂直方向配線グリッド
に沿って延び下層配線層及び上層配線層のうちの他の配
線層に形成された垂直方向配線と、前記素子の端子から
前記垂直方向配線グリッドの１グリッド分だけ延び前記
一の配線層に形成された１グリッド垂直配線及び前記素
子の端子から前記水平方向配線グリッドの１グリッド分
だけ延び前記他の配線層に形成された１グリッド水平配
線のうちの少なくとも１つとを用いて、前記一の配線層
又は他の配線層に形成された配線禁止領域を回避しなが
ら互いに接続することを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11252394A JPH07321210A (ja) | 1994-05-26 | 1994-05-26 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11252394A JPH07321210A (ja) | 1994-05-26 | 1994-05-26 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321210A true JPH07321210A (ja) | 1995-12-08 |
Family
ID=14588782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11252394A Withdrawn JPH07321210A (ja) | 1994-05-26 | 1994-05-26 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321210A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436007B2 (en) | 2005-07-06 | 2008-10-14 | Kabushiki Kaisha Toshiba | Master slice type semiconductor integrated circuit device |
-
1994
- 1994-05-26 JP JP11252394A patent/JPH07321210A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436007B2 (en) | 2005-07-06 | 2008-10-14 | Kabushiki Kaisha Toshiba | Master slice type semiconductor integrated circuit device |
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Legal Events
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|---|---|---|---|
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