KR20010062681A - 자동 설계를 용이하게 하기 위한 구조를 가진 바이패스커패시터를 포함하는 반도체 장치 및 반도체 장치레이아웃 방법 - Google Patents

자동 설계를 용이하게 하기 위한 구조를 가진 바이패스커패시터를 포함하는 반도체 장치 및 반도체 장치레이아웃 방법 Download PDF

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가네꼬 히사시
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Abstract

반도체 장치는 반도체 기판, 제1 배선, 제2 배선 및 용량 셀을 포함한다. 제1 배선은 반도체 기판에 형성된다. 제2 배선은 반도체 기판에 형성된다. 용량 셀은 제1 배선을 제2 배선에 접속시키는 바이패스 커패시터를 포함한다.

Description

자동 설계를 용이하게 하기 위한 구조를 가진 바이패스 커패시터를 포함하는 반도체 장치 및 반도체 장치 레이아웃 방법{SEMICONDUCTOR APPARATUS INCLUDING BYPASS CAPACITOR HAVING STRUCTURE FOR MAKING AUTOMATIC DESIGN EASY, AND SEMICONDUCTOR APPARATUS LAYOUT METHOD}
본 발명은 반도체 장치 및 반도체 장치 레이아웃 방법에 대한 것이다. 특히, 본 발명은 바이패스 커패시터를 가지는 반도체 장치 및 바이패스 커패시터를 가지는 반도체 장치의 레이아웃 방법에 대한 것이다.
자동 레이아웃 시스템을 사용한 레이아웃 방법이 반도체 장치를 설계하는데 사용된다. 이러한 레이아웃 방법이 일본 특개평 10-340959에 개시된다. 상기 공지된 레이아웃 방법에서는, 우선 하드 매크로(hard macro)가 도 1에 도시된 바와 같이 배치된다. 이 때, 하드 매크로의 단자, 배선 금지 및 외형을 포함하는 하드 매크로 라이브러리(401), 회로 접속 정보(401), 및 셀 라이브러리(402)가 자동 레이아웃 시스템에 입력된다.
하드 매크로의 배치(S101)후에, 전원 배선(S102), 회로 접속 정보에 기초한 셀 자동 배치, 하드 매크로의 단자, 개략 배선(S104) 및 상세 배선 공정(S105)이 수행되어 레이아웃이 완성된다. 일본 특개평 10-340959는 하드 매크로(S101)의 배치 후에 하드 매크로 내의 단자 및 배선을 제거하고 이어서 하드 매크로 단자를 생성시키는 레이 아웃 방법을 개시한다.
한편, 반도체 장치에서, 노이즈를 억제하기 위해, 전원선과 접지선 사이에 바이패스 커패시터가 장착되는 경우가 있을 수 있다. 이 경우, 바이패스 커패시터는 자동 레이아웃 후에 수동 배치된다. 따라서, 바이패스 커패시터의 배치에 상당한 노력이 요구된다.
상당한 노력 없이도 바이패스 커패시터를 배치할 수 있는 방법을 개발되어야 한다.
또한, 바이패스 커패시터를 가지는 반도체 장치가 일본 특개평 10-284605에 개시된다. 상기 공지된 바이패스 커패시터를 가지는 반도체 장치에는 도 2에 도시된 셀 행(101a, 101b, 및 101c)들이 형성된다. 셀 행(101a, 101b, 및 101c)들은 필드 스루 셀(field through cell)(102)을 포함한다. 필드 스루 셀(102)은 폭 정렬 셀(width alignment cell)이라고도 칭해진다. 그 역할은 셀 행(101a, 101b, 및 101c)들의 폭을 정렬시키는 것이다. 또한, 필드 스루 셀(102)은 배선 영역이 확보되도록 설계된다.
도 3은 필드 스루 셀(102)의 구조를 도시한다. 도 3에서, 103은 실리콘 기판을 나타낸다. 104는 실리콘 기판(103)상에 형성된 층간막을 나타낸다. 105는 층간막(104)상에 형성된 제1 전극을 나타낸다. 106은 제1 전극(105)과 대향하도록 유전막(107)상에 형성되며 제1 전극(105) 및 유전막(107)과 함께 용량 소자를 구성하는 제2 전극을 나타낸다. 108은 제2 전극(106)상에 형성된 제1 절연 산화막을 나타낸다. 109는 제1 절연 산화막(108)상에 형성된 제2 절연 산화막을 나타낸다. 110은 제1 층 배선을 사용하여 컨택트 홀(111)을 통해 제2 전극(106)에 접속된 전원 배선을 나타낸다. 또한, 112는 제1 층 배선을 사용하여 콘택트 홀(113)을 통해 제1 전극(105)에 접속되는 접지 배선을 나타낸다.
바이패스 커패시터를 가지는 공지된 반도체 장치는 제1 전극(105)과 제2 전극(106) 사이의 공간을 용량으로서 사용한다. 이러한 공간을 효과적으로 사용하는바이패스 커패시터를 가지는 반도체 장치가 요구된다. 이 경우, 반도체 장치에 장착된 바이패스 커패시터는 자동 설계를 용이하게 할 수 있는 구조를 가지는 것이 바람직하다.
일본 특개평 5-283615는 이하에 설명하는 바와 같은 반도체 집적 회로의 전원 배선을 개시한다. LSI의 전원에서 유도되는 노이즈를 효과적으로 감소시키기 위해, 2 이상의 층 및 2 이상의 행을 가지는 Vcc 전원/GND 배선을 가지는 LSI에서는, 하나의 Vcc 전원 배선이 상부층에 배치되고 GND 배선은 하부층에 배치된다. 서로 인접한 행들에서, Vcc 전원 배선은 하부층에 배치되고, GND 배선은 상부층에 배치된다.
일본 특개평 11-204766은 이하에 설명되는 바와 같은 반도체 집적 회로를 설계하는 방법을 개시한다. 이것은 다수의 기본 셀, 기본 셀들 위쪽에 배치된 전원선 및 접지선, 및 전원선과 접지선에 전기적으로 접속된 다수의 바이패스 커패시터를 포함하는 반도체 집적 회로를 설계하는 방법이다. 이는 다수의 기본 셀, 전원선과 접지선의 레이아웃을 수행하고, 각 바이패스 커패시터의 크기 및 바이패스 커패시터들의 배치 간격을 임시로 설정한 후에, 각 바이패스 커패시터가 각각 배치된다. 여기서, 바이패스 커패시터의 크기 및 배치 간격은 레이아웃에 따라 기본 셀들의 빈 영역에 일시적으로 설정되며, 이에 의해 바이패스 커패시터의 바람직한 배치가 얻어지면, 최적 배치로서 결정되고, 반면에, 바이패스 커패시터의 바람직한 배치에 실패하면, 바이패스 커패시터의 바람직한 배치가 얻어질 때까지, 바이패스 커패시터들의 크기 및 이들 사이의 배치 간격을 다시 설정하고 각 바이패스 커패시터들을 다시 배치한다.
일본 특개평 11-233636은 이하에 설명되는 바와 같이 반도체 집적 회로를 개시한다. 칩 주변 영역에 배치되며 칩 외부로부터의 또는 외부로의 신호를 입력 및 출력하는 패드부를 가지는 매크로 셀, 및 패드부를 제외한 칩의 완전히 내부 영역에 형성되며 사전에 적어도 소정의 기능을 가지도록 구성된 기능 영역, 및 패드부를 통해 칩의 외부로부터 입력 또는 외부로 출력되는 신호를 기능 영역에 전달하기 위해 입력/출력 버퍼들이 기능 영역내의 임의의 위치에 배치된다.
본 발명은 상기 문제점들의 관점에서 이루어졌다. 따라서, 본 발명의 목적은 자동 설계를 용이하기 하기 위한 구조를 가지는 바이패스 커패시터를 포함하는 반도체 장치를 제공하는 것이다. 본 발명의 다른 목적은 공간을 효과적으로 사용할 수 있는 바이패스 커패시터를 가지는 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 바이패스 커패시터를 포함하는 반도체 장치의 레이아웃을 용이하게 수행할 수 있는 레이아웃 방법을 제공하는 것이다.
본 발명의 일 태양을 달성하기 위해, 반도체 장치는 반도체 기판; 상기 반도체 기판에 형성되는 제1 배선; 상기 반도체 기판에 형성되는 제2 배선; 및 상기 제1 배선을 상기 제2 배선에 접속시키는 바이패스 커패시터를 포함하는 용량 셀을 포함한다.
이 경우, 상기 용량 셀은 상기 제1 및 제2 배선들과 중첩되도록 형성된다.
본 발명의 다른 태양을 달성하기 위해, 반도체 장치는 반도체 기판; 상기반도체 기판에 형성되며 소정의 기능을 수행하는 기능 영역; 상기 반도체 기판에 형성되는 제1 배선; 및 상기 반도체 기판에 형성되는 제2 배선을 포함하며, 상기 기능 영역은 회로를 가지는 회로 셀 및 용량 셀을 포함하며, 상기 용량 셀은 상기 제1 배선을 상기 제2 배선에 접속시키는 바이패스 커패시터를 포함하며, 상기 용량 셀은 상기 회로 셀이 존재하지 않는 영역에 배치된다.
이 경우, 상기 용량 셀은 상기 기능 영역의 상기 회로 셀 이외의 전체 부분을 점유한다.
또한, 이 경우, 상기 용량 셀은 상기 기능 영역이 상기 제1 및 제2 배선과 중첩하는 부분에 배치된다.
또한, 이 경우, 상기 용량 셀은, 상기 회로 셀의 형상에 기초하여, 서로 다른 형상을 가지는 다수의 용량 셀들 중에서 선택된다.
이 경우, 상기 바이패스 커패시터는 상기 제1 배선에 전기적으로 접속된 제1 전극부를 포함하며, 상기 제1 전극부는 상기 제2 배선에 대향한다.
또한, 이 경우, 상기 제1 전극부는 상기 제1 배선에 접속된 2개의 전극을 포함하며, 상기 2개의 전극들 중 하나의 전극은 제2 배선의 표면들 중 상기 반도체 기판 측의 표면에 대향하며, 상기 전극들 중 다른 전극은 상기 제2 배선의 상기 표면들 중 상기 반도체 기판의 타측의 표면에 대향한다.
또한, 이 경우, 상기 바이패스 커패시터는 상기 제2 배선에 전기적으로 접속된 제2 전극을 더 포함하며, 상기 제2 전극은 상기 제1 전극에 대향한다.
이 경우, 상기 바이패스 커패시터는 상기 제1 배선에 접속된 제3 전극을 포함하며, 상기 제3 전극은 상기 제2 전극에 대향한다.
또한, 이 경우, 상기 기능 영역은 I/O 영역이며, 상기 회로 셀은 상기 반도체 장치의 외부로부터의 신호를 입력하고 상기 외부에 다른 신호를 출력하는 I/O 셀이다.
또한, 이 경우, 상기 제1 전극부의 상기 제2 배선에 대향하는 부분이 상기 제2 배선의 연장 방향과 동일한 방향으로 연장한다.
이 경우, 상기 바이패스 커패시터는 상기 제2 배선에 접속된 제4 전극을 더 포함하며, 상기 제4 전극은 상기 제1 배선에 대향한다.
또한, 이 경우, 상기 제4 전극의 상기 제1 배선에 대향하는 부분은 상기 제1 배선의 연장 방향과 동일한 방향으로 연장한다.
또한, 이 경우, 상기 바이패스 커패시터는 상기 제1 전극부를 상기 제1 배선에 접속시키는 제1 접속부; 및 상기 제4 전극을 상기 제2 배선에 접속시키는 제2 접속부를 더 포함하며, 상기 제1 접속부는 상기 제1 배선으로부터 상기 반도체 기판의 깊이 방향으로 연장하며, 상기 제2 접속부는 상기 제2 배선으로부터 상기 반도체 기판의 상기 깊이 방향으로 연장하며, 상기 제1 및 제2 접속부들 사이로 제3 배선이 통과한다.
이 경우, 제1 도전성 타입의 제1 반도체 영역이 상기 반도체 기판의 기판부분의 상기 기능 영역에 포함되는 부분에 형성되며, 상기 바이패스 커패시터는 상기 제1 배선에 접속된 제5 전극을 더 포함하며, 상기 제1 반도체 영역은 상기 제5 전극에 대향한다.
또한, 이 경우, 제2 도전성 타입의 제2 반도체 영역은 상기 반도체 기판의 상기 표면 부분의 상기 기능 영역에 포함되는 상기 부분내에 형성되며, 상기 제2 도전성 타입은 상기 제1 도전성 타입과 다르며, 상기 바이패스 커패시터는 상기 제2 배선에 접속된 제6 전극에 더 포함되며, 상기 제2 반도체 영역은 상기 제6 전극에 대향한다.
또한, 이 경우, 상기 제1 및 제2 배선들은 상기 표면 부분에 평행한 제1 방향으로 연장하며, 평행한 상기 제1 및 제2 반도체 영역은 상기 제1 및 제2 배선 사이에 형성되며, 상기 제5 전극은 상기 제1 방향에 수직이고 상기 표면 부분에 평행인 제2 방향으로 상기 제1 배선으로부터 연장하여 상기 제2 반도체 영역과 교차하며, 상기 제5 전극의 상기 제1 반도체 영역에 대향하는 부분이 상기 제1 방향으로 연장한다.
이 경우, 상기 제6 전극은 상기 제1 방향에 수직이고 상기 표면 부분에 평행인 제2 방향으로 상기 제2 배선으로부터 연장하여 상기 제1 반도체 영역과 교차하며, 상기 제6 전극의 상기 제2 반도체 영역에 대향하는 부분이 상기 제1 방향으로 연장한다.
또한, 이 경우, 상기 기능 영역은 내부 프리미티브 영역이며, 상기 회로 셀은 소정의 회로가 장착된 영역을 나타내는 기본 셀이다.
본 발명의 또 다른 태양을 달성하기 위해. 반도체 장치 레이아웃 방법은 ⒜ 반도체 기판상에 제1 및 제2 배선을 배치하는 단계; 및 ⒝ 용량 셀을 형성하는 단계를 포함하며, 상기 용량 셀은 상기 제1 배선을 상기 제2 배선에 접속시키는 바이패스 커패시터를 포함한다..
이 경우, 상기 용량 셀은 상기 제1 및 제2 배선들과 중첩되도록 형성된다.
본 발명의 또 다른 태양을 달성하기 위해, 반도체 장치 레이아웃 방법은 ⒜ 반도체 기판에 형성된 기능 영역내에, 회로가 장착되는 영역을 나타내는 셀인 회로 셀을 배치하는 단계; ⒝ 상기 반도체 기판상에 제1 및 제2 배선을 배치하는 단계; 및 ⒞ 상기 기능 영역중 상기 회로 셀이 존재하지 않는 영역에 용량 셀을 배치하는 단계를 포함하며, 상기 용량 셀은 바이패스 커패시터가 장착되는 영역을 나타내는 셀이고, 상기 바이패스 커패시터는 전원 배선 및 접지 배선에 전기적으로 접속된다.
이 경우, 상기 ⒞ 단계는 상기 제1 및 제2 배선과 중첩하도록 상기 용량 셀을 배치하는 것을 포함한다.
또한, 이 경우, 상기 ⒞ 단계는 상기 회로 셀이 존재하지 않는 전체 영역내에 상기 용량 셀을 배치하는 것을 포함한다.
또한, 이 경우, 상기 용량 셀은, 상기 회로 셀의 형상에 기초하여, 서로 다른 형상을 가지는 다수의 용량 셀들 중에서 선택된다.
이 경우, 상기 기능 영역은 I/O 영역이며, 상기 회로는 I/O 버퍼이다.
또한 이 경우, 상기 기능 영역은 내부 프리미티브 영역이며, 상기 회로 셀은 소정의 회로가 형성되는 영역을 나타내는 기본 셀이다.
본 발명의 또 다른 태양을 달성하기 위해, 반도체 장치 레이아웃 방법은 ⒟ I/O 영역내에 I/O 셀을 배치하는 단계; ⒠ 상기 I/O 영역 중에 상기 I/O 셀이 존재하지 않는 부분에, 제1 바이패스 용량이 형성되는 영역을 나타내는 셀인 제1 용량 셀을 배치하는 단계; ⒡ 상기 제1 바이패스 용량에 전기적으로 접속된 전원 배선 및 접지 배선을 형성하는 단계; ⒢ 내부 프리미티브 영역이 상기 전원 배선 및 상기 접지 배선과 중첩되는 영역에, 제2 바이패스 용량이 형성되는 영역을 나타내는 셀인 제2 용량 셀을 배치하는 단계; ⒣상기 내부 프리미티브 영역내에, 소정의 회로가 형성되는 영역을 나타내는 셀인 기본 셀을 배치하는 단계; 및 ⒤ 상기 내부 프리미티브 영역 중에서 상기 기본 셀 및 상기 제2 용량 셀이 존재하지 않는 영역내에, 제3 바이패스 용량이 형성되는 영역을 나타내는 셀인 제3 용량 셀을 배치하는 단계를 포함한다.
본 발명의 또 다른 태양을 달성하기 위해, 반도체 장치 레이아웃 방법에 대한 프로그램을 기록하기 위한 컴퓨터 판독 가능 기록 매체에 있어서, 반도체 레이아웃 방법은 ⒜ 반도체 기판상에 제1 및 제2 배선을 배치하는 단계; 및 ⒝ 용량 셀을 형성하는 단계를 포함하며, 상기 용량 셀은 상기 제1 배선을 상기 제2 배선에 접속시키는 바이패스 커패시터를 포함한다.
이 경우, 상기 용량 셀은 상기 제1 및 제2 배선과 중첩되도록 형성된다.
본 발명의 또 다른 태양을 달성하기 위해, 반도체 장치 레이아웃 방법에 대한 프로그램을 기록하기 위한 컴퓨터 판독 가능 기록 매체에 있어서, 반도체 장치 레이아웃 방법은 ⒜ 반도체 기판에 형성된 기능 영역내에, 회로가 장착되는 영역을 나타내는 셀인 회로 셀을 배치하는 단계; ⒝ 상기 반도체 기판상에 제1 및 제2 배선을 배치하는 단계; 및 ⒞ 상기 기능 영역중 상기 회로 셀이 존재하지 않는 영역에 용량 셀을 배치하는 단계를 포함하며, 상기 용량 셀은 바이패스 커패시터가 장착되는 영역을 나타내는 셀이고, 상기 바이패스 커패시터는 전원 배선 및 접지 배선에 전기적으로 접속된다.
이 경우, 상기 ⒞ 단계는 상기 제1 및 제2 배선과 중첩하도록 상기 용량 셀을 배치하는 것을 포함한다.
또한, 이 경우, 상기 ⒞ 단계는 상기 회로 셀이 존재하지 않는 전체 영역내에 상기 용량 셀을 배치하는 것을 포함한다.
또한, 이 경우, 상기 용량 셀은, 상기 회로 셀의 형상에 기초하여, 서로 다른 형상을 가지는 다수의 용량 셀로부터 선택된다.
본 발명의 또 다른 태양을 달성하기 위해, 반도체 장치 레이아웃 방법에 대한 프로그램을 기록하기 위한 컴퓨터 판독 가능 기록 매체에 있어서, 상기 레이아웃 방법이 ⒟ I/O 영역내에 I/O 셀을 배치하는 단계; ⒠ 상기 I/O 영역 중에 상기 I/O 셀이 존재하지 않는 부분에, 제1 바이패스 용량이 형성되는 영역을 나타내는 셀인 제1 용량 셀을 배치하는 단계; ⒡ 상기 제1 바이패스 용량에 전기적으로 접속된 전원 배선 및 접지 배선을 형성하는 단계; ⒢ 내부 프리미티브 영역이 상기 전원 배선 및 상기 접지 배선과 중첩되는 영역에, 제2 바이패스 용량이 형성되는 영역을 나타내는 셀인 제2 용량 셀을 배치하는 단계; ⒣상기 내부 프리미티브 영역내에, 소정의 회로가 형성되는 영역을 나타내는 셀인 기본 셀을 배치하는 단계; 및 ⒤ 상기 내부 프리미티브 영역 중에서 상기 기본 셀 및 상기 제2 용량 셀이 존재하지 않는 영역내에, 제3 바이패스 용량이 형성되는 영역을 나타내는 셀인 제3 용량셀을 배치하는 단계를 포함한다.
도 1은 종래 반도체 장치 레이아웃 방법에 있어서의 공정을 도시하는 흐름도.
도 2는 종래 반도체 장치의 구조를 도시하는 평면도.
도 3은 종래 반도체 장치의 구조를 도시하는 단면도.
도 4는 본 발명의 제1 실시예의 반도체 장치의 구성을 도시하는 평면도.
도 5는 본 발명의 제1 실시예의 I/O 영역의 구성을 도시하는 평면도.
도 6은 본 발명의 제1 실시예의 내부 프리미티브 영역의 구성을 도시하는 평면도.
도 7은 본 발명의 제1 실시예의 전원선 바이패스 커패시터 및 전원선 용량 셀의 구성을 도시하는 평면도.
도 8은 본 발명의 제1 실시예의 내부 프리미티브 바이패스 커패시터 및 내부 프리미티브 영역의 구성을 도시하는 평면도.
도 9는 본 발명의 제1 실시예의 I/O 영역 바이패스 커패시터의 구성을 도시하는 평면도.
도 10은 본 발명의 제1 실시예의 I/O 영역 바이패스 커패시터의 A-A' 단면을 취한 구조를 도시하는 단면도.
도 11은 본 발명의 제1 실시예의 I/O 영역 바이패스 커패시터의 B-B' 단면을 취한 구조를 도시하는 단면도.
도 12는 본 발명의 제1 실시예의 I/O 영역 바이패스 커패시터의 C-C' 단면을 취한 구조를 도시하는 단면도.
도 13은 본 발명의 제1 실시예의 I/O 영역 바이패스 커패시터의 D-D' 단면을 취한 구조를 도시하는 단면도.
도 14는 본 발명의 제1 실시예의 I/O 영역 바이패스 커패시터의 E-E' 단면을 취한 구조를 도시하는 단면도.
도 15는 본 발명의 제1 실시예의 전원선 바이패스 커패시터의 다른 구성을 도시하는 평면도.
도 16은 본 발명의 제1 실시예의 전원선 바이패스 커패시터의 다른 구조의 F-F' 단면을 취한 구조를 도시하는 단면도.
도 17은 본 발명의 제1 실시예의 전원선 바이패스 커패시터의 다른 구조의 G-G' 단면을 취한 구조를 도시하는 단면도.
도 18은 본 발명의 제1 실시예의 내부 프리미티브 영역의 H-H' 단면의 구조를 도시하는 단면도.
도 19는 본 발명의 제1 실시예의 내부 프리미티브 영역의 I-I' 단면의 구조를 도시하는 단면도.
도 20은 본 발명의 제1 실시예의 내부 프리미티브 영역의 J-J' 단면의 구조를 도시하는 단면도.
도 21은 본 발명의 제1 실시예의 반도체 장치 레이아웃 방법의 공정을 도시하는 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
1 : I/O 영역
2 : I/O 셀
3 : 버퍼 용량 셀
4 : 전원 배선
5 : 접지 배선
7 : 내부 프리미티브 영역
20 : 반도체 기판
23 : I/O 영역 바이패스 커패시터
24 : 전원선
25 : 접지선
33 : 기본 셀
34 : 전원선 용량 셀
35 : 내부 프리미티브 영역 용량 셀
본 발명의 바람직한 실시예들이 관련 도면을 참조하여 설명된다.
본 발명에 의한 반도체 장치의 제1 실시예는 반도체 기판을 포함한다. 도 10에 도시된 바와 같이, I/O 영역이 반도체 기판(20)상에 형성된다. I/O 셀(2)이 I/O 영역(1)내에 형성된다. 도 11에 도시된 바와 같이 I/O 셀(2)은 입/출력 버퍼(21) 및 패드(22)가 형성되는 영역이다.
버퍼 용량 셀(3)이 I/O 영역(1)에 더 형성된다. 버퍼 용량 셀(3)은 I/O 영역 바이패스 커패시터(23)가 배치되는 영역이다. 버퍼 용량 셀(3)은 I/O 영역(1)에서 I/O 셀(2)을 가지지 않는 모든 영역에 배치된다. 그러나, 도 10은 형성된 버퍼 용량 셀(3)의 일부만을 도시한다. I/O 영역 바이패스 커패시터(23)의 구조가 이하에서 설명된다.
전원선(24) 및 접지선(25)이 I/O 영역(1)에 배치된다. 전원선(24) 및 접지선(25)은 I/O 셀(2) 및 버퍼 용량 셀(3)과 교차하도록 배치된다. 전원선(24) 및 접지선(25)은 I/O 셀(2)내에 입/출력 버퍼(21)에 전력을 제공한다. 또한, 전원선(24) 및 접지선(25)은 버퍼 용량 셀(3)내의 I/O 영역 바이패스 커패시터(23)에 접속된다.
전원 배선(4) 및 접지 배선(5)은 반도체 장치(10)의 내부로 연장한다. 또한, 전원 배선(4) 및 접지 배선(5)은 I/O 영역(1) 내측에 접하며 반도체 칩(20)의 내부를 둘러싼다. 전원 배선 및 접지 배선(5)은 반도체 장치(10)의 각 부분들에전력을 공급한다. 전원선 용량 셀(34)은 전원 배선(4) 및 접지 배선(5)과 중첩하도록 형성된다. 전원선 용량 셀(34)은 전원 배선(4) 및 접지 배선(5)이 배치되는 모든 부분에 형성된다. 그러나, 그 일부만이 도 10에 도시된다.
하드 매크로(6)는 전원 배선(4) 및 접지 배선(5)과 접하도록 배치된다. 하드 매크로(6)는 특정 기능을 가진 큰 회로들이 수용되는 영역이다. 예컨대, RAM, ROM, 및 계산기가 하드 매크로(6)내에 수용된다. 전원 배선(4) 및 접지 배선(5)은 하드 매크로(6)의 주변을 감싼다. 전원선 용량 셀(34)은 전원 배선(4) 및 접지 배선(5)이 하드 매크로(6)의 주변을 감싸는 부분과 중첩되도록 형성된다.
전원 배선(4) 및 접지 배선(5)은 내부 프리미티브 영역(7)과도 교차한다. 내부 프리미티브 영역(7)은 반도체 장치(10)내의 I/O 영역 내측의 전체 부분 내에 배치된다. 그러나, 그 일부만이 도시된다. 전원선(31) 및 접지선(32)이 도 12에 도시된 바와 같이 내부 프리미티브 영역(7)내에 배치된다. 전원선(31)이 전원 배선(4)에 접속된다. 접지선(32)은 접지 배선(5)에 접속된다. 특정 기능을 가진 기능 블록으로서 작용하는 기본 셀(33)이 내부 프리미티브 영역(7)내에 배치된다. 예컨대, 회로들, 플리-플롭, 인버터 등이 각 기본 셀(33)내에 수용된다.
내부 프리미티브 영역(7)내의, 전원 배선(4) 및 접지 배선(5)이 서로 중첩하는 부분에 전원선 용량 셀(34)이 배치된다. 전원선 용량 셀(34)은, 내부 프리미티브 영역(7)내의, 전원 배선(4)과 접지 배선(5)이 서로 중첩하는 모든 부분에 배치된다.
전원선 바이패스 커패시터(41)는 도 10에 도시된 바와 같이 각 전원선 용량셀(34)내에 수용된다. 전원선 바이패스 커패시터(41)는 전원 배선(4) 및 접지 배선(5)에 접속된다. 전원선 바이패스 커패시터(41)의 구조는 이하에서 설명된다.
도 12에 도시된 바와 같이, 내부 프리미티브 영역 용량 셀(35)은, 내부 프리미티브 영역(7)내의, 기본 셀(33)과 전원선 용량 셀(34)이 배치되지 않는 부분에 배치된다. 내부 프리미티브 영역 바이패스 커패시터(51)는 도 11에 도시된 바와 같이 내부 프리미티브 영역(7)내에 수용된다. 내부 프리미티브 영역 용량 셀(35)은, 내부 프리미티브 영역(7)내의, 기본 셀(330 및 전원선 용량 셀(34)이 배치되지 않는 모든 부분에 배치된다. 내부 프리미티브 영역 바이패스 커패시터(51)의 구조가 이하에서 설명된다.
또한, 배선(8)은 하드 매크로(6), 기본 셀(33) 및 I/O 영역(1)에 접속되도록 배치된다. 도 10은 형성된 배선(8)의 일부만을 도시한다. 신호가 배선(8)을 통해 전달되며, 이에 의해 원하는 기능을 얻는다.
한편, 제1 실시예의 반도체 장치는 버퍼 용량 셀(3), 전원선 용량 셀(34) 및 내부 프리미티브 영역 용량 셀(35)중 하나 또는 2개를 제거하도록 설계된다.
I/O 영역 바이패스 커패시터(23)의 구조가 도 9 내지 도 12를 참조하여 이하에서 설명된다. 도 12는 I/O 영역 바이패스 커패시터(23)의 구조를 도시하는 평면도이다. 도 10 내지 12는 I/O 영역 바이패스 커패시터(23)의 구조를 도시하는 단면도이다.
도 10 내지 12에 도시된 바와 같이, I/O 영역 바이패스 커패시터(23)는 반도체 기판(71)상에 형성된다. 제1 절연층(72)이 반도체 기판(71)상에 형성된다. 폴리실리콘층(73)이 제1 절연층(72)상에 형성된다. 폴리실리콘층(73)은 I/O 영역 바이패스 커패시터(23)의 전극들 중 하나의 전극으로서 기능한다.
제2 절연층(74)이 폴리실리콘층(73)상에 형성된다. 제1 배선층(75)은 제2 절연층(74)상에 형성된다. 제1 배선층(75)은 I/O 영역 바이패스 커패시터(23)의 전극들 중 하나의 전극으로서 기능 한다. 제3 절연층(76)은 제1 배선층(75)상에 형성된다. 제2 배선층(77)은 제3 절연층(76)상에 형성된다. 제2 배선층(77)은 I/O 영역 바이패스 커패시터(23)의 전극들 중 하나의 전극으로서 기능 한다.
제4 절연층(78)이 제2 배선층(77)상에 형성된다. 제3 배선층(79)이 제4 절연층(78)상에 형성된다. 제3 배선층(79)은 I/O 영역 바이패스 커패시터(23)의 전극들 중 하나의 전극으로서 기능 한다.
도 10, 11에 도시된 바와 같이, I/O 영역(1)의 I/O 셀(2)내의 전원선(24) 및 접지선(25)은 제2 배선층(77) 및 제3 배선층(79)에 의해 구성된다. I/O 셀(2) 영역에서, 제2 배선층(77) 및 제3 배선층(79)은 플러그(8)를 통해 접속된다. 반면, 버퍼 용량 셀(3)의 영역에서, 전원선(24)은 제2 배선층(77)에 의해 구성된다. 제2 배선층(77)의 전위는 전원 전위이다. 접지선(25)은 제3 배선층(79)에 의해 구성된다. 제3 배선층(79)의 전위는 접지 전위이다.
도 12에 도시된 바와 같이, 플러그(80)는 제1 배선층(75)의 일단에 접속된다. 랜드(81)가 플러그(80)에 접속된다. 플러그(82)는 랜드(81)에 접속된다. 플러그(82)는 제3 배선층(79)에 접속된다. 제1 배선층(73) 및 제3 배선층(79)은 동일한 전위에 있다. 제1 배선층(73)은 전원 전위에 있다.
도 12에 도시된 바와 같이, 플러그(83)는 폴리실리콘층(73)의 일단에 접속된다. 랜드(84)가 플러그(83)에 접속된다. 플러그(85)는 랜드(84)에 접속된다. 플러그(85)는 제2 배선층(77)에 접속된다. 폴리실리콘층(73)과 제2 배선층(77)은 동일한 전위에 있다. 폴리실리콘층(73)은 전원 전위에 있다.
제3 배선층(79) 및 제2 배선층(77)은 서로 대향하며, 용량을 발생시킨다. 접지 전위를 제공하기 위한 제3 배선층(79) 및 접지선(25)은, I/O 영역 바이패스 커패시터(23)가 접지선(25)과 교차하는 부분에서, 일체로 합체된다. 접지선(25)과 제2 배선층(77)이 용량으로서 사용된다.
본 명세서에서, 대향이라는 용어는 두 도체간의 위치 관계를 의미하는 단어로서 사용된다. 대향은 두 도체의 평면들에서 다른 평면들보다 넓은 면적을 가지는 평면들이 서로 절연체를 사이에 두고 마주하는 것을 의미한다.
제2 배선층(77) 및 제1 배선층(75)은 서로 대향하며 용량을 발생시킨다. 전원 전위를 제공하기 위한 제2 배선층(77) 및 전원선(24)은, I/O 영역 바이패스 커패시터(23)가 전원선(24)과 교차하는 부분에서, 일체로 합체된다. 전원선(24)과 제1 배선층(75) 사이의 공간은 용량으로서 사용된다. 전원선(24)과 제3 배선층(79) 사이의 공간도 용량으로서 사용된다. 즉, 전원선(24)의 기판측상의 평면 및 기판에 대향하는 평면 양자가 용량으로서 기능한다.
또한, 제1 배선층(75) 및 폴리실리콘층(73)은 서로 대향하며 용량으로서 기능한다. 상기한 바와 같이, 폴리실리콘층(73)과 제3 배선층(79) 사이의 전체 공간은 I/O 영역 바이패스 커패시터(23)에서 용량으로서 기능한다.
I/O 영역 바이패스 커패시터(23)에서 다른 배선층을 배치함으로써 용량을 발생시킬 수 있다. 또한, 폴리실리콘층(73), 제1 배선층(75), 제2 배선층(77) 및 제3 배선층(79) 중 어느 것도 용량으로서 기능하지 않도록 설계될 수도 있다.
전원선 바이패스 커패시터(41)의 구조가 도 10, 13 및 14를 참조하여 이하에서 설명된다. 전원선 바이패스 커패시터(41)는 콘택트(42)를 포함한다. 콘택트(42)는 전원 배선(4)에 접속된다. 도 13에 도시된 바와 같이, 콘택트(42)는 플러그(42a), 랜드(42b) 및 플러그(42c)로 구성된다. 콘택트(42)는 제1 폴리실리콘 전극(43)에 접속된다.
제1 폴리실리콘 전극(43)은 제1 절연막(44)상에 형성된다. 제1 절연막(44)은 반도체 장치(45)상에 형성된다. 제2 절연막(46) 및 제3 절연막(47)은 제1 폴리실리콘 전극(43)과 접지 배선(5) 사이에 삽입된다. 제1 폴리실리콘 전극(43)은 접지 배선(5)에 대향한다. 용량은 제1 폴리실리콘 전극(43) 및 접지 배선(5)이 서로 대향하는 공간에 발생된다.
제1 폴리실리콘 전극(43)은 콘택트(42)로부터, 기판 표면에 수평한 방향에서 접지 배선(5)이 존재하는 측의 방향으로 연장하여, 전원선 용량 셀(34)의 경계(34a)에 도달한다. 도 10에 도시된 바와 같이, 제1 폴리실리콘 전극(43)에서, 접지 배선(5)에 대향하는 부분은 접지 배선(5)의 연장방향과 동일한 방향으로 연장하여 전원선 용량 셀(34)의 경계(34b)에 도달한다. 이 구조는 제1 폴리실리콘 전극(43)과 접지 배선(5)에 의해 형성된 용량을 증가시킨다.
전원선 바이패스 커패시터(41)는 도 14에 도시된 바와 같이, 콘택트(48)를더욱 포함한다. 콘택트(48)는 접지 배선(5)에 접속된다. 도 101에 도시된 바와 같이, 콘택트(48)는 플러그(48a), 랜드(48b) 및 플러그(48c)로 구성된다. 콘택트(48)는 제2 폴리실리콘 전극(49)에 접속된다.
제2 폴리실리콘 전극(49)이 제1 폴리실리콘 전극(43)에 평행하게 형성된다. 제2 폴리실리콘 전극(49)은 제1 폴리실리콘 전극(43)의 경우와 유사하게 제1 절연막(44)상에 형성된다. 제2 및 제3 절연막(46, 47)은 제2 폴리실리콘 전극(49)과 전원 배선(4) 사이에 삽입된다. 제2 폴리실리콘 전극(49)은 전원 배선(4)에 대향한다. 제2 폴리실리콘 전극(49) 및 전원 배선(4)이 서로 대향하는 공간에 용량이 형성된다.
제2 폴리실리콘 전극(49)은 콘택트(48)로부터, 기판 표면에 수평한 방향에서 전원 배선(4)이 존재하는 측의 방향으로 연장하여, 전원선 용량 셀(34)의 경계(34c)에 도달한다.
도 10에 도시된 바와 같이, 제2 폴리실리콘 전극(49)에서, 전원 배선(4)에 대향하는 부분은 전원 배선(4)의 연장방향과 동일한 방향으로 연장하여 전원선 용량 셀(34)의 경계(34d)에 도달한다. 이 구조는 제2 폴리실리콘 전극(49)과 전원 배선(4)에 의해 형성된 용량을 증가시킨다.
전원선 바이패스 커패시터(41)는 상기 구조를 가지며, 전원 배선(4) 및 접지 배선(5)에서 노이즈를 효과적으로 억제한다. 따라서, 반도체 장치(10)내의 회로에서 노이즈가 억제된다.
한편, 본 실시예에서, 전원 배선(4) 및 접지 배선(5)은 제2 배선층에 의해구성된다.
그러나, 그것은 제1 배선층에 의해 구성될 수도 있다. 이 경우, 플러그(42a), 랜드(42b), 플러그(48a) 및 랜드(48b)는 형성되지 않는다. 전원 배선(4) 및 제1 폴리실리콘 전극(43)은 플러그(42c)를 통해 접속된다. 접지 배선(5) 및 제2 폴리실리콘 전극(49)은 플러그(48c)를 통해 접속된다. 이러한 구성은 전원선 바이패스 커패시터(41)의 용량을 더욱 증가시킬 수 있도록 해준다.
이러한 실시예가 3층 이상의 배선층을 가지는 반도체 장치에 적용되는 경우, 전원 배선(4) 및 접지 배선(5)은 제2 배선층이 아닌 배선에 의해 구성될 수도 있다.
도 15 내지 17에 도시된 바와 같이, 콘택트들(42, 48) 사이에 배선(8)을 삽입하도록 설계될 수도 있다. 콘택트들(42, 48) 사이에 삽입된 배선이 배선(8a)으로 예시된다. 도 16에 도시된 바와 같이, 배선(8a)은 F-F' 단면상에 랜드(42b)에 평행하도록 형성된다. 또한, 도 14에 도시된 바와 같이, 배선(8a)은 F-F' 단면상에 랜드(42b)에 평행하도록 형성된다. 콘택트들(42, 48) 사이에 배선(8a)을 삽입함으로써, 배선의 자유도가 향상될 수 있다.
내부 프리미티브 영역 바이패스 커패시터(51)의 구조가 도 18 내지 20을 참조하여 이하에서 설명된다. 도 19에 도시된 바와 같이, 내부 프리미티브 영역 바이패스 커패시터(51)는 반도체 기판(520상에 형성된다. n-웰(53) 및 p-웰(54)이 반도체 기판(52)상에 형성된다. n-형 반도체인 n-형 확산층(62)이 n-웰(53)내에 형성된다. 고농도 도핑이 n-형 확산층(62)상에 형성된다. n-형 확산층(62)은 플러그(63)를 통해 전원선(31)에 접속된다. 반면, p-형 반도체인 p-형 확산층(64)이 p-웰(54)내에 형성된다. 고농도 도핑이 p-형 확산층(64)상에 형성된다. p-형 확산층(64)은 플러그(65)를 통해 접지선(32)에 접속된다.
게이트 산화막(55)이 n-웰(53)상에 형성된다. 게이트 산화막(56)은 p-웰(54)상에 형성된다. 분리절연막(57)이 n-형 확산층(62) 및 게이트 산화막(55)이 n-웰(53)상에 형성되지 않은 부분 및 p-형 확산층(64) 및 게이트 산화막(56)이 p-웰(54)상에 형성되지 않은 부분에 형성된다.
제3 폴리실리콘 전극(58)이 게이트 절연막(56)상에 형성된다. 제3 폴리실리콘 전극(58) 및 p-웰(54)은 게이트 절연막(56)을 사이에 두고 서로 대향하며, 이에 의해 용량이 형성된다. 제3 폴리실리콘 전극(58) 및 p-웰(54)이 서로 대향하는 부분은 도 11에 도시된 바와 같이 직사각형이다. 제3 폴리실리콘 전극(58)은 직사각형의 모서리로부터 전원선(31) 방향으로 연장한다. 제3 폴리실리콘 전극(58)은 n-웰(53)과 교차한다. n-웰(53)과 교차하는 제3 폴리실리콘 전극(58)의 일부가 도 18에 도시된 바와 같이 분리 절연막(57)상에 배치된다.
반면, 제4 폴리실리콘 전극(60)이 게이트 절연막(55)상에 형성된다. 제4 폴리실리콘 전극(60) 및 n-웰(53)은 게이트 절연막(55)을 사이에 두고 서로 대향하며, 이에 의해 용량을 형성한다. 제4 폴리실리콘 전극(60) 및 n-웰(53)이 서로 대향하는 부분은 도 11에 도시된 바와 같이 직사각형이다. 제4 폴리실리콘 전극(60)은 직사각형의 모서리로부터 접지선(32) 방향으로 연장한다. 제4 폴리실리콘 전극(60)은 p-웰(54)과 교차한다. p-웰(54)과 교차하는 제4 폴리실리콘 전극(60)의 일부가 도 20에 도시된 바와 같이 분리 절연막(57)상에 배치된다.
절연막(66)이 제3 및 제4 폴리실리콘 전극(58, 60)상에 형성된다. 제3 폴리실리콘 전극(58)은 플러그(59)를 통해 전원선(31)에 접속된다. 제4 폴리실리콘 전극(60)은 플러그(61)를 통해 접지선(32)에 접속된다.
내부 프리미티브 영역 바이패스 커패시터(51)는 상기 구조를 가지며, 전원선(31) 및 접지선(32)에서의 노이즈를 효과적으로 억제한다. 따라서, 내부 프리미티브 영역(7)내의 회로에서 노이즈가 억제된다.
한편, 본 실시예에서, 고농도 확산층이 n-웰(53) 및 p-웰(54) 대신에 사용될 수도 있다. 이 경우, 실리콘 산화물 등의 절연체를 퇴적시킨 절연막이 게이트 산화막(55, 56) 대신에 사용될 수 있다.
본 발명에 따라 반도체 장치를 레이아웃하는 방법이 도 21을 참조하여 이하에서 설명된다. 본 발명의 제1 실시예에 의한 반도체 장치는 프로그래밍된 컴퓨터를 사용하여 레이아웃된다.
단계 S01:
I/O 셀(2)이 I/O 영역(1)내에 배치된다. 도 10은 I/O 셀(2)이 배치된 구성을 도시한다. 그러나, 도 10은 배치된 I/O 셀(2)의 일부만을 도시한다. 단계 S02 가 단계 S01 후에 수행된다.
단계 S02:
버퍼 용량 셀(3)이 I/O 셀(2)이 없는 모든 부분에 배치된다. 도 10은 배치된 버퍼 용량 셀(3)의 일부만을 도시한다.
도 11에 도시된 바와 같이, 버퍼 용량 셀(3)은, 그 주위에 배치된 I/O 셀들의 형상에 기초하여 2 종류의 버퍼 용량 셀들로 구성된 그룹에서 선택된 후에, 형성된다. 버퍼 용량 셀들로 구성된 그룹에 포함된 버퍼 용량 셀들의 수는 2 이외의 수일 수도 있다. 버퍼 용량 셀(3a)로서, 비교적 작은 직사각형의 버퍼 용량 셀이 I/O 셀(2a, 2b)의 형상에 기초하여 선택된다. 버퍼 용량 셀(3b)로서, 비교적 큰 직사각형의 버퍼 용량 셀이 I/O 셀(2b, 2c)의 형상에 기초하여 선택된다. 단계 S03 는 단계 S02 후에 수행된다.
단계 S03:
하드 매크로(6)가 배치된다. 단계 S04 는 단계 S03 후에 수행된다.
단계 S04 :
전원 배선(4) 및 접지 배선(5)이 배치된다. 전력이 전원 배선(40 및 접지 배선(5)에 의해 반도체 장치(10)의 각 부분들에 공급된다. 전원 배선(4) 및 접지 배선(5)은 I/O 영역(1)으로부터 반도체 장치의 내부로 연장한다. 전원 배선(4) 및 접지 배선(5)의 부분들이 하드 매크로(6)에 접속된다. 전원 배선(4) 및 접지 배선(5)을 내부 프리미티브 영역(7)내에 설치된 회로들에 각각 접속하기 위해, 전원 배선(4) 및 접지 배선(5)은 내부 프리미티브 영역(7)과 교차한다. 단계 S05 는 단계 S04 후에 수행된다.
단계 S05 :
전원선 용량 셀(34)이 전원 배선(4) 및 접지 배선(5)이 배치되는 영역들과 중첩되도록 배치된다. 전원선 용량 셀(34)은 전원 배선(4) 및 접지 배선(5)에 접속된 전원선 바이패스 커패시터(41)를 포함한다. 전원선 바이패스 커패시터(41)는 상기한 구조에서 전원 배선(4) 및 접지 배선(5)과 간섭하지 않도록 된 형성을 가진다. 따라서, 전원선 용량 셀(34)은 전원 배선(4) 및 접지 배선(5)이 배치되는 영역과 중첩하도록 배치될 수 있다. 한편, 전원선 용량 셀(34)은 단계 S05에서, 내부 프리미티브 영역(7)이 전원 배선(4) 및 접지 배선(5)과 중첩하는 영역에 배치된다. 이 경우, 전원선 용량 셀(34)은 내부 프리미티브 영역(7)이 전원 배선(4) 및 접지 배선(5)과 중첩하는 모든 부분에 배치된다. 단계 S06 은 단계 S05 후에 수행된다.
단계 S06 :
기본 셀(33)은 내부 프리미티브 영역(7)내에 배치된다. 기본 셀(33)은 내부 프리미티브 영역내에서 전원 배선(4) 및 접지 배선(5)이 서로 중첩하지 않는 부분에, 즉, 전원선 용량 셀(34)이 없는 부분에 배치된다. 기본 셀(33)은 원하는 기능을 실현하도록 배치된다. 단계 S07 은 단계 S06 후에 수행된다.
단계 S07 :
배선(8)이 배치된다. 배선(8)은 기본 셀(33), I/O 영역(1) 및 하드 매크로(6)를 필요에 따라 서로 접속시킨다. 이러한 접속은 원하는 기능을 실현할 수 있도록 해준다. 단계 S08 은 단계 S07 후에 수행된다.
단계 S08 :
내부 프리미티브 영역 용량 셀(36)이 내부 프리미티브 영역(7)내에 배치된다. 내부 프리미티브 영역 용량 셀(36)은 배선(8)과 간섭하지 않는 구조를 가진다. 내부 프리미티브 영역(7)에서, 기본 셀(33) 및 전언 선 용량 셀(34)이 없는 부분은 내부 프리미티브 영역 용량 셀(36)에 의해 점유된다. 레이아웃은 단계 S08에서 완료된다.
단계 S01 내지 단계 S08은 프로그래밍된 컴퓨터를 사용하여 수행된다.
본 발명의 제1 실시예에 의한 반도체 장치 레이아웃 방법에서, 바이패스 커패시터는 직사각형 영역인 셀내에 수용되며, 셀이 배치된다. 따라서, 이것은 자동 레이아웃을 가능케 한다. 또한, 본 발명의 제1 실시예에 의한 반도체 장치 레이아웃 방법에서, 버퍼 용량 셀(3)은 I/O 영역(1)내에 I/O 셀(2)이 없는 모든 부분에 배치된다. 따라서, I/O 영역(1)내에 배치된 바이패스 커패시터의 총 용량을 증가시킬 수 있다.
더욱이, 전원선 용량 셀(34) 및 내부 프리미티브 영역 용량 셀(35)중 임의의 것이 내부 프리미티브 영역(7)내에 기본 셀(33)이 없는 부분에 배치된다. 따라서, 내부 프리미티브 영역(7)내에 배치된 바이패스 커패시터의 총 용량이 증가된다. 또한, 전원선 용량 셀(34)이 내부 프리미티브 영역(7)이 전원 배선(4) 및 접지 배선(5)과 교차하는 부분에 배치된다. 따라서, 내부 프리미티브 영역(7)에서 기본 셀(33)이 배치되지 않는 영역을 효과적으로 사용할 수 있다. 따라서, 내부 프리미티브 영역(7)내에 배치된 바이패스 커패시터의 총 용량을 증가시킬 수 있다.
한편, 제1 실시예의 반도체 장치 레이아웃 방법에 의하면, 버퍼 용량 셀(3), 전원선 용량 셀(34), 및 내부 프리미티브 영역 용량 셀(35)중 하나 이상이 제거되도록 설계될 수 있다. 또한, 단계 S01 내지 단계 S09의 순서는 본 발명의 목적이손상도지 않는 범위에서 변화될 수 있다.
본 발명의 반도체 장치는 공간을 효과적으로 사용할 수 있는 바이패스 커패시터를 가진다. 또한, 본 발명의 반도체 장치는 자동 설계가 용이한 구조를 가진다. 본 발명의 반도체 장치 제조 방법은 바이패스 커패시터를 가지는 반도체 장치를 용이하게 레이아웃 할 수 있다.

Claims (36)

  1. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판에 형성되는 제1 배선;
    상기 반도체 기판에 형성되는 제2 배선; 및
    상기 제1 배선을 상기 제2 배선에 접속시키는 바이패스 커패시터를 포함하는 용량 셀
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 용량 셀은 상기 제1 및 제2 배선들과 중첩되도록 형성되는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판에 형성되며 소정의 기능을 수행하는 기능 영역;
    상기 반도체 기판에 형성되는 제1 배선; 및
    상기 반도체 기판에 형성되는 제2 배선
    을 포함하며,
    상기 기능 영역은 회로를 가지는 회로 셀 및 용량 셀을 포함하며,
    상기 용량 셀은 상기 제1 배선을 상기 제2 배선에 접속시키는 바이패스 커패시터를 포함하며, 상기 용량 셀은 상기 회로 셀이 존재하지 않는 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 용량 셀은 상기 기능 영역의 상기 회로 셀 이외의 전체 부분을 점유하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 용량 셀은 상기 기능 영역이 상기 제1 및 제2 배선과 중첩하는 부분에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 용량 셀은, 상기 회로 셀의 형상에 기초하여, 서로 다른 형상을 가지는 다수의 용량 셀들 중에서 선택된 것을 특징으로 하는 반도체 장치.
  7. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서, 상기 바이패스 커패시터는 상기 제1 배선에 전기적으로 접속된 제1 전극부를 포함하며, 상기 제1 전극부는 상기 제2 배선에 대향하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1 전극부는 상기 제1 배선에 접속된 2개의 전극을 포함하며, 상기 2개의 전극들 중 하나의 전극은 제2 배선의 표면들 중 상기 반도체기판 측의 표면에 대향하며, 상기 전극들 중 다른 전극은 상기 제2 배선의 상기 표면들 중 상기 반도체 기판의 타측의 표면에 대향하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 바이패스 커패시터는 상기 제2 배선에 전기적으로 접속된 제2 전극을 더 포함하며, 상기 제2 전극은 상기 제1 전극에 대향하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 바이패스 커패시터는 상기 제1 배선에 접속된 제3 전극을 포함하며, 상기 제3 전극은 상기 제2 전극에 대향하는 것을 특징으로 하는 반도체 장치.
  11. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 기능 영역은 I/O 영역이며, 상기 회로 셀은 상기 반도체 장치 외부로부터의 신호를 입력하고 상기 외부로 다른 신호를 출력하는 I/O 셀인 것을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서, 상기 제1 전극부의 상기 제2 배선에 대향하는 부분은 상기 제2 배선의 연장 방향과 동일한 방향으로 연장하는 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서, 상기 바이패스 커패시터는 상기 제2 배선에 접속된 제4 전극을 더 포함하며, 상기 제4 전극은 상기 제1 배선에 대향하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제4 전극의 상기 제1 배선에 대향하는 부분은 상기 제1 배선의 연장 방향과 동일한 방향으로 연장하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 바이패스 커패시터는
    상기 제1 전극부를 상기 제1 배선에 접속시키는 제1 접속부; 및
    상기 제4 전극을 상기 제2 배선에 접속시키는 제2 접속부를 더 포함하며,
    상기 제1 접속부는 상기 제1 배선으로부터 상기 반도체 기판의 깊이 방향으로 연장하며,
    상기 제2 접속부는 상기 제2 배선으로부터 상기 반도체 기판의 상기 깊이 방향으로 연장하며,
    상기 제1 및 제2 접속부들 사이로 제3 배선이 통과하는 것을 특징으로 하는 반도체 장치.
  16. 제3항에 있어서,
    제1 도전성 타입의 제1 반도체 영역이 상기 반도체 기판의 표면 부분의 상기기능 영역에 포함되는 부분에 형성되며,
    상기 바이패스 커패시터는 상기 제1 배선에 접속된 제5 전극을 더 포함하며,
    상기 제1 반도체 영역은 상기 제5 전극에 대향하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 제2 도전성 타입의 제2 반도체 영역은 상기 반도체 기판의 상기 표면 부분의 상기 기능 영역에 포함되는 상기 부분내에 형성되며, 상기 제2 도전성 타입은 상기 제1 도전성 타입과 다르며,
    상기 바이패스 커패시터는 상기 제2 배선에 접속된 제6 전극을 더 포함되며,
    상기 제2 반도체 영역은 상기 제6 전극에 대향하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 제1 및 제2 배선들은 상기 표면 부분에 평행한 제1 방향으로 연장하며,
    평행한 상기 제1 및 제2 반도체 영역은 상기 제1 및 제2 배선 사이에 형성되며,
    상기 제5 전극은 상기 제1 방향에 수직이고 상기 표면 부분에 평행인 제2 방향으로 상기 제1 배선으로부터 연장하여 상기 제2 반도체 영역과 교차하며, 상기 제5 전극의 상기 제1 반도체 영역에 대향하는 부분은 상기 제1 방향으로 연장하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 제6 전극은 상기 제1 방향에 수직이고 상기 표면 부분에 평행인 방향으로 상기 제2 배선으로부터 연장하여 상기 제1 반도체 영역과 교차하며, 상기 제6 전극의 상기 제2 반도체 영역에 대향하는 부분은 상기 제1 방향으로 연장하는 것을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서, 상기 기능 영역은 내부 프리미티브(primitive) 영역이며, 상기 회로 셀은 소정의 회로가 형성된 영역을 나타내는 기본 셀인 것을 특징으로 하는 반도체 장치.
  21. 반도체 장치 레이아웃 방법에 있어서,
    ⒜ 반도체 기판상에 제1 및 제2 배선을 배치하는 단계; 및
    ⒝ 용량 셀을 형성하는 단계를 포함하며,
    상기 용량 셀은 상기 제1 배선을 상기 제2 배선에 접속시키는 바이패스 커패시터를 포함하는 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  22. 제21항에 있어서, 상기 용량 셀은 상기 제1 및 제2 배선들과 중첩되도록 형성되는 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  23. 반도체 장치 레이아웃 방법에 있어서,
    ⒜ 반도체 기판에 형성된 기능 영역내에, 회로가 형성되는 영역을 나타내는 셀인 회로 셀을 배치하는 단계;
    ⒝ 상기 반도체 기판상에 제1 및 제2 배선을 배치하는 단계; 및
    ⒞ 상기 기능 영역 중 상기 회로 셀이 존재하지 않는 영역에 용량 셀을 배치하는 단계를 포함하며,
    상기 용량 셀은 바이패스 커패시터가 형성되는 영역을 나타내는 셀이고, 상기 바이패스 커패시터는 전원 배선 및 접지 배선에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  24. 제23항에 있어서, 상기 ⒞ 단계는 상기 제1 및 제2 배선과 중첩되도록 상기 용량 셀을 배치하는 것을 포함하는 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  25. 제23항에 있어서, 상기 ⒞ 단계는 상기 회로 셀이 존재하지 않는 전체 영역내에 상기 용량 셀을 배치하는 것을 포함하는 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  26. 제23항에 있어서, 상기 용량 셀은, 상기 회로 셀의 형상에 기초하여, 서로 다른 형상을 가지는 다수의 용량 셀들 중에서 선택되는 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  27. 제23항에 있어서, 상기 기능 영역은 I/O 영역이며, 상기 회로는 I/O 버퍼인 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  28. 제23항 내지 제27항에 있어서, 상기 기능 영역은 내부 프리미티브 영역이며, 상기 회로 셀은 소정의 회로가 형성되는 영역을 나타내는 기본 셀인 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  29. 반도체 장치 레이아웃 방법에 있어서,
    ⒟ I/O 영역내에 I/O 셀을 배치하는 단계;
    ⒠ 상기 I/O 영역 중 상기 I/O 셀이 존재하지 않는 부분에, 제1 바이패스 용량이 형성되는 영역을 나타내는 셀인 제1 용량 셀을 배치하는 단계;
    ⒡ 전원 배선 및 접지 배선-상기 전원 배선과 상기 접지 배선은 상기 제1 바이패스 용량에 전기적으로 접속됨-을 형성하는 단계;
    ⒢ 내부 프리미티브 영역이 상기 전원 배선 및 상기 접지 배선과 중첩되는 영역에, 제2 바이패스 용량이 형성되는 영역을 나타내는 셀인 제2 용량 셀을 배치하는 단계;
    ⒣상기 내부 프리미티브 영역내에, 소정의 회로가 형성되는 영역을 나타내는 셀인 기본 셀을 배치하는 단계; 및
    ⒤ 상기 내부 프리미티브 영역 중 상기 기본 셀 및 상기 제2 용량 셀이 존재하지 않는 영역에, 제3 바이패스 용량이 형성되는 영역을 나타내는 셀인 제3 용량 셀을 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 레이아웃 방법.
  30. 과정에 대한 프로그램을 기록하기 위한 컴퓨터 판독 가능 기록 매체에 있어서, 상기 과정이
    ⒜ 반도체 기판상에 제1 및 제2 배선을 배치하는 단계; 및
    ⒝ 용량 셀을 형성하는 단계를 포함하며,
    상기 용량 셀은 상기 제1 배선을 상기 제2 배선에 접속시키는 바이패스 커패시터를 포함하는 것을 특징으로 하는 기록 매체.
  31. 제30항에 있어서, 상기 용량 셀은 상기 제1 및 제2 배선과 중첩되도록 형성되는 것을 특징으로 하는 기록 매체.
  32. 과정에 대한 프로그램을 기록하기 위한 컴퓨터 판독 가능 기록 매체에 있어서, 상기 과정이
    ⒜ 반도체 기판에 형성된 기능 영역내에, 회로가 형성되는 영역을 나타내는 셀인 회로 셀을 배치하는 단계;
    ⒝ 상기 반도체 기판상에 제1 및 제2 배선을 배치하는 단계; 및
    ⒞ 상기 기능 영역 중 상기 회로 셀이 존재하지 않는 영역에 용량 셀을 배치하는 단계를 포함하며,
    상기 용량 셀은 바이패스 커패시터가 형성되는 영역을 나타내는 셀이고, 상기 바이패스 커패시터는 전원 배선 및 접지 배선에 전기적으로 접속되는 것을 특징으로 하는 기록 매체.
  33. 제32항에 있어서, 상기 ⒞ 단계는 상기 제1 및 제2 배선과 중첩되도록 상기 용량 셀을 배치하는 것을 포함하는 것을 특징으로 하는 기록 매체.
  34. 제32항에 있어서, 상기 ⒞ 단계는 상기 회로 셀이 존재하지 않는 전체 영역내에 상기 용량 셀을 배치하는 것을 포함하는 것을 특징으로 하는 기록 매체.
  35. 제32항에 있어서, 상기 용량 셀은, 상기 회로 셀의 형상에 기초하여, 서로 다른 형상을 가지는 다수의 용량 셀로부터 선택되는 것을 특징으로 하는 기록 매체.
  36. 과정에 대한 프로그램을 기록하기 위한 컴퓨터 판독 가능 기록 매체에 있어서, 상기 과정이
    ⒟ I/O 영역내에 I/O 셀을 배치하는 단계;
    ⒠ 상기 I/O 영역 중 상기 I/O 셀이 존재하지 않는 부분에, 제1 바이패스 용량이 형성되는 영역을 나타내는 셀인 제1 용량 셀을 배치하는 단계;
    ⒡ 전원 배선 및 접지 배선-상기 전원 배선과 상기 접지 배선은 상기 제1 바이패스 용량에 전기적으로 접속됨-을 형성하는 단계;
    ⒢ 내부 프리미티브 영역이 상기 전원 배선 및 상기 접지 배선과 중첩되는 영역에, 제2 바이패스 용량이 형성되는 영역을 나타내는 셀인 제2 용량 셀을 배치하는 단계;
    ⒣상기 내부 프리미티브 영역내에, 소정의 회로가 형성되는 영역을 나타내는 셀인 기본 셀을 배치하는 단계; 및
    ⒤ 상기 내부 프리미티브 영역 중 상기 기본 셀 및 상기 제2 용량 셀이 존재하지 않는 영역내에, 제3 바이패스 용량이 형성되는 영역을 나타내는 셀인 제3 용량 셀을 배치하는 단계를 포함하는 것을 특징으로 하는 기록 매체.
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