KR102061697B1 - 랩핑층을 가진 반도체 소자를 제조하는 방법 - Google Patents

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Abstract

제1 영역들 및 제2 영역들을 가진 기판을 준비하고, 상기 기판의 상기 제1 영역들 상에 제1 금속 배선들을 형성하고, 상기 기판의 상기 제2 영역들 상에 제2 금속 배선들을 형성하고, 상기 제1 금속 배선들 및 상기 제2 금속 배선들을 덮는 층간 절연층을 형성하고, 상기 제1 금속 배선들 상에 패드 패턴들을 형성하고, 상기 층간 절연층 상에 상기 패드 패턴들을 덮는 패시베이션 층을 형성하고, 및 상기 패시베이션 층 상에 랩핑층을 형성하는 것을 포함하고, 상기 랩핑층은 상기 패드 패턴들과 수직으로 정렬되는 제1 오픈부들, 및 상기 제2 영역들 상에 배치되고 상기 제1 오픈부들을 수평 공간적으로 연결하는 제2 오픈부들을 포함하는 반도체 소자 제조 방법이 설명된다.

Description

랩핑층을 가진 반도체 소자를 제조하는 방법{Methods of fabricating semiconductor devices having a wrapping layer}
본 발명은 랩핑층을 가진 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 생산성을 높이기 위하여 스크라이브 레인을 점차 좁게하는 연구 및 시도가 제안되었다. 스크라이브 레인이 좁아지면 레이저 드릴링 같은 정교한 분리 공정이 요구된다.
본 발명이 해결하고자 하는 과제는 랩핑층을 가진 웨이퍼 및 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 랩핑층의 오프닝들이 수평 공간적으로 연결된 웨이퍼 및 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 랩핑층의 오프닝들과 구리 배선이 수직으로 정렬되지 않는 웨이퍼 및 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 랩핑층을 가진 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 랩핑층의 오프닝들이 수평 공간적으로 연결된 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 랩핑층의 오프닝들과 구리 배선이 수직으로 정렬되지 않는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 영역들 및 제2 영역들을 가진 기판을 준비하고, 상기 기판의 상기 제1 영역들 상에 제1 금속 배선들을 형성하고, 상기 기판의 상기 제2 영역들 상에 제2 금속 배선들을 형성하고, 상기 제1 금속 배선들 및 상기 제2 금속 배선들을 덮는 층간 절연층을 형성하고, 상기 제1 금속 배선들 상에 패드 패턴들을 형성하고, 상기 층간 절연층 상에 상기 패드 패턴들을 덮는 패시베이션 층을 형성하고, 및 상기 패시베이션 층 상에 랩핑층을 형성하는 것을 포함할 수 있다. 상기 랩핑층은 상기 패드 패턴들과 수직으로 정렬되는 제1 오픈부들, 및 상기 제2 영역들 상에 배치되고 상기 제1 오픈부들을 수평 공간적으로 연결하는 제2 오픈부들을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 다수의 반도체 칩 영역들 및 상기 다수의 반도체 칩 영역들 사이의 스크라이브 레인들을 포함하는 웨이퍼를 준비하고, 상기 웨이퍼의 상기 스크라이브 레인 상에 패드 패턴들 및 회로 패턴들을 형성하고, 상기 패드 패턴들 및 상기 회로 패턴들을 덮는 패시베이션 층을 형성하고, 상기 패시베이션 층 상에 랩핑층을 형성하되, 상기 랩핑층은 상기 패시베이션 층을 노출시키는 제1 오픈부들, 및 상기 패시베이션 층을 노출시키고 및 상기 제1 오픈부들을 수평 공간적으로 연결하는 제2 오픈부들을 갖고, 상기 제1 오픈부들에 의해 노출된 상기 패시베이션 층을 제거하여 상기 패드 패턴을 노출시키고, 및 상기 스크라이브 레인을 따라 쏘잉 또는 레이저 드릴링 공정을 수행하여 상기 반도체 칩 영역들을 분리하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들 및 반도체 소자들은 테스트 공정 시, 구리 배선이 공기 중에 노출되지 않는다. 구리 배선이 공기 중에 노출된 경우, 구리가 테스트 공정이 수행되기 전에 쉽게 산화되거나 변질될 수 있다. 따라서, 구리 배선이 전도체적인 특성을 잃게 되므로 테스트 공정이 적절하게 수행될 수 없다. 본 발명의 다양한 실시예들에 의한 웨이퍼들 및 반도체 소자들은 구리 배선이 공기 중에 노출되지 않으므로 테스트 공정이 적절하게 수행될 수 있다.
본 발명의 다양한 실시예들에 의한 웨이퍼들 및 반도체 소자들은 수평 공간적으로 서로 연결된 윈도우형 오픈부들 및 브리지형 오픈부들을 포함할 수 있다. 본 발명의 다양한 실시예들에 의한 웨이퍼들 및 반도체 소자들은 수평 공간적으로 서로 분리된 랩핑층으로 덮인 반도체 칩 영역들을 가질 수 있다. 본 발명의 다양한 실시예들에 의한 웨이퍼들 및 반도체 소자들은 섬 모양의 랩핑 패턴들에 덮인 회로 패턴들을 가질 수 있다. 따라서, 쏘잉, 레이저 드릴링 또는 분리 공정에 의하여 반도체 칩 영역들이 분리될 때, 반도체 칩 영역들 상의 랩핑층이 손상되지 않고 반도체 칩 영역들 상에 온전히 잔존할 수 있다. 그러므로, 반도체 칩 영역들은 외부와 안정적으로 절연될 수 있고, 및 외부로부터 물리적, 화학적, 및 전기적으로 보호될 수 있다.
본 발명의 실시예들에 의한 반도체 소자를 제조하는 방법들은 랩핑층의 윈도우형 오픈부 및 브리지형 오픈부가 패드 금속 배선 및 회로 금속 배선을 노출시키지 않으므로 반도체 소자를 제조하는 공정 중, 테스트 공정이 적절하게 수행될 수 있다.
기타, 언급되지 않은 본 발명의 효과들은 본문 내에서 언급될 것이다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼를 개략적으로 도시한 상면도이고, 및 도 1b는 도 1a에 도시된 웨이퍼의 A 영역의 확대 레이아웃이다.
도 2a는 도 1b에 도시된 웨이퍼의 A 영역의 랩핑층의 레이아웃이고, 도 2b는 도 1b와 2a를 중첩한 레이아웃이고, 및 도 2c는 A 영역의 상면도이다.
도 3a는 도 1b에 도시된 웨이퍼의 A 영역의 랩핑층의 레이아웃이고, 도 3b는 도 1b와 3a를 중첩한 레이아웃이고, 및 도 3c는 A 영역의 상면도이다.
도 4a는 도 1b에 도시된 웨이퍼의 A 영역의 랩핑층의 레이아웃이고, 도 4b는 도 1b와 4a를 중첩한 레이아웃이고, 및 도 4c는 A 영역의 상면도이다.
도 5a는 도 1a에 도시된 웨이퍼의 A 영역의 레이아웃이고, 도 5b는 도 5a에 도시된 웨이퍼의 A 영역의 랩핑층의 레이아웃이고, 도 5c는 도 5a와 5b를 중첩한 레이아웃이고, 및 도 5d는 A 영역의 상면도이다.
도 6a 내지 6h 및 도 7a 내지 7e는 본 발명의 실시예들에 의한 반도체 칩을 제조하는 방법을 설명하는 도면들이다.
도 8a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들로부터 분리된 반도체 칩들 중 적어도 하나를 포함하는 메모리 모듈을 개념적으로 도시한 도면이다.
도 8b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들로부터 분리된 반도체 칩들 중 적어도 하나를 포함하는 메모리 카드를 개념적으로 도시한 도면이다.
도 8c 및 8d는 본 발명의 기술적 사상의 다양한 실시예에 의한 웨이퍼들로부터 분리된 반도체 칩들 중 적어도 하나를 포함하는 전자 시스템들을 개략적으로 도시한 블록도들이다.
도 8e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들로부터 분리된 반도체 칩들 중 적어도 하나를 포함하는 모바일 무선 디바이스를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)를 개략적으로 도시한 상면도(top view)이다. 도 1a를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)는 다수의 반도체 칩 영역들(11) 및 스크라이브 레인(12)을 포함할 수 있다. 예를 들어, 도 1a는 쏘잉 공정, 레이저 드릴링 공정 같은 분리 공정이 수행되기 전의 웨이퍼(10)를 개념적으로 보인다. 반도체 칩 영역들(11)은 공정적으로 완성된 반도체 소자들을 포함할 수 있다. 예시적으로, 반도체 칩 영역들(11)이 사각형으로 도시되었다. 스크라이브 레인(12)은 반도체 칩 영역들(11)의 사이에 배치될 수 있다. 반도체 칩 영역들(11)은 스크라이브 레인(12)에 의하여 서로 이격 및 분리될 수 있다. 스크라이브 레인(12)은 분리 공정이 수행되는 공간을 의미한다.
도 1b는 도 1a에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 확대 레이아웃이다. 도 1b를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)는 반도체 칩 영역들(11) 사이의 스크라이브 레인(12)을 포함하고, 스크라이브 레인(12)은 패드 패턴들(15) 및 회로 패턴들(16)을 포함할 수 있다. 반도체 칩 영역들(11)과 스크라이브 레인(12)의 경계가 점선으로 표시되었다. 패드 패턴들(15)과 회로 패턴들(16)은 스크라이브 레인(12) 내에 번갈아 교대로 배치될 수 있다.
패드 패턴들(15)은 사각형 모양의 금속 판(plate)을 포함할 수 있다. 패드 패턴들(15)의 하부에도 회로 패턴들(16)이 형성될 수 있으나, 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 도면에는 생략되었다.
회로 패턴들(16)은 반도체 소자를 제조하는 공정을 모니터링하거나, 공정적 및/또는 전기적 특성을 테스트하기 위한 다양한 패턴들 또는 정렬 키 패턴들을 포함할 수 있다. 회로 패턴들(16)은 구리 배선을 포함할 수 있다. 예를 들어, 회로 패턴들(16)은 구리 배선이 형성된 영역을 의미할 수 있다.
패드 패턴들(15)은 회로 패턴들(16)의 구리 배선이 배치된 영역들의 폭보다 넓은 폭을 점유할 수 있다.
도 2a는 도 1b에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 랩핑층(80)의 레이아웃이다. 도 2a를 참조하면, 본 발명의 일 실시예에 의한 랩핑층(80)은 윈도우형(window shape) 오픈부들(81) 및 브리지형(bridge shape) 오픈부들(82)을 포함할 수 있다. 랩핑층(80)은 감광성 폴리이미드(photo-sensitive polyimide)를 포함할 수 있다.
윈도우형 오픈부들(81)은 패드 패턴들(15)과 유사한 모양을 가질 수 있다. 예를 들어, 윈도우형 오픈부들(81)은 사각형 모양을 가질 수 있다.
브리지형 오픈부들(82)은 평행하는 파선(wavy line) 모양 또는 다수의 바(bar) 모양을 가질 수 있다. 각 브리지형 오픈부(82)는 가까운 두 개의 윈도우형 오픈부들(81)의 한 코너들을 각각 연결할 수 있다.
윈도우형 오픈부(81)의 한 코너와 브리지형 오픈부(82)의 단부 또는 한 코너가 부분적으로 중첩할 수 있다. 윈도우형 오픈부들(81)은 브리지형 오픈부들(82)에 의해 수평 공간적으로 연결된 모양을 가질 수 있다.
랩핑층(80)은 두 개의 윈도우형 오픈부들(81)과 두 개의 브리지형 오픈부들(82)에 의해 정의된 섬(island) 형태의 랩핑 패턴(80p)을 포함할 수 있다. 두 반도체 칩 영역들(11)을 덮는 랩핑층들(80)은 서로 수평 공간적으로 분리되어 있다.
도 2b는 도 1b와 2a를 중첩한 레이아웃이다. 도 2b를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)의 스크라이브 레인(12) 내의 패드 패턴들(15)은 윈도우형 오픈부들(81)과 중첩될 수 있다. 윈도우형 오픈부들(81)은 패드 패턴들(15)의 안쪽(inner) 영역 또는 중앙 영역과 중첩될 수 있다. 패드 패턴들(15)의 코너들과 브리지형 오픈부들(82)의 끝부분들이 중첩될 수 있다. 회로 패턴들(16)은 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)과 모두 중첩되지 않을 수 있다. 회로 패턴들(16)은 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)에 의해 둘러싸일 수 있다. 예를 들어, 회로 패턴들(16)은 랩핑 패턴들(80p)과 중첩할 수 있다.
도 2c는 도 1b에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 상면도(top view)이다. 도 2c를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)의 상부 표면은 랩핑층(80)으로 덮이되, 윈도우형 오픈부들(81)에 의해 패드 패턴들(15)의 상면들의 중앙 영역들이 노출될 수 있고, 브리지형 오픈부들(82)에 의해 패드 패턴들(15)의 코너들의 일부가 노출될 수 있다. 패드 패턴들(15)의 외곽 변들은 윈도우형 오픈부들(81)에 의해 노출되지 않고 랩핑층(80)에 의해 덮일 수 있다.
도 3a는 도 1b에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 랩핑층(80)의 레이아웃이다. 도 3a를 참조하면, 본 발명의 일 실시예에 의한 랩핑층(80)은 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)을 포함하고, 브리지형 오픈부들(82)은 윈도우형 오픈부들(81)의 두 측변들(side edges)과 각각 접(abut)하는 두 개의 평행하는 직선 모양 또는 레일 모양(rail shape)을 가질 수 있다. 따라서, 윈도우형 오픈부들(81)은 평행하는 직선 모양 또는 레일 모양의 브리지형 오픈부들(82)에 의해 연결된 모양을 가질 수 있다. 랩핑층(80)은 두 개의 윈도우형 오픈부들(81)과 두 개의 브리지형 오픈부들(82)에 의해 정의된 섬 형태의 랩핑 패턴(80p)을 포함할 수 있다.
도 3b는 도 1b와 3a를 중첩한 레이아웃이다. 도 3b를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)의 스크라이브 레인(12) 내의 패드 패턴들(15)은 윈도우형 오픈부들(81)과 중첩될 수 있다. 윈도우형 오픈부들(81)은 패드 패턴들(15)의 안쪽(inner) 영역 또는 중앙 영역과 중첩될 수 있다. 패드 패턴들(15)의 코너들 및/또는 두 개의 변들과 브리지형 오픈부들(82)이 부분적으로 중첩될 수 있다.
도 3c는 도 1b에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 상면도(top view)이다. 도 3c를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)의 상부 표면은 랩핑층(80)으로 덮이되, 윈도우형 오픈부들(81)에 의해 패드 패턴들(15)의 상면이 노출될 수 있고, 브리지형 오픈부들(82)에 의해 패드 패턴들(15)의 코너들의 일부 및/또는 두 변들과 가까운 표면의 일부가 노출될 수 있다.
도 4a는 도 1b에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 랩핑층(80)의 레이아웃이다. 도 4a를 참조하면, 본 발명의 일 실시예에 의한 랩핑층(80)은 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)을 포함하고, 브리지형 오픈부들(82)은 그 끝단부들이 윈도우형 오픈부들(81)의 마주보는 측변들과 접하는 평행하는 파선(wavy line) 모양 또는 다수의 바(bar) 모양을 가질 수 있다. 따라서, 윈도우형 오픈부들(81)은 바 모양의 브리지형 오픈부들(82)에 의해 수평 공간적으로 연결된 모양을 가질 수 있다. 랩핑층(80)은 두 개의 윈도우형 오픈부들(81)과 두 개의 브리지형 오픈부들(82)에 의해 정의된 섬 형태의 랩핑 패턴(80p)을 포함할 수 있다.
도 4b는 도 1b와 4a를 중첩한 레이아웃이다. 도 4b를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)의 스크라이브 레인(12) 내의 패드 패턴들(15)은 윈도우형 오픈부들(81)과 중첩될 수 있다. 윈도우형 오픈부들(81)은 패드 패턴들(15)의 안쪽(inner) 영역 또는 중앙 영역과 중첩될 수 있다. 패드 패턴들(15)의 코너들 및/또는 두 개의 변들과 브리지형 오픈부들(82)이 부분적으로 중첩될 수 있다.
도 4c는 도 1b에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 상면도(top view)이다. 도 4c를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)의 상부 표면은 랩핑층(80)으로 덮이되, 윈도우형 오픈부들(81)에 의해 패드 패턴들(15)의 상면이 노출될 수 있고, 브리지형 오픈부들(82)에 의해 패드 패턴들(15)의 마주 보는 두 변들의 일부들이 노출될 수 있다. 회로 패턴들(16)은 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)에 의해 노출되지 않을 수 있다. 예를 들어, 회로 패턴들(16)은 랩핑 패턴(80p)으로 완전히 덮일 수 있다.
도 5a는 도 1a에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 레이아웃이다. 도 5a를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)는 반도체 칩 영역들(11) 사이의 스크라이브 레인(12)을 포함하고, 스크라이브 레인(12)은 패드 패턴들(15) 및 회로 패턴들(16)을 포함할 수 있다. 적어도 두 개의 회로 패턴들(16)이 인접하는 두 개의 패드 패턴들(15) 사이에 배치될 수 있다. 회로 패턴들(16)은 각각 반도체 칩 영역(11)과 인접하도록 서로 이격될 수 있다.
도 5b는 도 5a에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 랩핑층(80)의 레이아웃이다. 도 5b를 참조하면, 본 발명의 일 실시예에 의한 랩핑층(80)은 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)을 포함하고, 브리지형 오픈부들(82)은 스크라이브 레인(12)을 분리하도록 윈도우형 오픈부들(81)의 마주보는 측변들과 접하는 바 모양 또는 파선(wavy line) 모양을 가질 수 있다. 따라서, 윈도우형 오픈부들(81)은 브리지형 오픈부들(82)에 의해 수평 공간적으로 연결된 모양을 가질 수 있다. 두 반도체 칩 영역들(11)을 덮는 랩핑층들(80)은 서로 분리된다.
도 5c는 도 5a와 5b를 중첩한 레이아웃이다. 도 5c를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)의 스크라이브 레인(12) 내의 패드 패턴들(15)은 윈도우형 오픈부들(81)과 중첩될 수 있다. 윈도우형 오픈부들(81)은 패드 패턴들(15)의 안쪽(inner) 영역 또는 중앙 영역과 중첩될 수 있다. 패드 패턴들(15)의 두 개의 변들의 일부들이 브리지형 오픈부들(82)과 중첩될 수 있다. 회로 패턴들(16)은 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)과 모두 중첩되지 않을 수 있다. 회로 패턴들(16)은 반도체 칩 영역들(11)을 덮는 랩핑층(80)의 연장부들과 중첩할 수 있다.
도 5d는 도 5a에 도시된 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼(10)의 A 영역의 상면도(top view)이다. 도 5d를 참조하면, 본 발명의 일 실시예에 의한 웨이퍼(10)의 상부 표면은 랩핑층(80)으로 덮이되, 윈도우형 오픈부들(81)에 의해 패드 패턴들(15)의 상면이 노출될 수 있고, 브리지형 오픈부들(82)에 의해 패드 패턴들(15)의 마주 보는 두 변들의 일부들이 노출될 수 있다. 회로 패턴들(16)은 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)에 의해 노출되지 않을 수 있다.
도 1a 내지 5d를 참조하여 설명된 본 발명의 다양한 실시예들은 서로 조합될 수 있다. 예를 들어, 회로 패턴들(15)의 점유 면적 및 배열 위치 등에 따라 랩핑층(80)은 도 2a, 3a, 4a, 및 5a를 참조하여 설명된 레이아웃들의 다양한 조합을 포함할 수 있다.
이 상태의 웨이퍼들(10)을 이용하여 테스트 공정이 수행될 수 있다. 예를 들어, 구리 배선이 공기 중에 노출되지 않은 상태에서 테스트 공정이 수행될 수 있다. 구리 배선이 공기 중에 노출된 경우, 구리가 테스트 공정이 수행되기 전에 쉽게 산화되거나 변질될 수 있다. 따라서, 구리 배선이 전도체적인 특성을 잃게 되므로 테스트 공정이 적절하게 수행될 수 없다. 본 발명의 다양한 실시예들에 의한 웨이퍼들(10)은 구리 배선이 공기 중에 노출되지 않으므로 테스트 공정이 적절하게 수행될 수 있다.
본 발명의 다양한 실시예들에 의한 웨이퍼들(10)은 수평 공간적으로 서로 연결된 윈도우형 오픈부들(81) 및 브리지형 오픈부들(82)을 포함할 수 있다. 본 발명의 다양한 실시예들에 의한 웨이퍼(10)는 수평 공간적으로 서로 분리된 랩핑층(80)으로 덮인 반도체 칩 영역들(11)을 가질 수 있다. 부가하여, 본 발명의 다양한 실시예들에 의한 웨이퍼(10)는 섬 모양의 랩핑 패턴들(80p)에 덮인 회로 패턴들(16)을 가질 수 있다. 따라서, 쏘잉, 레이저 드릴링 또는 분리 공정에 의하여 반도체 칩 영역들(11)이 분리될 때, 반도체 칩 영역들(11) 상의 랩핑층(80)이 손상되지 않고 반도체 칩 영역들(11) 상에 온전히 잔존할 수 있다. 그러므로, 반도체 칩 영역들(11)은 외부와 안정적으로 절연될 수 있고, 및 외부로부터 물리적, 화학적, 및 전기적으로 보호될 수 있다.
도 6a 내지 6h는 본 발명의 일 실시예에 의한 반도체 칩을 제조하는 방법을 설명하는 도면들이다. 예시적으로, 도 2c의 I-I' 및 II-II'의 종단면들이 개념적으로 도시되었다. 도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩을 제조하는 방법은, 패드 패턴 영역(PA) 및 회로 패턴 영역(CA)을 갖는 기판(21)상에 트랜지스터(26) 및 하부 층간 절연층(30)을 형성하는 것을 포함할 수 있다. 기판(21)은 웨이퍼를 포함할 수 있다. 트랜지스터(26)는 MOSFET을 포함할 수 있다. 도면에는 트랜지스터(26)의 게이트 전극만이 개념적으로 도시되었다. 하부 층간 절연층(30)은 실리콘 산화물을 포함할 수 있다.
도 6b를 참조하면, 상기 방법은 하부 층간 절연층(30) 상에 패드 금속 배선(41) 및 회로 금속 배선(42)을 형성하고, 및 패드 금속 배선(41) 및 회로 금속 배선(42)을 덮는 상부 층간 절연층(50)을 형성하는 것을 포함할 수 있다. 패드 금속 배선(41) 및 회로 금속 배선(42)은 구리를 포함할 수 있다. 상부 층간 절연층(50)은 실리콘 산화물을 포함할 수 있다.
도 6c를 참조하면, 상기 방법은 상부 층간 절연층(50)을 관통하여 패드 금속 배선(41)과 전기적으로 연결되는 비아 플러그(45)를 형성하는 것을 포함할 수 있다. 비아 플러그(45)는 패드 패턴 영역(PA) 상/내에 형성될 수 있다. 비아 플러그(45)는 구리(Cu), 알루미늄(Al) 또는 텅스텐(W) 같은 금속을 포함할 수 있다.
도 6d를 참조하면, 상기 방법은 상부 층간 절연층(50) 상에 비아 플러그(45)와 연결되는 패드 패턴(15) 및 패시베이션 층(70)을 형성하는 것을 포함할 수 있다. 패드 패턴(15)은 패드 패턴 영역(PA) 상/내에 형성될 수 있다. 패드 패턴(15)은 하부 배리어 층(61), 코어층(62), 및 상부 배리어 층(63)을 포함할 수 있다. 하부 배리어 층(61) 및 상부 배리어 층(63)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 또는 기타 배리어용 금속을 포함할 수 있다. 코어층(62)은 알루미늄(Al), 텅스텐(W), 니켈(Ni), 구리(Cu) 또는 기타 금속을 포함할 수 있다. 패시베이션 층(70)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드를 포함할 수 있다.
도 6e를 참조하면, 상기 방법은 패시베이션 층(70) 상에 윈도우형 오픈부(81) 및 브리지형 오픈부들(82)을 가진 랩핑층(80)을 형성하는 것을 포함할 수 있다. 윈도우형 오픈부(81)는 패드 패턴 영역(PA) 내에 형성될 수 있고, 및 브리지형 오픈부들(82)은 회로 패턴 영역(CA) 내에 형성될 수 있다. 윈도우형 오픈부(81) 및 브리지형 오픈부들(82)은 패시베이션 층(70)을 노출시킬 수 있다. 랩핑층(80)은 두 개의 브리지형 오픈부들(82) 사이의 랩핑 패턴(80p)을 포함할 수 있다. 랩핑 패턴(80p)은 회로 패턴 영역(CA)의 회로 금속 배선(42)과 수직으로 중첩될 수 있다.
도 6f를 참조하면, 상기 방법은 윈도우형 오픈부(81) 및 브리지형 오픈부들(82)에 의해 노출된 패시베이션 층(70)을 제거하는 것을 포함할 수 있다. 패드 패턴 영역(PA)에서는 윈도우형 오픈부(81)에 의해 노출된 패시베이션 층(70)이 제거되어 패드 패턴(15)이 노출될 수 있다. 예를 들어, 패드 패턴(15)의 상부 배리어 층(63)이 부분적으로 제거되어 코어층(62)이 노출될 수 있다. 회로 패턴 영역(CA)에서는 브리지형 오픈부들(82)에 의해 노출된 패시베이션 층(70), 상부 층간 절연층(50), 및 하부 층간 절연층(30)이 제거될 수 있다. 상부 층간 절연층(50) 및 하부 층간 절연층(30)은 부분적 또는 충분히 제거될 수 있다. 예를 들어, 기판(21)이 노출될 수도 있다. 윈도우형 오픈부(81)의 수직 아래에는 패드 금속 배선(41)이 존재할 수 있다. 브리지형 오픈부(82)의 수직 아래에는 회로 금속 배선(42)이 존재하지 않을 수 있다. 이 상태에서 테스트 공정이 수행될 수 있다. 예를 들어, 패드 패턴(15)을 통하여 전기적 신호를 입/출력함으로써 제조된 반도체 소자의 전기적 성능을 테스트하는 공정이 수행될 수 있다. 구리 배선을 포함하는 패드 금속 배선(41) 및/또는 회로 금속 배선(42)은 공기 중에 노출되지 않는다. 따라서, 구리 배선이 산화되거나 변질되어 테스트 공정에 부(-)적인 영향을 주는 것이 방지 된다.
도 6g를 참조하면, 상기 방법은 쏘잉 공정 또는 레이저 드릴링 공정 등을 이용하여 기판(21)을 분리하는 것을 포함할 수 있다. 테스트 공정이 완료된 후, 스크라이브 레인(12)에 배치된 구리 배선들은 더 이상 이용되지 않으므로 공기 중에 노출되어도 상관없다.
도 6h는 상기 방법에 의해 분리된 단위 반도체 칩들(C)을 보인다. 단위 반도체 칩들(C)의 외곽에는 스크라이브 레인(12)이 존재할 수 있다.
도 7a 내지 7e는 본 발명의 일 실시예에 의한 반도체 칩을 제조하는 방법을 설명하는 도면들이다. 예시적으로, 도 5d의 III-III' 및 IV-IV'의 종단면들이 개념적으로 도시되었다. 도 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩을 제조하는 방법은, 패드 패턴 영역(PA) 및 회로 패턴 영역(CA)을 갖는 기판(21)상에 트랜지스터(26), 하부 층간 절연층(30), 패드 금속 배선(41) 및 회로 금속 배선들(42), 및 패드 금속 배선(41) 및 회로 금속 배선들(42)을 덮는 상부 층간 절연층(50)을 형성하는 것을 포함할 수 있다. 회로 패턴 영역(CA)의 중앙 영역 상/내에 회로 금속 배선(42)이 형성되지 않을 수 있다. 회로 금속 배선(42)은 구리를 포함할 수 있다.
도 7b를 참조하면, 상기 방법은 상부 층간 절연층(50)을 관통하여 패드 금속 배선(41)과 전기적으로 연결되는 비아 플러그(45)를 형성하고, 및 상부 층간 절연층(50) 상에 비아 플러그(45)와 연결되는 패드 패턴(15) 및 패시베이션 층(70)을 형성하는 것을 포함할 수 있다.
도 7c를 참조하면, 상기 방법은 패시베이션 층(70) 상에 윈도우형 오픈부(81) 및 브리지형 오픈부들(82)을 가진 랩핑층(80)을 형성하는 것을 포함할 수 있다. 윈도우형 오픈부(81)는 패드 패턴 영역(PA) 내에 형성될 수 있고, 및 브리지형 오픈부들(82)은 회로 패턴 영역(CA) 내에 형성될 수 있다. 브리지형 오픈부(82)는 회로 패턴 영역(CA)의 중앙 영역 상에 정렬될 수 있다. 브리지형 오픈부(82)는 회로 금속 배선(42)과 수직으로 정렬되지 않을 수 있다.
도 7d를 참조하면, 상기 방법은 윈도우형 오픈부(81) 및 브리지형 오픈부들(82)에 의해 노출된 패시베이션 층(70)을 제거하는 것을 포함할 수 있다. 이 상태에서 테스트 공정이 수행될 수 있다. 예를 들어, 패드 패턴(15)을 통하여 전기적 신호를 입/출력함으로써 제조된 반도체 소자의 전기적 성능을 테스트하는 공정이 수행될 수 있다. 구리 배선을 포함하는 패드 금속 배선(41) 및/또는 회로 금속 배선(42)은 공기 중에 노출되지 않는다. 따라서, 구리 배선이 산화되거나 변질되어 테스트 공정에 부(-)적인 영향을 주는 것이 방지 된다.
도 7e를 참조하면, 상기 방법은 쏘잉 공정 또는 레이저 드릴링 공정 등을 이용하여 기판(21)을 분리하는 것을 포함할 수 있다. 브리지형 오픈부(82)는 분리되는 폭보다 넓은 폭을 가질 수 있다. 이후, 도 6h를 더 참조하여, 단위 반도체 칩들(C)이 분리, 제조될 수 있다.
본 발명의 실시예들에 의한 반도체 소자를 제조하는 방법들은 랩핑층(80)의 윈도우형 오픈부(81) 및 브리지형 오픈부(82)가 패드 금속 배선(41) 및 회로 금속 배선(42)을 노출시키지 않으므로 반도체 소자를 제조하는 공정 중, 테스트 공정이 적절하게 수행될 수 있다.
도 8a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 8a를 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C)을 포함하는 반도체 패키지를 포함할 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다.
도 8b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나를 포함하는 메모리 카드(2200)를 개념적으로 도시한 도면이다. 도 8b을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2200)는, 메모리 카드 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C)을 포함할 수 있다. 메모리 카드(2200)는 메모리 카드 기판 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 메모리 카드 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 8c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 8c를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나는 전자 시스템(2300)에 포함될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나는 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 8d는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 8d를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 디바이스 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412) 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 8e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나를 포함하는 모바일 무선 디바이스(2500)를 개략적으로 도시한 도면이다. 모바일 무선 디바이스(2500)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 웨이퍼들(10)로부터 분리된 반도체 칩들(C) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 디바이스, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 웨이퍼 11: 반도체 칩 영역
12: 스크라이브 레인 15: 패드 패턴
16: 회로 패턴 20: 반도체 칩
21: 기판 26: 트랜지스터
30: 하부 층간 절연층 41: 패드 금속 배선
42: 회로 금속 배선 45: 비아 플러그
50: 상부 층간 절연층 61: 하부 배리어 층
62: 코어층 63: 상부 배리어 층
70: 패시베이션 층 80: 랩핑층
80p: 랩핑 패턴 81: 윈도우형 오픈부
82: 브리지형 오픈부 PA: 패드 패턴 영역
CA: 회로 패턴 영역 C: 분리된 단위 반도체 칩

Claims (10)

  1. 제1 영역들 및 제2 영역들을 포함하는 스크라이브 레인 및 반도체 칩 영역을 포함하는 기판을 준비하고,
    상기 기판의 상기 제1 영역들 상에 제1 금속 배선들을 형성하고,
    상기 기판의 상기 제2 영역들 상에 제2 금속 배선들을 형성하고,
    상기 제1 금속 배선들 및 상기 제2 금속 배선들을 덮는 층간 절연층을 형성하고,
    상기 제1 금속 배선들 상에 패드 패턴들을 형성하고,
    상기 층간 절연층 상에 상기 패드 패턴들을 덮는 패시베이션 층을 형성하고, 및
    상기 패시베이션 층 상에 랩핑층을 형성하는 것을 포함하고,
    상기 랩핑층은:
    상기 패드 패턴들과 수직으로 정렬되는 제1 오픈부들,
    상기 제2 영역들 상에 배치되고 상기 제1 오픈부들을 수평 공간적으로 연결하는 제2 오픈부들, 및
    상기 제2 오픈부들 사이에 정의된 섬 형태의 랩핑 패턴을 포함하고,
    상기 랩핑 패턴은 상기 제2 금속 배선들과 수직으로 중첩된 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 랩핑층은 감광성 폴리이미드를 포함하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 제1 오픈부들은 상기 패드 패턴들 및 상기 제1 금속 배선들 중 일부와 수직으로 정렬되는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 제2 오픈부들은 서로 평행하는 파선 형태인 두 개의 직선을 포함하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 패드 패턴은 알루미늄을 포함하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제1 금속 배선들 및 상기 제2 금속 배선들은 구리를 포함하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 제2 오픈부들은 상기 제2 금속 배선들과 수직으로 정렬되지 않는 반도체 소자 제조 방법.
  8. 삭제
  9. 다수의 반도체 칩 영역들 및 상기 다수의 반도체 칩 영역들 사이의 스크라이브 레인들을 포함하는 웨이퍼를 준비하고,
    상기 웨이퍼의 상기 스크라이브 레인 상에 패드 패턴들 및 회로 패턴들을 형성하고,
    상기 패드 패턴들 및 상기 회로 패턴들을 덮는 패시베이션 층을 형성하고,
    상기 패시베이션 층 상에 랩핑층을 형성하되, 상기 랩핑층은 상기 패시베이션 층을 노출시키는 제1 오픈부들, 및 상기 패시베이션 층을 노출시키고 및 상기 제1 오픈부들을 수평 공간적으로 연결하는 제2 오픈부들, 및
    상기 제2 오픈부들 사이에 정의된 섬 형태의 랩핑 패턴을 포함하고, 상기 랩핑 패턴은 상기 회로 패턴들과 수직으로 중첩되고,
    상기 제1 오픈부들에 의해 노출된 상기 패시베이션 층을 제거하여 상기 패드 패턴을 노출시키고, 및
    상기 스크라이브 레인을 따라 쏘잉 또는 레이저 드릴링 공정을 수행하여 상기 반도체 칩 영역들을 분리하는 것을 포함하는 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    상기 제2 오픈부들에 의해 노출된 상기 패시베이션 층을 제거하여 상기 웨이퍼의 표면을 노출시키는 것을 더 포함하는 반도체 소자 제조 방법.
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