KR20130019249A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20130019249A
KR20130019249A KR1020110081305A KR20110081305A KR20130019249A KR 20130019249 A KR20130019249 A KR 20130019249A KR 1020110081305 A KR1020110081305 A KR 1020110081305A KR 20110081305 A KR20110081305 A KR 20110081305A KR 20130019249 A KR20130019249 A KR 20130019249A
Authority
KR
South Korea
Prior art keywords
substrate
metal layer
ground pad
molding member
present
Prior art date
Application number
KR1020110081305A
Other languages
English (en)
Other versions
KR101992596B1 (ko
Inventor
송인상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110081305A priority Critical patent/KR101992596B1/ko
Priority to US13/550,186 priority patent/US8928129B2/en
Publication of KR20130019249A publication Critical patent/KR20130019249A/ko
Application granted granted Critical
Publication of KR101992596B1 publication Critical patent/KR101992596B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 내부에 제1 접지 패드를 포함하는 기판으로서, 상기 제1 접지 패드는 상기 기판의 상면으로 노출된 제1 노출면을 포함하는 기판, 상기 기판의 일면 상에 형성된 반도체 칩, 상기 기판의 일면 상에 형성되고, 상기 반도체 칩을 몰딩하면서 상기 제1 노출면을 덮지 않는 제1 몰딩 부재, 및 상기 제1 몰딩 부재를 둘러싸고, 상기 제1 노출면과 접촉하면서 상기 기판의 측면까지 연장된 금속층을 포함한다.

Description

반도체 장치 및 그 제조 방법{Memory device and and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 기기의 소형화 및 데이터 스피드(data speed)의 증가로 인해서, EMI(Electro Magnetic Interference)가 문제되고 있다. 따라서, 전자 기기 내에서 방출되는 EMI를 차폐하기 위한 연구가 계속되고 있다.
반도체 장치(예를 들어, 반도체 패키지)를 회로 보드(circuit board) 상에 실장한 후, 반도체 장치를 둘러싸는 EMI 차폐캔(shielding can)을 회로 보드 상에 설치할 수 있다. 차폐캔의 높이와 폭 때문에, 상기 반도체 장치가 설치된 전자 기기를 소형화시키기 어렵다.
또한, EMI 차폐캔은 소정의 전압 신호와 연결되어 있어야 한다. 따라서, EMI 차폐캔에 소정의 전압 신호를 제공하기 위한 배선이 회로 보드에 별도로 구비되어 있어야 한다.
본 발명이 해결하려는 과제는, 전자 기기의 소형화에 적합한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 전자 기기의 소형화에 적합한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은, 내부에 제1 접지 패드를 포함하는 기판으로서, 상기 제1 접지 패드는 상기 기판의 상면으로 노출된 제1 노출면을 포함하는 기판, 상기 기판의 일면 상에 형성된 반도체 칩, 상기 기판의 일면 상에 형성되고, 상기 반도체 칩을 몰딩하면서 상기 제1 노출면을 덮지 않는 제1 몰딩 부재, 및 상기 제1 몰딩 부재를 둘러싸고, 상기 제1 노출면과 접촉하면서 상기 기판의 측면까지 연장된 금속층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은, 측면에, 측면으로부터 리세스된 적어도 하나의 리세스 영역이 구비되어 있고, 내부에 접지 패드를 포함하는 기판으로서, 상기 접지 패드는 기판의 일면으로 노출되는 적어도 하나의 노출면을 포함하는 기판, 상기 기판의 일면 상에 형성된 반도체 칩, 상기 기판의 일면 상에 형성되고 상기 반도체 칩을 몰딩하는 제1 몰딩 부재; 및 상기 제1 몰딩 부재를 둘러싸고 상기 노출면과 접촉하면서 상기 리세스 영역에도 형성되어 상기 기판의 측면까지 연장된 차폐층을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, 다수의 단위 영역이 정의된 모 기판을 제공하되, 상기 단위 영역은 제1 방향 및 제2 방향으로 연장된 직사각형 형상이고, 상기 단위 영역 각각의 모 기판 내에는 상부면으로 노출되는 노출면을 갖는 접지 패드가 형성되고, 상기 단위 영역 각각에 상기 제1 방향 또는 상기 제2 방향을 따라, 상기 모 기판을 관통하는 적어도 하나의 홀을 형성하고, 상기 단위 영역 각각 상에 반도체 칩을 형성하고, 상기 단위 영역 각각 상에 상기 반도체 칩을 몰딩하는 제1 몰딩 부재를 형성하고, 상기 제1 몰딩 부재의 일면, 측면, 및 상기 노출면을 따라 상기 홀 내부까지 금속층을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 차폐 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6 및 도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 9은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12 내지 도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17은 도 16의 A에서 접지패드를 확대한 확대도이다.
도 18은 본 발명의 제1 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 19은 본 발명의 제2 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 20은 본 발명의 제3 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 21는 본 발명의 제3 실시예에 따른 반도체 시스템이 적용되는 전자 기기의 예를 도시한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
우선, 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치를 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 EMI 차폐 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 내부에 제1 접지 패드(141) 및 제2 접지 패드(142)를 포함하는 기판(100), 반도체 칩(150), 제1 몰딩 부재(170), 금속층(180), 외부 접속 단자(190) 등을 포함한다.
기판(100)은 코어층(110), 제1 접지 패드(141), 제2 접지 패드(142), 제1 배선(120), 제2 배선(130) 등을 포함할 수 있다.
제1 배선(120)은 코어층(110)의 일면(예를 들어, 상면)에 형성될 수 있으며, 기판(100)의 상부면으로 노출될 수 있다. 제2 배선(130)은 코어층(120)의 타면(예를 들어, 하면) 상에 형성될 수 있으며, 기판(100)의 하부면으로 노출될 수 있다. 코어층(110)은 제1 배선(120)과 제2 배선(130)의 사이에 위치하며, 자세히 도시하지 않았으나, 제1 배선(120)과 제2 배선(130)을 전기적으로 연결하는 비아 등을 포함할 수 있다. 구동 신호(예를 들어, 커맨드 신호, 데이터 신호 등)는 외부 접속 단자(190), 제2 배선(130), 비아, 제1 배선(120)을 통해서, 반도체 칩(150)에 전달된다. 도 1에는 코어층(110), 제1 배선(120) 및 제2 배선(130)을 포함하는 3-레이어(3-layer) 기판이 예시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 기판(100)은 4개 이상의 레이어를 포함할 수 있다.
제1 접지 패드(141) 및 제2 접지 패드(142)는 기판(100) 내부에 위치하며, 각각 기판(100)의 상면으로 노출된 제1 노출면(141a, 142a)을 포함한다.
또한, 제1 접지 패드(141)는 제1 몰딩 부재(170)의 일측에 형성되고, 제2 접지 패드(142)는 제1 접지 패드(141)와 대향하여 제1 몰딩 부재(170)의 타측에 형성될 수 있다. 이 경우, 제1 접지 패드(141) 및 제2 접지 패드(142)는 반도체 칩(150) 및 제1 몰딩 부재(170)와 중첩되지 않는다.
제1 접지 패드(141) 및 제2 접지 패드(142)는 금속으로 형성될 수 있으며, 접지 전압이 인가될 수 있다. 접지 전압은 제1 접지 패드(141) 및 제2 접지 패드(142)가 접지 전압을 인가하는 외부 장치와 전기적으로 연결됨으로써 인가될 수 있으며, 예를 들어, 외부 접속 단자(190), 제2 배선(130) 및 코어층(110)에 형성된 비아를 통해 제1 접지 패드(141) 및 제2 접지 패드(142)에 접지 전압이 전달될 수 있다.
반도체 칩(150)은 기판(100)의 일면 상에 형성된다. 반도체 칩(150)은 실리콘, SOI(Silicon On Insulator), 실리콘 게르마늄 등을 이용하여 제조될 수 있으나, 이에 한정되는 것은 아니다. 자세히 도시하지 않았으나, 반도체 칩(150) 내에는 다층의 배선, 다수의 트랜지스터, 다수의 수동 소자 등이 집적되어 있을 수 있다. 도 1에서는 2개의 반도체 칩(150)이 적층되어 있고, 2개의 반도체 칩(150)과 기판(100) 사이에 접착층(151, 152)을 개재하여 기판(100)과 2개의 반도체 칩(150)을 접착하나, 이에 한정되는 것은 아니다. 또한, 도 1은 와이어 본딩(160)을 통해서 2개의 반도체 칩(150)과 기판(100)이 서로 연결되도록 도시하였으나, 이에 한정되는 것은 아니다.
제1 몰딩 부재(170)는 기판(100)의 일면 상에, 반도체 칩(150)을 몰딩하도록 형성된다. 한편, 제1 몰딩 부재(170)는 제1 접지 패드(141) 및 제2 접지 패드(142)는 몰딩하지 않는다. 즉, 도 1에 도시된 바와 같이, 제1 접지 패드(141)의 제1 노출면(141a)과 제2 접지 패드(142)의 제1 노출면(142a)은 제1 몰딩 부재(170)로 덮히지 않고 노출된다.
제1 몰딩 부재(170)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 또는 언더필(under-fill) 물질일 수 있으나, 이에 한정되는 것은 아니다.
금속층(180)은 제1 몰딩 부재(170)(또는, 반도체 칩(150))를 둘러싸고 제1 노출면(141a, 142a)과 접촉하면서 기판(100)의 측면까지 연장되도록 형성된다. 구체적으로, 금속층(180)은 제1 몰딩 부재(170)를 둘러싸는 제1 금속층(181), 제1 금속층(181)과 연결되고 제1 노출면(141a, 142a)과 접촉하도록 기판(100)의 상면 상에 형성된 제2 금속층(182), 및 제2 금속층(182)과 연결되고 기판(100)의 측면까지 연장된 제3 금속층(183)을 포함한다. 한편, 제1 금속층(181)은 제1 몰딩 부재(170)를 둘러싸고 있으므로 제1 금속층(181)의 상부면의 높이는 제2 금속층(182)의 상부면의 높이보다 높게 형성될 수 있다.
제2 금속층(182)은 제1 접지 패드(141) 및 제2 접지 패드(142)와 접촉하므로 제2 금속층(182)에는 제1 접지 패드(141) 및 제2 접지 패드(142)와 동일한 접지 전압이 인가되고, 제2 금속층(182)과 연결된 제1 금속층(181) 및 제3 금속층(183)에도 접지 전압이 인가될 수 있다. 즉, 금속층(180)에는 접지 전압이 인가될 수 있다.
금속층(180)은 예를 들어, Cu/Ni, Cu 또는 Ag로 형성될 수 있으나, 이에 한정되는 것은 아니다.
여기서, 도 2를 참조하면, 반도체 칩(150)에서 발생된 EMI는 금속층(180)에 의해서 차폐될 수 있다. 구체적으로, 상방향 및 측방향으로 발산하는 EMI가 금속층(180)에 의해서 차폐되고, 금속층(180)은 EMI 차폐층의 역할을 한다. 또한, 기판(100)의 측면으로 발산하는 EMI는 제3 금속층(183)에 의해 차폐될 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에 따르면, 패키지 레벨에서 상방향 및 측방향으로 발산하는 EMI를 차폐할 수 있으므로 반도체 패키지를 둘러싸는 EMI 차폐캔(shielding can)을 별도로 설치할 필요가 없다. 따라서, 본 발명의 제1 실시예에 따른 반도체 장치를 사용하면, 전자 기기의 소형화가 용이하다.
외부 접속 단자(190)는 기판(100)의 타면에 형성될 수 있다. 도면에서는 외부 접속 단자(190)로서 솔더 볼(solder ball)을 도시하였으나, 이에 한정되는 것이 아니다. 예를 들어, 외부 접속 단자(190)는 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(Pin Grid Array; PGA) 등일 수도 있다.
이하, 도 3을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명한다. 도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며 상세한 설명은 생략한다.
도 3을 참조하면, 본 실시예에 따른 반도체 장치(2)가 제1 실시예에 따른 반도체 장치(1)와 상이한 점은 기판(100)이 제2 접지 패드(142)를 포함하고 있지 않다는 점이다. 기판(100)이 제2 접지 패드(142)를 포함하고 있지 않아도 금속층(180)이 제1 접지 패드(141)의 제1 노출면(141a)과 접촉하고 있으므로 금속층(180)에는 접지 전압이 인가될 수 있고, 차폐층의 역할을 수행할 수 있다.
도면에는 기판(100) 내에 제1 접지 패드(141)만 형성되고 제2 접지 패드(142)는 형성되지 않은 경우를 예시하나, 제2 접지 패드(142)만 형성되고 제1 접지 패드(141)를 생략할 수 있음은 물론이다. 이 경우, 금속층(180)은 제2 접지 패드(142)의 제1 노출면과 접촉하게 될 것이다.
이하, 도 4를 참조하여 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다. 도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며 상세한 설명은 생략한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)가 제1 실시예에 따른 반도체 장치(1)와 상이한 점은 제1 접지 패드(141) 및 제2 접지 패드(142)가 제1 노출면(141a, 142a) 외에 제2 노출면(141b, 142b)을 더 포함한다는 점이다.
제2 노출면(141b, 142b)은 기판(100)의 측면으로 노출된다. 따라서, 제2 노출면(141b, 142b)은 기판(100)의 측면까지 연장된 제3 금속층(183)과 접촉한다. 이로 인해, 금속층(180)이 제1 접지 패드(141) 및 제2 접지 패드(142)와 접촉하는 면적이 증가하여 제1 접지 패드(141) 및 제2 접지 패드(142)와 금속층(180)은 보다 안정적으로 접촉하게 된다.
이하, 도 5를 참조하여 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명한다. 도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며 상세한 설명은 생략한다. 본 실시예에 따른 반도체 장치(4)가 제1 실시예에 따른 반도체 장치(1)와 상이한 점은 제1 접지 패드(141)의 노출면의 일부와 제2 접지 패드(142)의 노출면의 일부만 금속층(180)과 접촉하고 있다는 점이다.
도 5를 참조하면, 제1 접지 패드(141)와 제2 접지 패드(142)는 각각 제1 노출면(141a, 142a)과 비접촉면(141c, 142c)을 포함한다. 제1 노출면(141a, 142a)은 기판(100)의 상면으로 노출되면서 금속층(180)과 접촉한다. 반면, 비접촉면(141c, 142c)은 기판(100)의 상면으로 노출되나 몰딩 부재(170)로 덮혀있어 금속층(180)과 접하지 않는다.
이하, 도 6 및 도 7을 참조하여 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다. 도 6 및 도 7은 본 발명의 제5 실시예를 설명하기 위한 사시도이다. 도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 보다 구체적으로 설명하기 위해 기판 및 반도체 칩만을 도시한 사시도이다. 도 6의 A-A' 선을 따라 절단한 단면은 도 1과 동일하다. 도 6 및 도 7에 도시되지 않은 나머지 부분은 전술한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 동일하다. 이하에서는 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 다른 부분만을 설명한다.
도 6 및 도 7을 참조하면, 금속층(280)은 반도체 칩(150)을 둘러싸는 제1 금속층(281), 제1 금속층(281)과 연결되고 제1 접촉 패드 및 제2 접촉 패드의 제1 노출면과 접촉하는 제2 금속층(282), 및 제2 금속층(282)와 연결되고 기판(100)의 측면까지 연장되는 제3 금속층(283)을 포함한다. 이 때, 본 실시예에 따른 반도체 장치(4)가 제1 실시예에 따른 반도체 장치(1)와 상이한 점은 제3 금속층(283)이 기판(100)의 측면의 일부에만 형성되는 점이다.
도 7을 참조하면, 기판(100)은 제1 방향(X)으로 서로 대향하는 한쌍의 제1 측면 및 제1 방향(X)과 교차하는 제2 방향(Y)으로 서로 대향하는 한쌍의 제2 측면을 포함한다. 제1 측면은 제1 측면으로부터 리세스된 제1 리세스 영역(111) 을 포함하고, 제2 측면은 제2 측면으로부터 리세스된 제2 리세스 영역(112)을 포함한다. 또한, 제1 리세스 영역(111)은 제1 측면을 따라 제1 방향(X)으로 길게 연장되어 있으며, 제2 리세스 영역(112)은 제2 측면을 따라 제2 방향(Y)으로 길게 연장되어 있다. 그러나, 제1 리세스 영역(111) 및 제2 리세스 영역(112)은 제1 측면과 제2 측면이 접촉하는 모서리 영역(113)까지는 연장되지 않는다.
다시 도 6를 참조하면, 제3 금속층(283)은 제1 리세스 영역(111) 및 제2 리세스 영역(112) 내에 형성된다. 따라서, 모서리 영역(113)에는 제3 금속층(283)이 형성되지 않게되므로, 제3 금속층(283)은 기판(100)의 측면의 일부에만 형성된다. 즉, 제3 금속층(283)은 기판(100)의 제1 방향(X)으로 대향하는 한쌍의 제1 측면 또는 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 대향하는 한쌍의 제2 측면(Y)을 따라 형성되고, 제1 측면 및 제2 측면이 접촉하는 모서리 영역(113)에는 형성되지 않는다.
도 7에서는 제1 리세스 영역(111) 및 제2 리세스 영역(112)이 각각 하나의 영역으로 기판의 측면을 따라 길게 연장되어 형성되나 이에 한정되는 것은 아니다. 예를 들어, 기판의 일측면에 복수의 리세스 영역이 형성될 수 있다.
이하, 도 8을 참조하여 본 발명의 제6 실시예에 따른 반도체 장치를 설명한다. 도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 8에서는 기판 및 반도체 칩만을 도시하였고, 나머지 부분은 전술한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 동일하다.
도 8을 참조하면, 기판(100)의 측면에는 다수의 제1 리세스 영역(111a, 111b) 및 다수의 제2 리세스 영역(112a, 112b)이 형성되어 있다. 다수의 제1 리세스 영역(111a, 111b)는 기판(100)의 제1 방향(X)의 측면에 서로 이격되어 형성되어 있다. 다수의 제2 리세스 영역(112a, 112b)은 제2 방향(Y)의 측면에 서로 이격되어 형성되어 있다. 이 때, 제3 금속층(283)은 제1 리세스 영역(111a, 111b) 및 제2 리세스 영역(112a, 112b) 내에 형성된다. 따라서, 제1 리세스 영역(111a, 111b) 및 제2 리세스 영역(112a, 112b) 사이의 측면(114)에는 제3 금속층(283)이 형성되지 않게 되므로 결과적으로 제3 금속층(283)은 기판(100)의 측면의 일부에만 형성되게 된다.
도 8은 제1 리세스 영역(111a, 111b) 및 제2 리세스 영역(112a, 112b)의 수평 방향의 형상이 사각형인 경우를 예시하나, 이에 한정되는 것은 아니다. 예를 들어, 제1 리세스 영역(111a, 111b) 및 제2 리세스 영역(112a, 112b)의 수평 방향의 형상은 반원 또는 타원일 수 있다.
이하, 도 9을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해 설명한다. 도 9은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 전술한 제1 실시예와 실질적으로 동일한 부분은 동일한 도면 부호를 사용하며 자세한 설명을 생략한다.
도 9을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(6)가 제1 실시예에 따른 반도체 장치(1)와 상이한 점은 제2 몰딩 부재(270)를 더 포함한다는 점이다.
제2 몰딩 부재(270)는 제2 금속층(182) 상에 형성될 수 있다. 도면에 도시된 바와 같이, 제2 몰딩 부재(270)는 기판(100) 상에 제1 금속층(181) 및 제2 금속층(182)을 몰딩하도록 형성될 수 있다. 또는, 도면에 도시되지는 않았으나 제2 몰딩 부재(270)는 제2 금속층(181) 상에 제1 몰딩 부재(170)와 동일 높이까지 형성될 수 있다. 이 경우 제2 몰딩 부재(270)는 제2 금속층(182)상에만 형성되고 제1 금속층(181)의 상면에는 형성되지 않는다.
반도체 칩(150)을 둘러싸는 제1 몰딩 부재(170)는 제1 접촉 패드(141) 및 제2 접촉 패드(142)는 덮지 않도록 형성되어 있으므로 제1 몰딩 부재(170)의 양측은 충격에 취약할 수 있다. 본 실시예에서는 제1 몰딩 부재(170)의 양측에 제2 몰딩 부재(270)를 형성하여 반도체 장치의 내충격성을 향상시킬 수 있다.
제2 몰딩 부재(270)는 제1 몰딩 부재(170)와 동일한 물질로 형성될 수 있으며, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 또는 언더필(under-fill) 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이하, 도 10 및 도 11을 참조하여 본 발명의 제7 및 제9 실시예에 따른 반도체 장치에 대해 설명한다. 도 10 및 도 11은 각각 본 발명의 제8 실시예 및 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
우선, 도 10를 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치에서, 반도체 칩(150)은 플립칩(flip chip) 형태일 수 있다.
이어서, 도 11을 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치는, 다수의 적층된 반도체 칩(150)을 포함하고, 각 반도체 칩(150)은 내부에 관통 전극(150a)을 포함할 수 있다. 관통 전극(150a)은 쓰루 실리콘 비아(through silicon via)일 수 있다. 도시된 것과 같이, 관통 전극(150a)은 반도체 칩(150)의 일면에서 타면까지, 반도체 칩(150)을 관통하도록 형성될 수 있다. 관통 전극(150a)은 반도체 칩(150)의 일면과 타면을 서로 전기적으로 연결할 수 있다.
이하, 도 12 내지 도 16을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 12 내지 도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들로서, 도 13 내지 도 16은 도 12의 B-B' 선을 따라 절단한 단면을 기준으로 도시한 것이다.
우선, 도 12 및 도 13를 참조하면, 다수의 단위 영역(100a)이 정의되고, 제1 접지 패드(141) 및 제2 접지 패드(142)를 포함하는 모 기판(100)을 제공하고, 모 기판(100)에 적어도 하나의 홀(111, 112)을 형성한다.
단위 영역(100a)은 제1 방향 및 제2 방향으로 연장된 직사각형 형상이다. 단위 영역(100a) 상에는 반도체 칩이 적층되고 반도체 칩을 몰딩하는 몰딩 부재가 형성되어 하나의 단위 패키지가 형성될 수 있다. 제1 접지 패드(141) 및 제2 접지 패드(142)는 각각 기판(100)의 상부면으로 노출되는 제1 노출면(141a, 142a)을 포함한다.
홀(111, 112)은 단위 영역(100a)의 각각에 기판(100)의 상면과 하면을 관통하도록 형성된다. 제1 홀(111)은 제1 방향(X)으로 연장되어 형성될 수 있으며, 제2 홀(112)은 제2 방향(Y)으로 연장되어 형성될 수 있다. 이 때, 제1 홀(111)과 제2 홀(112)은 서로 접촉되지 않을 수 있다. 예를 들어, 제1 홀(111)과 제2 홀(112)은 제1 방향(X) 또는 제2 방향(Y)으로 길게 연장되나 단위 영역(100a)의 모서리 영역(113)까지는 연장되지 않아 서로 접촉하지 않는다. 또한, 서로 인접하는 2개의 단위 영역(100a)은 하나의 홀(111, 112)을 서로 공유할 수 있다. 도 12에는 직사각형 형상의 단위 영역(100a)의 4개의 변을 따라 4개의 홀이 형성된 경우를 도시하였다. 도 12에서는 단위 영역(100a)의 1개의 변을 따라 각각 1개의 홀이 형성되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 각각의 변을 따라 다수개의 홀이 형성될 수 있다. 또한 홀의 형상에는 제한이 없으므로 홀의 수평방향의 형상이 원형 또는 타원형이어도 무방하다.
이어서, 도 14를 참조하면, 각각의 단위 영역의 기판(100) 상에 다수의 반도체 칩(150)과, 다수의 반도체 칩(150)을 몰딩하는 제1 몰딩 부재(170)를 형성한다. 이 때, 제1 몰딩 부재(170)는 제1 접지 패드(141) 및 제2 접지 패드(142)를 덮지 않도록 형성한다. 또한, 기판(100)의 전면에 걸쳐 다수의 반도체 칩(150)을 몰딩하는 일체로 된 하나의 제1 몰딩 부재(170)를 형성하는 것이 아니라, 각각의 단위 영역(100a) 마다 별도로 제1 몰딩 부재(170)를 형성한다. 도 14에서는 다수의 반도체 칩(150)이 와이어 본딩(160)을 통해 기판(100)과 연결된 경우를 예시하나 이에 한정하는 것은 아니다.
이어서, 도 15를 참조하면, 상기 제1 몰딩 부재(170)의 일면(예를 들어, 상면)과 측면, 제1 접지 패드(141) 및 제2 접지 패드(142)의 제1 노출면(141a, 142a)을 따라 홀(111, 112)의 내부까지 금속층(180)을 형성한다. 이에 의해, 제1 몰딩 부재(170)를 둘러싸는 제1 금속층(181), 제1 금속층(181)과 연결되고 제1 접지 패드(141) 및 제2 접지 패드(142)와 접촉하는 제2 금속층(182), 제2 금속층(182)과 연결되고 기판(100)의 측면까지 연장된 제3 금속층(183)이 형성될 수 있다. 여기서, 제3 금속층(183)은 홀(111, 112)의 내부에 형성되어 기판의 측면까지 연장되게 된다. 금속층(180)은 도금 방식, 스프레이(spray) 방식 등을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
도 16를 참조하면, 홀(111, 112)을 따라 절단하여 다수의 단위 패키지을 생성한다. 구체적으로, Blade를 통해 홀(111, 112)의 내부를 기판(100)에 대하여 수직방향으로 절단하면 다수의 단위 패키지로 분리된다. 또한, 도면에는 도시하지 않았으나, 단위 패키지로 분리하기 전에, 기판(100) 상에 금속층(180)을 몰딩하는 제2 몰딩 부재를 형성할 수 있다. 도 17은 도 16의 A에서 금속층(180)의 단면의 다양한 변형예이다. 홀(111, 112)을 따라 절단한 후에, 제1 접지 패드(141) 및 제2 접지 패드(142)와 접하면서 기판(100)의 측면에 형성된 금속층(180)의 단면은 도 17의 (a) 내지 (d)에 나타난 형상일 수 있다. 즉, (a)와 같이 'ㄱ'자 형상일 수 있으며, (b)에 나타난 바와 같이 'ㄱ'자 형상에서 상부가 볼록한 곡선 형태일 수 있거나 (c)와 같이 'ㄱ' 자 모서리가 돌출될 수 있다. 또한, (d)와 같이 'ㄱ' 자 상부가 기울어진 테이퍼(taper)형상일 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법에 따르면, 기판(100)의 상면과 하면을 관통하는 홀(111, 112)을 이용하여 기판(100)의 측면까지 금속층을 형성할 수 있다. 또한, 각 단위 패키지별로 금속층을 형성하기 위해 기판(100)에 캐리어(carrier)를 접착하고 하프 다이싱(half dicing)한 후, 금속층을 형성하고 다시 캐리어를 제거하는 공정을 거치지 않아도 되므로 공정을 단순화시킬 수 있다.
이하에서, 도 18 내지 도 20을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명한다.
도 18은 본 발명의 제1 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 18을 참조하면, 본 발명의 제1 실시예에 따른 반도체 시스템(1200)은 패키지 모듈일 수 있다. 반도체 시스템(1200)은 외부 연결 단자(1202)가 구비된 모듈 기판(1204)과, 반도체 장치(1206, 1208)을 포함할 수 있다. 반도체 장치(1208)은 예시적으로 QFP(Quad Flat Package)된 것을 도시하였으나, 이에 한정되는 것은 아니다. 여기서, 반도체 장치(1206, 1208)는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 중 적어도 하나일 수 있다. 즉, 반도체 장치(1206, 1208)은 기판의 상면으로 노출된 제1 노출면을 포함하는 제1 접지 패드를 포함하는 기판, 기판의 일면 상에 형성된 반도체 칩, 제1 접지 패드와 접촉하면서 기판의 측면까지 연장되어 형성된 금속층을 포함할 수 있다.
도 19은 본 발명의 제2 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 19을 참조하면, 본 발명의 제2 실시예에 따른 반도체 시스템(1300)은 메모리 카드일 수 있다. 반도체 시스템(1300)는 하우징(1302) 내에 제어기(1304)와 메모리(1306)를 포함할 수 있다. 제어기(1304)와 메모리(1306)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1304)의 명령(command)에 따라, 메모리(1306)와 제어기(1304)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 반도체 시스템(1300)은 메모리(1306)에 데이터를 저장하거나 또는 메모리(1306)로부터 데이터를 외부로 출력할 수 있다. 제어기(1304)와 메모리(1306)는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 중 적어도 하나일 수 있다.
반도체 시스템(1300)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 반도체 시스템(1300)는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 20은 본 발명의 제3 실시예에 따른 반도체 시스템을 보여주는 블록도이다. 도 21는 본 발명의 제3 실시예에 따른 반도체 시스템이 적용되는 전자 기기의 예를 도시한 것이다.
도 20을 참조하면, 본 발명의 제3 실시예에 따른 반도체 시스템(1400)은 메모리 시스템(1402), 프로세서(processor)(1404), 램(RAM)(1406), 및 유저 인터페이스(user interface)(1408)를 포함할 수 있고, 이들은 버스(bus)(1410)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1404)는 프로그램을 실행하고 반도체 시스템(1400)을 제어하는 역할을 할 수 있다. 램(1406)은 프로세서(1404)의 동작 메모리로서 사용될 수 있다. 프로세서(1404)와 램(1406)이 하나의 패키지에 포함될 수 있다. 예를 들어, 프로세서(1404)를 포함하는 로직 칩과 램(1406)을 포함하는 메모리 칩이 시스템 인 패키지에 포함되어 서로 무선 통신할 수 있다. 유저 인터페이스(1408)는 반도체 시스템(1400)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1402)은 프로세서(1404)의 동작을 위한 코드, 프로세서(1404)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1402)은 제어기 및 메모리를 포함할 수 있으며, 도 18의 메모리 카드(1300)와 실질적으로 동일 또는 유사하게 구성될 수 있다.
힌편, 본 발명의 제3 실시예에 따른 반도체 시스템(1400)은 다양한 전자 기기들의 전자 제어 장치에 적용될 수 있다. 예를 들어, 반도체 시스템은 휴대폰(도 21의 1500)에 적용될 수 있다. 그 밖에 반도체 시스템(1400)은 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD), 자동차 또는 가전제품(household appliances)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 111: 제1 리세스 영역
112: 제2 리세스 영역 141: 제1 접지 패드,
142: 제2 접지 패드 150: 반도체 칩
170: 제1 몰딩 부재 180: 금속층
270: 제2 몰딩 부재

Claims (10)

  1. 내부에 제1 접지 패드를 포함하는 기판으로서, 상기 제1 접지 패드는 상기 기판의 상면으로 노출된 제1 노출면을 포함하는 기판;
    상기 기판의 일면 상에 형성된 반도체 칩;
    상기 기판의 일면 상에 형성되고, 상기 반도체 칩을 몰딩하면서 상기 제1 노출면을 덮지 않는 제1 몰딩 부재; 및
    상기 제1 몰딩 부재를 둘러싸고, 상기 제1 노출면과 접촉하면서 상기 기판의 측면까지 연장된 금속층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 접지 패드는 상기 제1 몰딩 부재의 일측에 위치하고,
    상기 기판은 상기 제1 몰딩 부재의 일측과 대향하는 타측에 위치하는 제2 접지 패드를 더 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 금속층은 상기 제1 몰딩부재를 둘러싸는 제1 금속층, 상기 제1 금속층과 연결되고 상기 제1 노출면과 접촉하는 제2 금속층, 및 상기 제2 금속층과 연결되고 상기 기판의 측면의 일부에만 연장되어 형성된 제3 금속층을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 기판은 제1 방향으로 대향하는 한쌍의 제1 측면과 상기 제1 방향과 교차하는 제2 방향으로 대향하는 한쌍의 제2 측면을 포함하고,
    상기 제3 금속층은 상기 제1 측면 또는 상기 제2 측면을 따라 형성되되, 상기 제1 측면과 상기 제2 측면이 접촉하는 모서리 영역에는 형성되지 않는 반도체 장치.
  5. 제3 항에 있어서,
    상기 기판은 상기 기판의 측면으로부터 리세스된 적어도 하나의 리세스 영역을 포함하며,
    상기 제3 금속층이 상기 리세스 영역 내에 형성된 반도체 장치.
  6. 제5 항에 있어서,
    상기 기판은 제1 방향으로 대향하는 한쌍의 제1 측면과 상기 제1 방향과 교차하는 제2 방향으로 대향하는 한쌍의 제2 측면을 포함하고,
    상기 리세스 영역은 제1 측면을 따라 서로 이격되어 형성된 다수의 제1 리세스 영역 및 상기 제2 측면을 따라 서로 이격되어 형성된 다수의 제2 리세스 영역을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 금속층은 상기 제1 몰딩부재를 둘러싸는 제1 금속층, 상기 제1 금속층과 연결되고 상기 제1 노출면과 접촉하는 제2 금속층, 및 상기 제2 금속층과 연결되고 상기 기판의 측면까지 연장된 제3 금속층을 포함하고,
    상기 제2 금속층은 상부면의 높이가 상기 제1 금속층의 상부면의 높이보다 낮은 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 금속층 상에 형성된 제2 몰딩 부재를 더 포함하는 반도체 장치.
  9. 측면에, 측면으로부터 리세스된 적어도 하나의 리세스 영역이 구비되어 있고, 내부에 접지 패드를 포함하는 기판으로서, 상기 접지 패드는 기판의 일면으로 노출되는 적어도 하나의 노출면을 포함하는 기판;
    상기 기판의 일면 상에 형성된 반도체 칩;
    상기 기판의 일면 상에 형성되고 상기 반도체 칩을 몰딩하는 제1 몰딩 부재; 및
    상기 제1 몰딩 부재를 둘러싸고 상기 노출면과 접촉하면서 상기 리세스 영역에도 형성되어 상기 기판의 측면까지 연장된 차폐층을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 기판의 측면은 제1 방향으로 대향하는 한 쌍의 제1 측면과 상기 제1 방향과 교차하는 제2 방향으로 대향하는 한쌍의 제2 측면을 포함하고,
    상기 리세스 영역이 상기 제1 측면을 따라 상기 제1 방향으로 연장되거나, 상기 제2 측면을 따라 상기 제2 방향으로 연장되어 형성된 반도체 장치.
KR1020110081305A 2011-08-16 2011-08-16 반도체 장치 KR101992596B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110081305A KR101992596B1 (ko) 2011-08-16 2011-08-16 반도체 장치
US13/550,186 US8928129B2 (en) 2011-08-16 2012-07-16 Semiconductor packaging for a memory device and a fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110081305A KR101992596B1 (ko) 2011-08-16 2011-08-16 반도체 장치

Publications (2)

Publication Number Publication Date
KR20130019249A true KR20130019249A (ko) 2013-02-26
KR101992596B1 KR101992596B1 (ko) 2019-06-25

Family

ID=47712059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110081305A KR101992596B1 (ko) 2011-08-16 2011-08-16 반도체 장치

Country Status (2)

Country Link
US (1) US8928129B2 (ko)
KR (1) KR101992596B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200083291A (ko) * 2018-12-27 2020-07-08 스태츠 칩팩 피티이. 엘티디. 오픈 터미널을 갖는 차폐 반도체 패키지 및 2-단계 공정을 통한 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI618156B (zh) * 2016-08-05 2018-03-11 矽品精密工業股份有限公司 電子封裝件及其製法
KR102634389B1 (ko) * 2016-09-07 2024-02-06 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR102562315B1 (ko) * 2019-10-14 2023-08-01 삼성전자주식회사 반도체 패키지
WO2021193622A1 (ja) * 2020-03-27 2021-09-30 株式会社ソニー・インタラクティブエンタテインメント 電子機器
US10849235B1 (en) * 2020-05-20 2020-11-24 Tactotek Oy Method of manufacture of a structure and structure
US11784103B2 (en) * 2020-12-09 2023-10-10 Texas Instruments Incorporated Covers for semiconductor package components

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148597A (ja) * 1994-11-17 1996-06-07 Toshiba Corp 半導体モジュール
KR20050077866A (ko) * 2004-01-28 2005-08-04 삼성전자주식회사 열방출형 반도체 패키지 및 그 제조방법
KR20070024794A (ko) * 2005-08-30 2007-03-08 삼성전기주식회사 후면 접지형 플립칩 반도체 패키지
US20080063232A1 (en) * 2006-09-09 2008-03-13 Chung Dam Song Silicon condenser microphone
WO2008062982A1 (en) * 2006-11-21 2008-05-29 Lg Innotek Co., Ltd Electromagnetic shielding device, radio frequency module having the same, and method of manufacturing the radio frequency module
US20090194851A1 (en) * 2008-02-05 2009-08-06 Chi-Tsung Chiu Semiconductor device packages with electromagnetic interference shielding

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288686A (ja) 1995-04-20 1996-11-01 Nec Corp 半導体装置
KR20010065753A (ko) 1999-12-30 2001-07-11 윤종용 접지링을 갖는 비지에이 패키지
TW565009U (en) * 2003-01-20 2003-12-01 Benq Corp Electronic module having ball grid array
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US20090230487A1 (en) * 2005-03-16 2009-09-17 Yamaha Corporation Semiconductor device, semiconductor device manufacturing method and lid frame
US7829981B2 (en) 2008-07-21 2010-11-09 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
KR101046250B1 (ko) 2008-12-18 2011-07-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 전자파 차폐장치
US8212340B2 (en) * 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148597A (ja) * 1994-11-17 1996-06-07 Toshiba Corp 半導体モジュール
KR20050077866A (ko) * 2004-01-28 2005-08-04 삼성전자주식회사 열방출형 반도체 패키지 및 그 제조방법
KR20070024794A (ko) * 2005-08-30 2007-03-08 삼성전기주식회사 후면 접지형 플립칩 반도체 패키지
US20080063232A1 (en) * 2006-09-09 2008-03-13 Chung Dam Song Silicon condenser microphone
WO2008062982A1 (en) * 2006-11-21 2008-05-29 Lg Innotek Co., Ltd Electromagnetic shielding device, radio frequency module having the same, and method of manufacturing the radio frequency module
US20090194851A1 (en) * 2008-02-05 2009-08-06 Chi-Tsung Chiu Semiconductor device packages with electromagnetic interference shielding

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200083291A (ko) * 2018-12-27 2020-07-08 스태츠 칩팩 피티이. 엘티디. 오픈 터미널을 갖는 차폐 반도체 패키지 및 2-단계 공정을 통한 제조 방법

Also Published As

Publication number Publication date
KR101992596B1 (ko) 2019-06-25
US20130043568A1 (en) 2013-02-21
US8928129B2 (en) 2015-01-06

Similar Documents

Publication Publication Date Title
US8937370B2 (en) Memory device and fabricating method thereof
KR20130010359A (ko) 반도체 장치용 기판 및 그를 포함한 반도체 장치
KR102190382B1 (ko) 반도체 패키지
KR101992596B1 (ko) 반도체 장치
KR20130117109A (ko) 반도체 패키지 및 그 제조 방법
KR20200092566A (ko) 브리지 다이를 포함한 반도체 패키지
US8933561B2 (en) Semiconductor device for semiconductor package having through silicon vias of different heights
KR20130111780A (ko) Ｅｍｉ 차폐부를 갖는 반도체 장치
TWI517333B (zh) 具雙重連接性之積體電路封裝系統
JP2007318076A (ja) Ｓｉｐモジュール
US8338941B2 (en) Semiconductor packages and methods of fabricating the same
KR20140144486A (ko) 적층 패키지 및 제조 방법
TWI655737B (zh) 包含複數個堆疊晶片之半導體封裝
KR20160001117A (ko) 반도체 패키지
KR20130089473A (ko) 반도체 패키지
KR102211934B1 (ko) 반도체 패키지
KR20120080923A (ko) 반도체 패키지 및 이의 제조 방법
US8980689B2 (en) Method of fabricating semiconductor multi-chip stack packages
US20140374901A1 (en) Semiconductor package and method of fabricating the same
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
US9093439B2 (en) Semiconductor package and method of fabricating the same
KR20160022457A (ko) 반도체 패키지
KR20190092399A (ko) 웨이퍼-레벨 액티브 다이 및 외부 다이 마운트를 갖는 반도체 패키지
KR20140148273A (ko) 반도체 패키지 및 그 제조 방법
KR20130101192A (ko) 다수의 단차가 있는 인쇄회로 기판 (ｐｃｂ)을 갖는 반도체 패키지 및 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant