JP2001035922A5

JP2001035922A5 -

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Publication number: JP2001035922A5
Application number: JP1999203208A
Authority: JP
Filing date: 1999-07-16
Publication date: 2006-08-31

Description

【請求項１】
半導体基板上に、アレイ状に配置された複数の基本セルを含むセルアレイ領域を有し、
前記セルアレイ領域は、第１の少なくとも１つの配線層に形成され、一定のピッチを有する配置グリッド点上に回路接続箇所を有する複数の回路配線を含み、
前記基本セルのそれぞれは、それぞれが複数の端子を有する複数のトランジスタを含み、該端子のそれぞれは端子接続箇所を有し、
前記基本セルはさらに、前記第１の配線層より下層の、第２の少なくとも１つの配線層に形成され、それぞれが対応する前記端子接続箇所に接続された複数の端子配線を含み、
前記端子接続箇所の少なくとも一部は前記配置グリッド点からずれて配置され、前記配置グリッド点からずれて配置された端子接続箇所の少なくとも一部が、対応する前記端子配線を介して対応する前記回路接続箇所に接続されていることを特徴とする半導体集積回路。

【請求項２】
前記複数の基本セルのそれぞれは、概略第１の方向に延びるとともに、該第１の方向に垂直な第２の方向に配置されたｋ本（ｋは２以上の整数）のゲート電極と、該ゲート電極のそれぞれの両側に配置されたｋ＋１個の拡散領域とを含み、
前記配置グリッド点は前記第２の方向に第１のピッチで配置され、
前記複数の基本セルは、前記第２の方向に隣りあって配置された２つの隣りあう基本セルを含み、
前記２つの隣りあう基本セルの２ｋ＋２個の拡散領域の端子接続箇所は、その少なくとも一部が前記配置グリッド点からずれて配置されることにより、前記第２の方向に、前記第１のピッチよりも大きい第２の一定ピッチで配置されることを特徴とする請求項１記載の半導体集積回路。

Ｐ型トランジスタ１２の上側には、メタル１配線によって、電源電位をトランジスタに供給するための電源線２４が、また、Ｎ型トランジスタ１４の下側には、接地電位をトランジスタに供給するためのＧＮＤ線２６がそれぞれ左右方向に配置されている。図示しないが、ＮウエルおよびＰウエルにも電源電位および接地電位が供給される。
当然のことながら、トランジスタ形成工程まで終えたマスタースライスには、電源線２４およびＧＮＤ線２６（以下まとめて、「電源バス配線」と呼ぶ）はまだ形成されていない。しかし、ユーザーの必要とする機能にかかわらず同一のパターンで形成されるという意味で、電源バス線も基本セルの一部である。

【００３１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上に、アレイ状に配置された複数の基本セルを含むセルアレイ領域を有し、
前記セルアレイ領域は、第１の少なくとも１つの配線層に形成され、一定のピッチを有する配置グリッド点上に回路接続箇所を有する複数の回路配線を含み、
前記基本セルのそれぞれは、それぞれが複数の端子を有する複数のトランジスタを含み、該端子のそれぞれは端子接続箇所を有し、
前記基本セルはさらに、前記第１の配線層より下層の、第２の少なくとも１つの配線層に形成され、それぞれが対応する前記端子接続箇所に接続された複数の端子配線を含み、
前記端子接続箇所の少なくとも一部は前記配置グリッド点からずれて配置され、前記配置グリッド点からずれて配置された端子接続箇所の少なくとも一部が、対応する前記端子配線を介して対応する前記回路接続箇所に接続されていることを特徴とする半導体集積回路を提供するものである。

ここで、前記複数の基本セルのそれぞれは、概略第１の方向に延びるとともに、該第１の方向に垂直な第２の方向に配置されたｋ本（ｋは２以上の整数）のゲート電極と、該ゲート電極のそれぞれの両側に配置されたｋ＋１個の拡散領域とを含み、
前記配置グリッド点は前記第２の方向に第１のピッチで配置され、
前記複数の基本セルは、前記第２の方向に隣りあって配置された２つの隣りあう基本セルを含み、
前記２つの隣りあう基本セルの２ｋ＋２個の拡散領域の端子接続箇所は、その少なくとも一部が前記配置グリッド点からずれて配置されることにより、前記第２の方向に、前記第１のピッチよりも大きい第２の一定ピッチで配置されるのが好ましい。

図６において正方形で示したのはコンタクトである。その多くは、トランジスタの端子接続箇所に配置されている。それ以外には、ウエルを電源バス配線に接続するためのコンタクトがある。
図７において、斜線を付した正方形はヴィア１である。その多くは、配置グリッド点３４上に配置され、端子配線の端子接続箇所と、メタル２配線層に形成される回路配線の回路接続箇所とを接続する。同図から、電源バス配線に接続されるヴィア１の一部が、配置グリッド点３４からずれて配置されていることが分かる。これらのヴィア１は、ＮウエルもしくはＰウエルに電源電位もしくは接地電位を供給するためのものである。これらのヴィア１の配置は、基本セルの設計時に行われる。

メタル２，３配線層に加えて、メタル４配線層の配線を回路配線として使用する場合には、メタル３配線層の回路配線の端部にヴィア３が設けられ、メタル４配線層の回路配線に接続される。また、実際の集積回路においては、それぞれの層に配置された回路配線が、ヴィアを通じて他の層の配線に接続されるだけではなく、同一の層に形成された、回路ブロック間を接続する配線に接続される場合もある。例えば、左側の基本セルの組み１０ａ、１０ｂの左側の基本セル１０ａの右側の共通ゲート電極の２０ｂは、フリップフロップ回路３６のＣＬＫ入力端子を構成する。図７，８に示されたように、この共通ゲート電極の、Ｎ型トランジスタ１４と２２との間に設けられたパッドの端子配線には、メタル２配線層およびメタル３配線層の配線が接続されている。しかしこれらの配線は、この回路ブロック内部においては、他のどのトランジスタにも接続されていない。実際の半導体集積回路内においては、これらのメタル２配線層の配線もしくはメタル３配線層の配線が回路ブロック間の配線に接続され、他の回路ブロックの端子、すなわち、他の回路ブロックを構成するトランジスタの端子に接続される。このように、回路ブロック間を接続してより大きな回路を構成するという意味において、回路ブロック間の配線も、回路配線の一部である。

一般的には、ｎを正の整数、ｍをｍ＞ｎなる整数として、基本セルの配置ピッチのｎ倍が配置グリッド点ピッチのｍ倍になるように、横方向の配置ピッチを定める。ここで、セル配置ピッチが配置グリッド点ピッチの整数倍でない場合は、ｎ≧２である。現実的には、ｎは高々４程度、好ましくは２にする。図９の基本セル６６を配置したセルアレイでは、配線の配置グリッド点ピッチを、概略縦方向に延びるゲート電極の両側に配置されたコンタクト間の間隔に比較して小さくすることにより、ｍ＞（ｋ＋１）×ｎとしている。ここでｋは、基本セル内で横方向に並んで概略縦方向に延びるゲート電極の本数である。

前述のように、本実施例の基本セル６６では共通ゲート電極２０ａ，２０ｂを折り曲げていないため、第１の実施例の基本セル１０に比較すると幅が大きく、面積が大きい。しかし、製造プロセスが微細化されるに従い、フォトリソグラフィー工程によって微細で複雑なレイアウトパターンを加工するのがますます困難になっている。特に、０．２５μｍもしくは０．１８μｍ以下にまで設計ルールが縮小されると、困難性が高まり、それに伴って製造コストも上昇してくる。特にゲート層は、トランジスタの特性を直接決定するため、高い加工精度が要求される。このような微細化した半導体集積回路の製造において、ゲート層を基本セル６６のように、ライン・アンド・スペースパターンに近い単純なパターンを有する規則性の高いパターンにすることにより、加工の困難性を抑制することができる。その結果、必要な加工精度を保ったままで、生産性および歩留りを向上させ、製造コストを低減することができる。すなわち、図１に示す基本セル１０は、図９に示す基本セル６６と比べてもさらに面積が小さく、半導体集積回路の高集積化が可能である。これに対し、図９の基本セル６６は、単純な構造ゆえにフォトリソグラフィー工程による加工が容易であり、低コストで製造できるという利点がある。

【符号の説明】
１０，１０ａ，１０ｂ，６６，６６ａ，６６ｂ，７２基本セル
１２，１２ａ，１２ｂ，４６ａ，４６ｂ，５４，７８ａ，７８ｂＰ型トランジスタ
１４，２２，４８ａ，４８ｂ，５６ａ，５６ｂ，８０ａ，８０ｂＮ型トランジスタ
１６Ｐ型アクティブ領域（Ｐ型拡散層）
１８Ｎ型アクティブ領域（Ｎ型拡散層）
２０ａ，２０ｂゲート電極
２４，２４ａ，２４ｂ電源線
２６，２６ａ，２６ｂＧＮＤ線
２８パッド
３０コンタクト
３２メタル１配線
３４配置グリッド点
３６，７０フリップフロップ回路
３８ａ，３８ｂ，４０，４５，７６ａ，７６ｂ，７６ｃインバータ
４２マルチプレクサ
４４ａ，４４ｂラッチ
５０ａ，５０ｂ，８２ａ，８２ｂトランスファゲート
５８ヴィア１ホール
６０メタル２配線
６２ヴィア２
６４メタル３配線
６８埋め込み配線
７４ＥＸＯＲゲート